JP4377721B2 - 半導体装置の製造方法 - Google Patents
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Description
K.Itonaga,et.al.2002 Symposium on VLSI Technology Technical Digest,p.136
半導体基板上にゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極をマスクとして前記半導体基板に不純物を導入して、前記拡散領域を形成する工程と、
シリコンからなるシリサイド形成予定領域に、8.0×1013cm-2以上1.0×1015cm-2未満のF原子をイオン注入して、F含有領域を前記シリサイド形成予定領域の表層に形成する工程と、
前記F含有領域に熱処理を加えることなく、この上にNi膜を堆積する工程と、
前記Ni膜を熱処理して前記シリサイド形成予定領域の前記シリコンをシリサイド化し、F含有NiSi層を前記拡散領域および前記ゲート電極上に形成する工程と、
F含有NiSi層が形成された後に施される熱処理工程のうち、最高熱処理温度で施される熱処理工程の処理時間の累積が、数式(A)で表わされる時間を越えない範囲となるよう熱処理を行なう工程とを具備することを特徴とする。
(上記数式(A)中、taは許容熱処理時間(分)であり、DjはNiSi下面からの接合位置深さ(nm)であり、Taは熱処理温度(K)である。ここにTaは絶対温度表示であり通常の摂氏温度(℃)に273を加えたものであることに注意されたい。)
熱処理時間taを前記数式(A)で規定される時間以内に制限すれば、NiSiの熱的不安定性に起因する接合リークが発生することはない。熱処理温度Taとしては、製造プロセス中の最高温度が用いられる。温度が減少すればNiSiの熱的安定性は急速に回復するので、上述した制限は、実質的に最高温度の熱処理工程に対して適応すればよい。
図10乃至図17を参照して、本実施形態を説明する。
本実施形態においては、Si基板にFをイオン注入した後にシリサイド化が行なわれるので、NiSiの熱的安定性を高めることができた。このため、非常に浅いソース、ドレイン拡散層でも接合リークの発生は抑制される。注入されるFは、シリコン中で電気的に不活性であることに加えて、1.0×1014cm-2以下の注入量で十分なリーク抑制効果が発揮される。したがって、n+、p+ソース、ドレイン領域の極性は反転せず、CMOS回路の製造に安定して適応することができる。
こうして製造された本実施形態のMOSFETは、高い信頼性を有するともに、駆動力も十分に大きい。
図18乃至図23を参照して、本実施形態を説明する。
本実施形態においては、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。また、ゲート上に形成されたNiSi層は、MOSFETの極性によらず、Fのみを含有することになるので、n−MOSFET,p−MOSFETを連結するゲートポリシリコン電極の上部NiSiの抵抗率が上昇することはない。
また、半導体装置の一部を形成する素子群に対して選択的に応用することができ、図25に示すように、DRAMを混載した半導体装置に対しても適応可能である。図示する半導体装置においては、p型シリコン基板100のp型ウェル100c上の素子領域には、DRAMのパストランジスターを構成するn型MOSFET2000が形成されている。さらに、p型ウェル100cには、ポリシリコンからなるストレージノード3000、キャパシター絶縁膜3001、およびカラー酸化膜3002を含むトレンチ型DRAMと、素子分離領域104とが設けられている。こうした構成が追加された以外は、図23に示した構造と同様である。
100b…n型ウェル領域; 100c…p型ウェル領域
101,102,103,104…素子分離領域
111a,112a,111b,112b…浅い拡散層領域
121a,122a、121b,122b…拡散層領域
131a,132a、131b,132b…拡散層領域上のF含有領域
200,200a,200b…ゲート絶縁膜
300,300a,300b…ゲートポリシリコン電極
330a,330b…ゲートポリシリコン電極上のF含有領域
301a,302a、301b,302b…ゲート側壁
400…シリコン膜
401,403…Elevated Source/Drainとして利用するシリコン層400の一部
402…素子間の局所的配線として利用するシリコン層400の一部
430a、430b…ゲート電極上の追加シリコン層
411,412,413,431a、431b…F含有領域
501a,502a、501b,502b,531a,531b…NiSi領域
501,502,503,530a、530b…NiSi領域
600…シリコン窒化層; 700…シリコン酸化膜
701,703…ソース上NiSi領域に達するコンタクトホール
800…Ti膜; 900…W膜; 1000…シリコン酸化膜
1001,1002…配線溝; 1100…Cu; 1200…シリコン酸化膜
2000…DRAMのパストランジスターを構成するn型MOSFET
3000…トレンチ型DRAMのストーレジノードを構成するポリシリコン
3001…トレンチ型DRAMのキャパシターを構成する絶縁膜
3000…トレンチ型DRAMのカラー絶縁膜。
Claims (8)
- 拡散領域およびゲート電極の上に、F含有NiSi層が設けられたMOSFET構造を含み、前記F含有NiSi層の下面から前記拡散領域の接合面までの距離は20乃至100nmである半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極をマスクとして前記半導体基板に不純物を導入して、前記拡散領域を形成する工程と、
シリコンからなるシリサイド形成予定領域に、8.0×1013cm-2以上1.0×1015cm-2未満のF原子をイオン注入して、F含有領域を前記シリサイド形成予定領域の表層に形成する工程と、
前記F含有領域に熱処理を加えることなく、この上にNi膜を堆積する工程と、
前記Ni膜を熱処理して前記シリサイド形成予定領域の前記シリコンをシリサイド化し、F含有NiSi層を前記拡散領域および前記ゲート電極上に形成する工程と、
F含有NiSi層が形成された後に施される450℃以上の熱処理工程の処理時間の累積が、前記熱処理工程中の最高熱処理温度をTaとしたとき、数式(A)で表わされる時間を越えない範囲となるよう熱処理を行なう工程とを具備することを特徴とする半導体装置の製造方法。
ta=Dj2/Exp(34.7−2.35×104/Ta)+68 (A)
(上記数式(A)中、taは許容熱処理時間(分)であり、DjはNiSi下面からの接合位置深さ(nm)であり、Taは熱処理温度(K:絶対温度)である。) - 前記シリサイド形成予定領域は、前記拡散領域および前記ゲート電極の表層であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記シリサイド形成予定領域は、前記拡散領域および前記ゲート電極の上に形成された追加シリコン層であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記追加シリコン層は、
前記拡散領域の形成後、前記イオン注入に先立って、前記半導体基板の全面にシリコン膜を化学気層成長法により形成する工程、
前記シリコン膜のうち、前記半導体基板上の水平面に存在する領域を選択的に、炭素含有シリコン層に変化させる工程、
前記炭素含有シリコン層を含む前記シリコン膜を熱酸化する工程、および
熱酸化後のシリコン膜をフッ化水素溶液に浸漬した後、前記半導体基板の垂直面に存在するシリコン膜を選択的に除去し、前記半導体基板の水平面に前記炭素含有シリコン層を残す工程
により形成されることを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記拡散領域上におけるF含有NiSi層の下面は、前記半導体基板の主面と同一面、または主面より上に位置していることを特徴とする請求項3または4に記載の半導体装置の製造方法。
- 前記イオン注入は、前記シリサイド化によって消費されるシリコンの膜厚以下の飛程で行なわれることを特徴とする請求項1ないし5のいずれか1項に記載の半導体装置の製造方法。
- 前記F含有NiSi層の上に、シリコン窒化層を堆積する工程をさらに具備することを特徴とする請求項1ないし6のいずれか1項に記載の半導体装置の製造方法。
- 前記シリコン窒化層の上に絶縁膜を堆積する工程、および
前記シリコン窒化層をエッチングストッパーとして用いて、前記絶縁膜にRIE法によりコンタクトホールを形成する工程
をさらに具備すること特徴とする請求項7に記載の半導体装置の製造方法。
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