JP3769208B2 - 半導体装置の製造方法と半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略記する）等の半導体装置の製造技術に係わり、特にシリサイド化されたソース・ドレイン領域を有する半導体装置の製造方法、更には半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の主要な構成要素であるＭＯＳＦＥＴの微細化を考えた場合、チャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降する、いわゆる短チャネル効果が大きな問題となる。この短チャネル効果は、ソース及びドレインを形成するｐｎ接合を浅くすることで回避できるが、単にｐｎ接合を浅くすると、これにより構成されているソース・ドレイン領域の抵抗が増大し、素子を伝わる信号の高速伝達を阻害することになる。
【０００３】
そこで最近、ソース及びドレインの低抵抗化を図るために、ソース・ドレイン領域の上部を一部、金属と化合（シリサイド化）させることが行われている。シリサイドを行うための金属種としては、Ｃｏ，Ｔｉ，Ｎｉのような元素が使用されている。このうち、細線形状にしたときに電気抵抗の上昇（細線効果）が見られず、高温での安定性を保持し、微細化ＬＳＩに対応可能なシリサイド化用の金属種はＣｏである。
【０００４】
しかし、ソース・ドレイン領域の浅い拡散層に対してシリサイド化を行うと、金属原子がソース・ドレイン領域を形成するシリコン中を急速に拡散し、接合部分にまで到達してしまう。このため、接合のリークをもたらすことになる。金属原子の拡散は極めて高速で、Ｃｏの場合、シリサイド化を行うために８００℃，３０ｓｅｃの急速熱処理を行っただけで、１５０ｎｍの深さにまで達してしまうほどである。
【０００５】
図７に、接合深さを変えたｎ+／ｐ接合上に、Ｃｏシリサイドを３５ｎｍ形成した場合Ａの接合リークの値を、シリサイドを施さなかった接合の参照データＢと共に示す。シリサイドを形成した場合Ａでは、シリサイド膜よりずっと深い接合深さ１５０ｎｍ付近で既に接合リークが発生している。これは、Ｃｏ原子が基板中に拡散した結果である。このように深く侵入した金属原子により、接合を通じて電流が漏れ出すと、素子の動作が損なわれたり、ＤＲＡＭなどの記憶素子では書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【０００６】
このような問題に対処するため、ソース・ドレインを形成しようとする半導体基板表面部分に選択的に半導体物質を追加形成し、この領域の表面をもともとの半導体表面（即ちチャネルの形成される面）より上方に移動させ、この追加形成された表面を通じてソース・ドレイン領域のｐｎ接合の形成及びシリサイド層の形成を行う方法（Elevated source drain method）が提案されている。この方法では、接合の位置は本来の半導体表面（即ちチャネルの形成される面）に対しては浅く、新たに形成された表面からは深く、従ってソース・ドレインを形成する電極部分の厚み（拡散層の厚み）を確保することができる。
【０００７】
こうした選択シリコン成長は、エピタキシャル成長技法を用いて達成することができる。但し、この手法において、最終的に形成されるべきソース・ドレイン領域のｐｎ接合の接合位置は、本来の半導体表面（即ちチャネルの形成される面）、或いはこれより若干下方に極めて精度良く調整されなければならない。何故ならば、接合部分がこの表面（チャネル面）の上方に位置した場合、このＭＯＳＦＥＴの電流駆動力は著しく低下する。また、接合がこの表面より大きく下方に形成されると、短チャネル効果が起こってしまうからである。
【０００８】
ところが、このエピタキシャル成長技法は選択成長を行う表面状態に非常に敏感である。例えば、成膜されるシリコンの膜厚は、その下方にある基板表面の荒れや結晶構造によって変わってくる。また、その膜質（欠陥の有無）も表面の形状により異なって来る可能性がある。例えば、成長直前の基板表面の自然酸化膜や、ゲート電極加工時に導入されるダメージなどによって、ソース・ドレイン領域上に成膜されるシリコン層の厚さ、及びその膜質は素子毎に異なってくる場合がある。
【０００９】
このように追加形成されるシリコン膜厚が不均一であると、ｐｎ接合の接合部分を本来の半導体基板表面（即ちチャネルの形成される面）付近に形成することが極めて困難となる。何故なら、ソース・ドレイン領域を形成するべき不純物は、追加形成されたシリコン表面より導入されるため、接合はこの表面から一定の位置に形成される。ところが、これに対し膜厚が不均一であると、本来の半導体表面（即ちチャネルの形成される面）の追加形成されたシリコン表面よりの相対位置は不定となる。従って、接合面を形成すべき位置も不定となってしまうからである。
【００１０】
また、このように追加形成されるシリコン膜質が不均一である場合も、ｐｎ接合の接合部分を半導体基板表面（チャネルの形成される面）下の目的の位置に精度良く一致させることは困難となる。膜質（即ち結晶欠陥の有無）により、この中の不純物拡散の速度が変調を受け（Transient enhanced diffusion）、接合をチャネル面に形成すべく所定の不純物の熱拡散を行っても、素子毎に予期せぬ拡散を行い、均一な接合深さが得られないからである。全く同様のことが、シリサイド化に伴う金属原子の拡散に対しても当てはまる。膜厚，膜質が不均一であると、せっかくソース・ドレインを追加形成しても、膜厚の薄いところ、膜質の悪いところがら金属原子が突出的に拡散し容易に接合面に達してしまう。その結果、接合リークが発生してしまうことになる。
【００１１】
また、結晶中の金属の拡散はそれ自体極めて急速であるため、追加形成するシリコン層は極めて厚くしなければならない。しかし、上記のような理由から、１５０ｎｍにも及ぶ極めて厚い選択シリコン成長を、均一に行うことは殆ど不可能である。また、この１５０ｎｍという厚さは、ほぼゲート電極の高さと等しく、ゲート，ソース，ドレインを一挙にシリサイド化する際（サリサイド工程）、ゲートとソース、ドレインの電気的絶縁を保つことが難しくなるという欠点も生じてくる。その上、選択シリコン成長膜はゲート電極に隣接した領域でその膜厚が薄くなる。このため、金屑を堆積した層から、接合面への最短距離はこの部分で決してしまい、選択シリコン成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
【００１２】
【発明が解決しようとする課題】
このように従来、素子の微細化に伴い、ソース・ドレイン領域の接合位置を浅く保ちつつ、且つソース・ドレインの電気抵抗を低く抑えるために、ソース・ドレイン領域上にシリサイド層を形成することが必要になるが、シリサイドを形成する金属原子のシリサイド化反応中の高速拡散と、これが引き起こす接合リークを低く抑えるということが困難になってくる。また、この困難を解消すべく Elevated Source Drain 構造を実現するに当たっては、選択シリコン成長層をゲート電極の高さに匹敵するほど厚く形成しなければならないが、均一で均質な成膜が極めて困難である。
【００１３】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース・ドレイン領域上にシリサイド層を形成したＭＯＳＦＥＴ構造において、浅いソース・ドレイン接合位置を保ちつつ、且つ接合リークを低く抑えることのできる半導体装置の製造方法及び半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００２１】
即ち本発明は、ＭＯＳＦＥＴ構造の半導体装置の製造方法において、シリコン基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクにソース・ドレイン領域となる浅い拡散層を形成する工程と、前記ゲート電極及び基板の表面に酸化膜を形成する工程と、全面に窒化膜を堆積した後にエッチバックすることにより、前記ゲート電極の側部に該窒化膜を残存させる工程と、前記基板の表面に形成された酸化膜を、前記ゲート電極の側部に残存した窒化膜の直下部分を除いて除去することにより、基板表面を露出させる工程と、前記ゲート電極及び窒化膜をマスクにソース・ドレイン領域となる深い拡散層を形成する工程と、前記窒化膜を後退させて前記酸化膜を一部露出させる工程と、前記ソース・ドレイン領域となる深い拡散層のゲート電極側近傍に、前記窒化膜の後退により一部露出した酸化膜を介してイオン注入することによって、該拡散層のゲート電極側近傍に酸素を導入する工程と、前記窒化膜の後退により一部露出した酸化膜を除去する工程と、前記酸化膜を除去する工程に次いで前記ソース・ドレイン領域上にＣｏ膜を形成する工程と、熱処理により前記Ｃｏ膜をシリサイド化する工程と、を含むことを特徴とする。
【００２２】
また本発明は、シリコン基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極を挟んで前記基板の表面部に形成されたソース・ドレイン領域と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ソース・ドレイン領域上に形成されたＣｏＳｉ 2 層とを具備してなるＭＯＳＦＥＴ構造の半導体装置であって、前記ＣｏＳｉ 2 層と前記ソース・ドレイン領域との界面が、酸素原子を４．５×１０19ｃｍ-3以上の濃度で含有しているゲート電極側の第１の界面領域と、酸素原子を含まないゲート電極と反対側の第２の界面領域とから構成されており、第１の界面領域直下に拡散したＣｏの濃度が、第２の界面領域直下に拡散したＣｏの濃度より低いことを特徴とする。
【００２４】
（作用）
本発明によれば、ソース・ドレイン領域上にシリサイド化すべき金属膜を堆積する前に、酸化膜を介して所定のイオンを注入することにより、ソース・ドレイン領域に“knock-on”酸素を導入することができる。この“knock-on”酸素は、コンタクト抵抗の上昇をもたらすという点では不利であるが、その後のシリサイド工程において、シリサイド化金属の接合面への拡散を防止することになる。従って、浅いソース・ドレイン接合位置を保ちつつ、且つ接合リークを低く抑えることが可能となる。
【００２５】
ここで、上記のイオン注入は、ソース・ドレイン領域の一部であってもよいし全体であってもよいが、図１に示すように、特にソース・ドレイン領域のゲート電極側近傍に行うのが最も望ましい。
【００２６】
図１に示すように、シリサイド化金属堆積の直前に、ゲート側壁の一部を形成するシリコン酸化膜４０１，４０２を介してイオン注入を行う。なお、図中の１００はシリコン基板、１０１，１０２は素子分離領域、１１１，１１２はソース・ドレインを形成する浅い拡散層領域（extension部）、１２１，１２２はソース・ドレインを形成する深い拡散層領域、１３１，１３２は酸化膜を介してのイオン注入により酸素が導入される領域、２００はゲート絶縁膜、３００はゲートポリシリコン電極、４０１，４０２はゲート電極側部の下部を構成するシリコン酸化膜、５０１，５０２はゲート電極側部に形成されたシリコン窒化膜を示している。
【００２７】
上記のイオン注入によって、ＭＯＳＦＥＴのソース・ドレイン extension 部に隣接し、回り込み拡散によって形成されるためにその接合深さが浅く、従ってリーク発生が予想されるソース・ドレイン領域のゲート側壁付近１３１，１３２に、自己整合的に“knock-on”酸素を導入できる。これにより、その後のシリサイド工程において、シリサイド化金属の接合面への拡散を防止し、効果的にリークの発生を抑止することができるようになる。以下、このことを、図２〜図４を用いて説明する。
【００２８】
まず、シリサイド化金属堆積の直前に、Ａｓなどの物質を酸化膜を介してイオン注入することで、結晶欠陥及び注入イオンが酸化膜中の酸素をはじき出すことによる“knock-on”酸素が、ソース・ドレイン領域表面に導入される。結晶欠陥は、引き続くシリサイド化工程の反応過程を変調し、これに伴うシリサイド化金属のシリコン基板への拡散を抑制する。さらに，結晶欠陥と“knock-on”酸素が混在することで、シリサイド化金属のシリコン基板への拡散は、さらに著しく抑制されるようになる。
【００２９】
ここで図２に、酸化膜を介してＡｓを１×１０14ｃｍ-2イオン注入した後にＣｏＳｉ2 を３５ｎｍ形成したｐｎ接合（Ｃ）、イオン注入処理を施すことなくＣｏＳｉ2 を３５ｎｍ形成したｐｎ接合（Ａ）、シリサイド化を行わなかった参照用ｐｎ接合（Ｂ）のそれぞれにおける接合リーク電流（印加逆バイアス電圧：４Ｖ）を、接合深さの関数として比較して示す。酸化膜を介したＡｓのイオン注入によってリークは４桁以上抑制され、接合深さ１２０ｎｍ以上ではほぼ参照用ｐｎ接合のリークレベルまで低減されていることが分かる。
【００３０】
また、図３に、酸化膜を介してＡｓをイオン注入した接合深さ１００ｎｍのｐｎ接合のリーク電流（Ｐ）を、Ａｓの注入量に対する関数として示す。リーク電流は注入量と共に単調減少し、１．１×１０14ｃｍ-2でほぼ参照接合のレベルに達している。また、比較として、酸化膜を介さずＡｓを１×１０14ｃｍ-2イオン注入したｐｎ接合のリーク電流（Ｑ）を同時に図示してある。“knock-on”酸素の欠如により、酸化膜を介してイオン注入した場合に比べ、リーク電流が２桁程度上昇してしまうことが分かる。
【００３１】
また、酸化膜を介してＡｓをイオン注入した場合の、シリサイド層形成後の“knock-on”された酸素の分布をＳＩＭＳ分析した結果を、図４に示す。シリサイドの形成に伴い、酸素はシリサイド層とシリコン界面に寄せ集められる。ピーク濃度：４．５×１０19ｃｍ-3，面密度：５×１０13ｃｍ-2の酸素が界面に存在することが分かる。このような界面に偏在する酸素によるコンタクト抵抗の上昇は、酸素を含まないコンタクト抵抗に対して、高々１．５倍であった。そして、界面に存在する酸素のピーク濃度及び面密度が上記の値以上であれば、リーク電流が十分に抑制されるのが確認された。
【００３２】
以上説明したように、シリサイド化直前に酸化膜を介してイオン注入をすることで、シリサイド化に伴うリーク電流の抑制が達成される。その結果、ソース・ドレイン領域の接合の深さは浅く保つことができるので、短チャネル効果は抑制される。このため、ソース・ドレイン extension 部の長さを短縮できると同時に、本手法に基ずくリーク電流低減化作用により、ＭＯＳＦＥＴのソース・ドレイン extension 部の直近にまでシリサイド層を形成することができるようになり、ＭＯＳＦＥＴの駆動力は向上する。
【００３３】
一方、接合深さが比較的深く、必ずしも著しいリーク電流の発生が起こりにくい（ソース・ドレイン extension 部から離れた）ソース・ドレイン部分には“knock-on”酸素の導入を行わないことも可能なので、この部分でのソース・ドレイン領域とシリサイド層とのコンタクト抵抗は良好に保たれる。
【００３４】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３５】
（実施形態）
図５及び図６は、本発明の一実施形態に係わる半導体装置の製造工程を示す断面図である。本実施形態は、Ｃｏ原子の基板への拡散を抑制したサリサイド型ＭＯＳＦＥＴ構造の製造方法である。
【００３６】
図５（ａ）は、公知の技術の効果的な方法で形成したシリコン半導体基板１００、素子分離領域１０１，１０２、及びシリコン半導体基板１００の表面に形成されたゲート絶縁膜２００、例えばシリコン酸化膜、さらにその上に形成されたゲート電極３００、例えばポリシリコンを示している。また、ゲート電極３００の左右には、ソース・ドレイン extension の一部となる、基板と逆の導電性を有した浅い拡散層１１１，１１２が形成されている。
【００３７】
次いで、図５（ｂ）に示すように、公知の技術のうちの効果的な方法、例えばＣＶＤ（Chemical Vapor Deposition）法などを用いて、シリコン酸化膜４００を例えば２０ｎｍの膜厚で全面に堆積する。さらに、シリコン酸化膜４００に対して選択的にエッチング可能な絶縁膜、例えばシリコン窒化膜５００を、例えば７０ｎｍの膜厚で全面に堆積する。
【００３８】
次いで、図５（ｃ）に示すように、これらを形成した基板全面を、反応性プラズマによって垂直方向に異方エッチング（ＲＩＥ：Reactive Ion Etching）することで、ゲート電極３００の左右にゲート側壁絶縁膜を形成する。このとき、シリコン酸化膜４０１，４０２、シリコン窒化膜５０１，５０２がゲート電極側部に残存する。ここで、ＲＩＥ工程を操作することで、シリコン酸化膜４０１，４０２をゲート電極左右のソース・ドレイン領域を形成すべきシリコン半導体基板上全面に残存させても良いことを付言しておく。
【００３９】
続いて、ゲート電極３００及びゲート側壁絶縁膜をマスクとして、基板と逆導電型不純物を、公知の技術のうちの効果的な方法、例えばイオン注入法を用いて導入する。そして、これらの不純物を熱処理し活性化させ、ゲート電極の左右にソース・ドレイン領域１２１，１２２を形成する。このとき、ソース・ドレイン領域１２１，１２２が基板との間に形成するｐｎ接合の深さは、ソース・ドレイン extension の一部となる浅い拡散層１１１，１１２が形成するｐｎ接合の深さに比べ深い。また、ソース・ドレイン領域１２１，１２２が表面からの回り込み拡散で形成されるため、ソース・ドレイン領域１２１，１２２のゲート電極側端部においてはｐｎ接合深さは比較的浅いものとなる。
【００４０】
次いで、図６（ｄ）に示すように、ゲート側壁を形成するシリコン窒化膜５０１，５０２を、公知の技術のうちの効果的な方法、例えば昇温したリン酸溶液に浸すことにより、シリコン酸化膜４０１，４０２及びシリコン基板１００に対して選択的に等方エッチングし、これらを後退させる。この結果、後退したシリコン窒化膜５０１，５０２の左右にシリコン酸化膜４０１，４０２が露出する。等方エッチングは目的の長さ、例えばシリコン酸化膜４０１，４０２を２０ｎｍの長さに露出するように、そのエッチング時間等を調整する。
【００４１】
次いで、図６（ｅ）に示すように、シリコン基板１００に対し、例えばＡｓを加速電圧５０ｋＶ，注入量１×１０14ｃｍ-2の条件で、イオン注入する。このとき、露出したシリコン酸化膜４０１，４０２の下部１３１，１３２には、注入元素であるＡｓと同時に、シリコン酸化膜４０１，４０２中の酸素原子がソース・ドレイン extension の端部と自己整合的に“knock-on”され、導入される。この結果、１３１，１３２には結晶欠陥と“knock-on”酸素が混在することになる。一方、シリコン酸化膜４０１，４０２を除去したソース・ドレイン領域にはＡｓのみが導入され、表面には結晶欠陥を生成しアモルファス化している。このとき、イオン注入原子の飛程は、この後に形成するシリサイド層の膜厚以下に設定することが好ましい。
【００４２】
次いで、例えばＨＦ溶液に浸すことにより、露出したシリコン酸化膜４０１，４０２、即ちゲート側壁部のシリコン窒化膜５０１，５０２の左右に突き出た部分を除去する。これに引き続き、公知の技術のうち効果的な方法、例えばスパッタ法で、Ｃｏを例えば１０ｎｍの厚さで、全面に堆積する。そして、この基板を例えば５００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。
【００４３】
これにより、シリサイド領域が、ソース上６０１、ゲート上６０３、ドレイン上６０２にそれぞれ形成される。この場合、最終的なシリサイド層の厚さは３５ｎｍ程度となる。素子分離領域及びゲート側壁上の未反応のＣｏは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。さらに、例えば８００℃，３０ｓｅｃ窒素中で急速熱処理し、Ｃｏシリサイドの電気抵抗をさらに低減する。図６（ｆ）は、この段階の半導体装置の断面構成図を示している。
【００４４】
ここで、前記図２〜図４を用いて説明したように、結晶欠陥と“knock-on”酸素が混在する、ソース・ドレイン領域１２１，１２２のゲート側端部（回り込み拡散によって形成される比較的浅い拡散層部分）では、Ｃｏ原子の基板への拡散が著しく抑制され、シリサイド層と接合面が近接していても、リーク電流の発生は阻止される。この結果、ソース・ドレイン領域１２１，１２２の接合深さを浅くでき、短チャンネル効果が抑制できるので、ソース・ドレイン extension 部となる浅い拡散層１１１，１１２の長さ（即ち、ゲート側壁の長さ）を短縮できる。
【００４５】
ソース・ドレイン extension 部は大きな電気抵抗を持つので、これが短縮できれば、ＭＯＳＦＥＴの駆動力は増大する。加えて、リークの抑制によって、短いソース・ドレイン extension 部の端部直近にまでシリサイド層が形成できることになり、ＭＯＳＦＥＴの駆動力がさらに向上することになる。一方、接合深さが比較的深く、必ずしも著しいリーク電流の発生が起こりにくい（ソース・ドレイン extension 部から離れた）ソース・ドレイン部分には“knock-on”酸素の導入が行われていないので、この部分でのソース・ドレイン領域とシリサイド層とのコンタクト抵抗は良好に保たれることになる。
【００４６】
このようにして、非常に浅く短いソース・ドレイン拡散層１１１，１１２を備えながら、ゲート，ソース，ドレイン上がシリサイド化され、しかも、金属原子の拡散が抑制されているため接合リークが極めて低く抑えられ、駆動力が向上した高速動作可能なＭＯＳＦＥＴ素子が完成する。そして、これに引き続き公知の技術を用いて、層間膜とこれを通じた各電極へのコン一夕クトの形成、さらには配線工程，実装工程などを経ることにより半導体装置が完成することになる。
【００４７】
このように本実施形態によれば、シリサイド化すべきＣｏ膜の堆積の直前に、シリコン酸化膜４０１，４０２を介してＡｓをイオン注入することで、結晶欠陥及び注入イオンが酸化膜中の醸素をはじき出すことによる“knock-on”酸素がソース・ドレイン領域表面に導入される。結晶欠陥は、引き続くシリサイド化工程の反応過程を変調し、これに伴うシリサイド化金属のシリコン基板への拡散を抑制する。さらに、結晶欠陥と“knock-on”酵素が混在することで、シリサイド化金属のシリコン基板への拡散は、さらに著しく抑制されるようになる。この結果、酸化膜４０１，４０２を介したＡｓのイオン注入によって、リーク電流は４桁以上抑制され、ほぼ参照用ｐｎ接合のリークレベルまで低減される。
【００４８】
また本実施形態では、ゲート側壁を構成するシリコン窒化膜５０１，５０２を等方的に後退させ、ゲート側壁の一部を形成するシリコン酸化膜４０１，４０２を介してイオン注入を行うことで、ＭＯＳＦＥＴのソース・ドレイン extension部に隣接し、回り込み拡散によって形成されるためそのに接合深さが浅く、リーク発生が予想されるソース・ドレイン領域１２１，１２２のゲート側壁付近に、リソグラフィー工程を要することなく自己整合的に“knock-on”酸素を導入できる。
【００４９】
従って、この部分で発生するリークを効果的に抑止することができる。この結果、ソース・ドレインの接合の深さは浅く保つことができるので、短チャネル効果は抑制される。このため．ソース・ドレイン extension 部の長さを短縮できると同時に、本手法に基づくリーク電流低減化作用により、ＭＯＳＦＥＴのソース・ドレイン extension 部の直近にまでシリサイド層を形成することができるようになり、ＭＯＳＦＥＴの駆動力の向上をはかることができる。
【００５０】
また本実施形態では、接合深さが比較的深く、必ずしも著しいリーク電流の発生が起こりにくい（ソース・ドレイン extension 部から離れた）ソース・ドレイン部分には“knock-on”酸素の導入を行わないようにしているので、この部分でのソース・ドレイン領域とシリサイド層とのコンタクト抵抗を良好に保つことができる。
【００５１】
（変形例）
なお、本発明は上述した実施形態に限定されるものではない。実施形態では、単一のＭＯＳＦＥＴを用いて説明してきたが、本発明の手法が複数の素子に対しても同様に適応可能であること、また半導体装置の一部を形成する素子群に対して選択的に適応すること、或いは異なる導電性のＭＯＳＦＥＩＴに対しても、マスク材を応用して適宜、夫々タイプのＭＯＳＦＥＴの双方に対して応用できることはいうまでもない。
【００５２】
また、実施形態では通常のＭＯＳＦＥＴを用いて説明してきたが、Elevated source drain 構造に対しても同様に適応可能であることはいうまでもない。このとき、追加形成されたソース・ドレイン層上に酸化膜を堆積する。さらに、必要に応じてこの酸化膜をＲＩＥ処理することによって、ゲート側壁に隣接し、その膜厚が薄くなった領域（Facet 部分）に選択的に酸化膜を残存させ、この後にＡｓをイオン注入することによっても実施形態と全く同じ効果が得られる。このため、必要以上にソース・ドレイン層を追加形成しないで済み、シリサイド化され、且つ接合リークが低く抑えられ、しかもソース・ドレイン高さはゲート電極よりも低く保たれた半導体装置が実現される。
【００５３】
また、実施形態中でも言及したように、酸化膜を介したイオン注入を、ソース・ドレイン領域全面で行っても効果的なリーク電流の抑制が達成できることは明らかである。さらに、イオン注入を傾斜角を持って行うことにより、注入飛程を短くすると同時に、素子分離領域に埋め込まれた酸化膜からの酸素を、接合の外周に導入し、ゲート側壁近傍のみならず、素子分離との界面でのリークの発生を強く抑制することもできる。
【００５４】
また、ソース・ドレイン上に形成する金属膜としては必ずしもＣｏに限るものではなく、Ｎｉ、その他の金属を用いることも可能である。さらに、注入するイオンは必ずしもＡｓに限るものではなく、Ｇｅ，Ｘｅを用いることも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５５】
【発明の効果】
以上詳述したように本発明によれば、シリサイド化されたソース・ドレイン領域を有する半導体装置の製造方法において、ソース・ドレイン領域の表面の少なくとも一部に、酸化膜を介してＡｓ等のイオンを注入した後、ソース・ドレイン領域上に金属膜を堆積し、次いで熱処理を施して金属膜をシリサイド化することによって、浅いソース・ドレイン接合位置を保ちつつ、且つ接合リークが低く抑えられたＭＯＳＦＥＴ構造を作成でき、高速化及び高集積化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の特徴部分である、ＭＯＳＦＥＴのソース・ドレイン領域のゲート側壁付近にイオン注入を用いて自己整合的に酸素を導入する様子を示す断面図。
【図２】本発明を説明するためのもので、酸化膜を介してイオン注入を行うことによる接合リークの抑制を接合深さの関数として示した図。
【図３】本発明を説明するためのもので、酸化膜を介してイオン注入を行うことによる接合リークの抑制をイオン注入量の関数として示した図。
【図４】本発明を説明するためのもので、酸化膜を介してイオン注入を行った後、シリサイド層を形成した時の、シリサイド層及びシリコン基板内の酸素原子の分布を示すＳＩＭＳ分析結果を示す図。
【図５】本発明の一実施形態に係わるＭＯＳＦＥＴ構造の半導体装置の製造工程の前半を示す断面図。
【図６】本発明の一実施形態に係わるＭＯＳＦＥＴ構造の半導体装置の製造工程の後半を示す断面図。
【図７】従来の問題点を説明するためのもので、シリサイド工程中のＣｏのシリコン基板への拡散による接合リークの発生を接合深さの関数として示した図。
【符号の説明】
１００…半導体基板
１０１，１０２…素子分離領域
１１１，１１２…ソース・ドレイン extension を形成する浅い拡散層領域
１２１，１２２…ソース・ドレインを形成する深い拡散層領域
１３１，１３２…酸素が導入されるソース・ドレイン extension 部に隣接した領域
２００…ゲート絶縁膜
３００…ゲートポリシリコン電極
４００…シリコン酸化膜
４０１，４０２…ゲート電極側部の下部を構成するシリコン酸化膜
５００…シリコン窒化膜
５０１，５０２…ゲート電極側部の上部を構成するシリコン窒化膜
６０１，６０２，６０３…ソース、ドレイン、ゲート上のシリサイド領域

Claims (2)

  1. シリコン基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極をマスクにソース・ドレイン領域となる浅い拡散層を形成する工程と、
    前記ゲート電極及び基板の表面に酸化膜を形成する工程と、
    全面に窒化膜を堆積した後にエッチバックすることにより、前記ゲート電極の側部に該窒化膜を残存させる工程と、
    前記基板の表面に形成された酸化膜を、前記ゲート電極の側部に残存した窒化膜の直下部分を除いて除去することにより、基板表面を露出させる工程と、
    前記ゲート電極及び窒化膜をマスクにソース・ドレイン領域となる深い拡散層を形成する工程と、
    前記窒化膜を後退させて前記酸化膜を一部露出させる工程と、
    前記ソース・ドレイン領域となる深い拡散層のゲート電極側近傍に、前記窒化膜の後退により一部露出した酸化膜を介してイオン注入することによって、該拡散層のゲート電極側近傍に酸素を導入する工程と、
    前記窒化膜の後退により一部露出した酸化膜を除去する工程と、
    前記酸化膜を除去する工程に次いで前記ソース・ドレイン領域上にＣｏ膜を形成する工程と、
    熱処理により前記Ｃｏ膜をシリサイド化する工程と、
    を含むことを特徴とするＭＯＳＦＥＴ構造の半導体装置の製造方法。
  2. シリコン基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極を挟んで前記基板の表面部に形成されたソース・ドレイン領域と、前記ゲート電極の側部に形成された側壁絶縁膜と、前記ソース・ドレイン領域上に形成されたＣｏＳｉ 2 層とを具備してなり、
    前記ＣｏＳｉ 2 層と前記ソース・ドレイン領域との界面が、酸素原子を４．５×１０19ｃｍ-3以上の濃度で含有しているゲート電極側の第１の界面領域と、酸素原子を含まないゲート電極と反対側の第２の界面領域とから構成されており、第１の界面領域直下に拡散したＣｏの濃度が、第２の界面領域直下に拡散したＣｏの濃度より低いことを特徴とする半導体装置。
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