CN114388505A - 埋入式字线结构及其制备方法、动态随机存储器 - Google Patents

埋入式字线结构及其制备方法、动态随机存储器 Download PDF

Info

Publication number
CN114388505A
CN114388505A CN202011151832.5A CN202011151832A CN114388505A CN 114388505 A CN114388505 A CN 114388505A CN 202011151832 A CN202011151832 A CN 202011151832A CN 114388505 A CN114388505 A CN 114388505A
Authority
CN
China
Prior art keywords
word line
layer
line structure
trench
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011151832.5A
Other languages
English (en)
Inventor
陆勇
沈宏坤
吴公一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202011151832.5A priority Critical patent/CN114388505A/zh
Priority to PCT/CN2021/103882 priority patent/WO2022083171A1/zh
Priority to US17/441,666 priority patent/US20230115307A1/en
Publication of CN114388505A publication Critical patent/CN114388505A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

Abstract

本发明提供一种埋入式字线结构及其制备方法、动态随机存储器。该埋入式字线结构包括：半导体基底、字线沟槽和字线结构。其中，半导体基底设有有源区和浅沟槽，所述浅沟槽将所述有源区隔离。字线沟槽沿第一方向穿过所述有源区。字线结构设于所述字线沟槽中。所述字线结构包括：高介电常数介电层，覆盖于所述字线沟槽的内表面上；多晶硅层，覆盖于所述高介电常数介电层上；功函数层，覆盖于所述多晶硅层上；字线金属层，填充于所述功函数层的远离所述多晶硅层的一侧。本发明的埋入式字线结构可以有效地减少栅极诱导漏电，并显著降低功耗。

Description

埋入式字线结构及其制备方法、动态随机存储器
技术领域
本发明涉及半导体器件制备技术领域，尤其涉及一种埋入式字线结构及其制备方法、动态随机存储器。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，包括用于存储数据的存储单元阵列，以及位于所述存储单元阵列外围的电路。每个存储单元包括晶体管(字线)、位线和电容器。晶体管(字线)上的字线电压能够控制晶体管的开启与关闭，从而通过位线读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
随着技术的不断发展，晶体管的尺寸也越来越小，场效应管(Metal OxideSemiconductor，MOS)的沟道电场强度不断增强。随着DRAM的工艺尺寸节点降至20nm及以下，MOS器件单位面积能量密度大幅增高，但是伴随出现的问题是漏电凸显，功耗随之增大。
在所述背景技术部分公开的上述信息仅用于加强对本发明的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的一个主要目在于提供一种埋入式字线结构，有效减少漏电，降低功耗。
本发明的另一个目的在于提供一种动态随机存储器，能够有效减少栅极诱导漏电。
本发明的再一目的在于提供一种埋入式字线结构的制备方法，制备上述埋入式字线结构，有效减少DRAM的栅极诱导漏电。
为实现上述目的，根据本发明的一个方面，提供一种埋入式字线结构，包括：半导体基底、字线沟槽和字线结构。其中，半导体基底设有有源区和浅沟槽，所述浅沟槽将所述有源区隔离。字线沟槽沿第一方向穿过所述有源区。字线结构设于所述字线沟槽中。所述字线结构包括：高介电常数介电层，覆盖于所述字线沟槽的内表面上；多晶硅层，覆盖于所述高介电常数介电层上；功函数层，覆盖于所述多晶硅层上；字线金属层，填充于所述功函数层的远离所述多晶硅层的一侧。
根据本发明的一示例性实施方式，该埋入式字线结构还包括：阻挡层填充于所述字线沟槽，位于所述字线结构上，且所述阻挡层的上表面与所述半导体基底的上表面平齐。
根据本发明的一示例性实施方式，所述字线沟槽的深度为50～300nm，所述字线沟槽的横截面宽度为20～100nm。
根据本发明的一示例性实施方式，所述阻挡层在所述字线沟槽中的填充深度为第一深度，所述第一深度为20～150nm。
根据本发明的一示例性实施方式，所述高介电常数介电层的介电常数大于4，其材料为氧化铪、硅酸铪氮氧化合物、氧化铝、氧化锆或锆酸铪。
根据本发明的一示例性实施方式，所述高介电常数介电层的厚度为2～10nm。
根据本发明的一示例性实施方式，所述功函数层为TiN，所述功函数层的厚度为2～7nm。
根据本发明的一示例性实施方式，所述阻挡层为SiN。
根据本发明的另一方面，提供一种动态随机存储器，包括上述任一实施方式所述的埋入式字线结构。
根据本发明的另一方面，提供一种上述任一实施方式所述的埋入式字线结构的制备方法，包括：提供半导体基底，在所述半导体基底上形成源区和浅沟槽，所述浅沟槽将所述有源区隔离；在所述有源区形成字线沟槽，所述字线沟槽沿第一方向穿过所述有源区；在所述字线沟槽的内表面形成高介电常数介电层；在所述高介电常数介电层上形成多晶硅层；在所述多晶硅层上沉积形成功函数层；在所述字线沟槽中填充字线金属层，使所述字线沟槽中形成字线结构；回蚀刻所述字线结构。
根据本发明的一示例性实施方式，在所述有源区形成字线沟槽包括：在所述半导体基底上形成第一硬掩膜层，并在所述第一硬掩膜层上形成第一图案；基于所述第一图案蚀刻所述半导体基底，形成所述字线沟槽。
根据本发明的一示例性实施方式，在所述高介电常数介电层上形成多晶硅层包括：在附着有所述高介电常数介电层的所述字线沟槽中同时进行多晶硅的沉积与掺杂，形成多晶硅，且所述多晶硅填充于所述字线沟槽；在所述半导体基底上形成第二硬掩模层，并在所述第二硬掩模层上形成第二图案；基于所述第二图案蚀刻部分所述多晶硅，形成所述多晶硅层。
根据本发明的一示例性实施方式，利用干法蚀刻回蚀刻所述字线结构，并利用湿法蚀刻去除所述字线沟槽侧壁残留的所述功函数层。
根据本发明的一示例性实施方式，该制备方法还包括：在所述字线沟槽中填充阻挡层，使所述阻挡层位于经回蚀刻后的所述字线结构上，并使所述阻挡层的上表面与所述半导体基底的上表面平齐。
由上述技术方案可知，本发明具备以下优点和积极效果中的至少之一：
由于在字线结构中，字线金属层覆盖有多晶硅层以及高介电常数介电层，可以有效地减少栅极诱导漏电，并且显著降低功耗。
附图说明
通过参照附图详细描述其示例实施方式，本发明的上述和其它特征及优点将变得更加明显。
图1为本发明一示例性实施例中的埋入式字线结构的俯视图；
图2为本发明一示例性实施例中的半导体基底的俯视图；
图3为图2中沿B-B的剖视图；
图4为本发明一示例性实施例中的形成字线沟槽的示意图；
图5为本发明一示例性实施例中的形成高介电常数介电层的示意图；
图6为本发明一示例性实施例中的形成多晶硅的示意图；
图7为本发明一示例性实施例中的形成多晶硅层的示意图；
图8为本发明一示例性实施例中的形成功函数层的示意图；
图9为本发明一示例性实施例中的填充字线金属层后形成字线结构的示意图；
图10为本发明一示例性实施例中的回蚀刻字线结构的示意图；
图11为图1中沿A-A的剖视图，示出回蚀刻字线结构后，填充阻挡层后形成的埋入式字线结构。
图12为本发明的埋入式字线结构的制备方法的流程图。
附图标记说明：
1、半导体基底；11、有源区；12、浅沟槽；13、第一硬掩膜层；14、字线沟槽；2、字线结构、21、高介电常数介电层；23、多晶硅层；25、功函数层；27、字线金属层；3、阻挡层；D1、字线沟槽的深度；W1、字线沟槽的横截面宽度；F1、第一方向；F2、第二方向；d1、第一深度。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
请参考图1至图11，其分别示出了本发明中的埋入式字线结构在制备过程中的结构示意图，图12示出了本发明中埋入式字线结构的制备方法的流程图。
如图1和图11所示，图1示出了本发明实施例中的埋入式字线结构的俯视图，图11示出了图1中沿A-A的剖视图。如图所示，埋入式字线结构包括：半导体基底1、字线沟槽14和字线结构2。其中，半导体基底1设有有源区11和浅沟槽12，浅沟槽12将有源区11隔离。字线沟槽14沿第一方向F1穿过有源区11。字线结构2设于字线沟槽中。该字线结构2包括：高介电常数介电层21，覆盖于字线沟槽14的内表面上；多晶硅层23，覆盖于高介电常数介电层21上；功函数层25，覆盖于多晶硅层23上；字线金属层27，填充于功函数层25的远离多晶硅层23的一侧。
由于在字线结构2中，字线金属层27覆盖有多晶硅层23以及高介电常数介电层21，可以有效地减少栅极诱导漏电，并且显著降低功耗。
下面对本发明的埋入式字线结构进行详细的说明。
如图2和图3所示，本发明实施例的半导体基底1具有有源区11(Active Area,AA)与浅沟槽隔离12(Shallow Trench Isolation,STI)。该浅沟槽隔离12定义出多个有源区11，即相邻的有源区11通过浅沟槽隔离12而被绝缘性地分隔。
本发明实施例的半导体基底1可以包括衬底，该衬底的材料可以为硅、碳化硅、氮化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。
进一步地，如图1和图4所示，字线沟槽14开设于半导体基底1，并沿第一方向F1穿过有源区11，以下主要涉及到穿过有源区11的字线沟槽14。字线沟槽14的深度D1为50～300nm，具体地，可以为80nm、100nm、120nm、150nm、180nm、200nm、240nm或280nm，字线沟槽14的横截面宽度W1为20～100nm，具体地，可以为40nm、50nm、70nm、80nm或90nm，本领域技术人员可以根据实际情况进行设置，此处不做特殊限定。每个有源区11中字线沟槽14的数量可以为一个、两个、三个或四个，此处不做特殊限定。
如图11所示，埋入式字线结构还包括：阻挡层3，填充于字线沟槽14，位于字线结构2上，且阻挡层3的上表面与半导体基底1的上表面平齐。
需要说明的是，本发明实施例中的“上”和“下”均为表示各层的相对位置关系的技术术语。例如，如图11所示，字线沟槽14的开口朝上，字线结构2被埋设于阻挡层3的下方。该技术术语仅仅为了更加清楚地解释半导体器件中各个组成部分的相对位置关系，不具有限定意义。
进一步地，如图10所示，字线结构2填充于字线沟槽14的第一深度d1处至字线沟槽14的底端，可以理解为，将字线沟槽14划分为两部分，自字线沟槽14的顶端至其第一深度d1处为第一部分，自第一深度d1处至字线沟槽14的底端为第二部分，则字线结构2填充于第二部分。该第一深度d1可以为20～150nm，具体地，可以为40nm、60nm、80nm、100nm或120nm，此处不做特殊限定。
具体地，如图10所示，字线结构2包括：依序层叠覆盖于字线沟槽14内表面的高介电常数介电层21、多晶硅层23、功函数层25和字线金属层27。
其中，如图10所示，高介电常数介电层21覆盖于字线沟槽14的内表面，具体地，覆盖于字线沟槽14的第二部分的内表面。该字线沟槽14的内表面包括内侧壁面和底面。高介电常数介电层21可以通过沉积形成于字线沟槽14的内表面上。进一步地，高介电常数介电层21的介电常数可以大于4，其材料可以为氧化铪(HfO2)、硅酸铪氮氧化合物(HfSiO4)、氧化铝(Al2O3)、氧化锆(ZrO2)、锆酸铪(HfZrO4)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或锆钛酸铅(PbZrxTi1-xO3)等，本领域技术人员可以根据实际需要设定，此处不做特殊限定。
进一步地，高介电常数介电层21的厚度为1～10nm，具体地，可以为3nm、5nm、7nm、8nm或9nm，本领域技术人员可以根据实际需求，通过控制工艺而控制高介电常数介电层21的厚度，此处不做特殊限定。通过设置高介电常数介电层21，能够使漏电减少10倍之多，功耗也得到显著的降低。
继续参考图10，字线结构2中的多晶硅层23覆盖于高介电常数介电层21上。具体地，可以设置为，当半导体基底1为N型，则多晶硅层23为P型，当半导体基底为P型，则多晶硅层23为N型，即半导体基底1和多晶硅层23的类型可以设置为相反。如此，多晶硅层23可以与功函数层25一起，根据掺杂的离子类型与掺杂量来调节功函数，进而有效降低漏电电流。P型或N型的多晶硅层23是通过掺杂形成的，因此，如图6所示，在炉管中形成多晶硅层23的过程中，并在高介电常数介电层21上生长或沉积多晶硅层23的同时，对多晶硅层23进行掺杂，形成P型或N型的多晶硅材料。关于P型和N型掺杂技术，为本领域公知技术，本领域技术人员根据现有技术能够获知，此处不再详细解释。
进一步地，如图8和图10所示，功函数层25覆盖于多晶硅层23上。功函数层25的材料可以为氮化钛(TiN)，设置功函数层25的材料能够增加埋入式字线金属层27与栅极介电层之间的粘着性并避免发生漏电。功函数层25的厚度可以为2～7nm，具体地，可以为3nm、4nm、5nm或6nm，本领域技术人员可以根据实际需求设置，此处不做特殊限定。
如图10所示，字线金属层27，填充于功函数层25的远离多晶硅层23的一侧。即，填充于字线沟槽14的第二部分剩余的空间中。由于字线沟槽14的第二部分的侧壁以及底壁上分别依次覆盖有上述的高介电常数介电层21、多晶硅层23和功函数层25，该多个层的厚度之和的2倍仍然小于字线沟槽14的横截面宽度W1的尺寸，最外层的功函数层25形成相对的两侧，而字线金属层27则填充在功函数层25的相对的两侧的空间中，以使字线沟槽14的第二部分被由上述多层形成的字线结构2完全填充。
进一步地，如图11所示，阻挡层3填充于字线沟槽14的顶端至第一深度d1处，即阻挡层3在字线沟槽中的填充深度为上述第一深度d1，并且阻挡层3位于字线结构2上。即，阻挡层3填充于字线沟槽14的第一部分中，以将上述的字线结构2埋设于字线沟槽14中，形成埋入式字线结构。另外，该阻挡层3的上表面于半导体基底1的上表面平齐。
进一步地，阻挡层3的材料可以为SiN。通过化学气相沉积(Chemical vapordeposition，CVD)的方法沉积至半导体基底1表面以及字线沟槽14的第一部分中，并且最终经过化学机械抛光(Chemical Mechanical Polishing，CMP)，从而获得既平坦、又无划痕和杂质玷污的表面。
综上，本发明实施例中的埋入式字线结构，由于在字线结构2中，字线金属层27覆盖有多晶硅层23以及高介电常数介电层21，可以有效地减少栅极诱导漏电，并且显著降低功耗。
根据本发明的另一方面，本发明实施例提供了一种动态随机存储器，包括上述任一实施例中的埋入式字线结构。具体地，该动态随机存储器包括：存储单元阵列以及位于存储单元阵列外围的电路。每个存储单元包括上述实施例的埋入式自线结构、位线和电容器。由于位线以及电容器的结构及连接关系为本领域中公知的技术，并且埋入式字线结构已经在上述实施例中进行了详细的描述，此处不再赘述。
本发明实施例提供的动态随机存储器，由于设置了上述埋入式字线结构，有效减少了栅极诱导漏电，降低了功耗，提升了其性能。
根据本发明的再一方面，本发明实施例提供了一种埋入式字线结构的制备方法。如图12所示，示出了本发明中埋入式字线结构的制备方法的流程图。如图所示，埋入式字线结构的制备方法，包括：
步骤S100：提供半导体基底，在半导体基底上形成源区和浅沟槽，浅沟槽将有源区隔离；
步骤S200：在有源区形成字线沟槽，字线沟槽沿第一方向穿过有源区；
步骤S300：在字线沟槽的内表面形成高介电常数介电层；
步骤S400：在高介电常数介电层上形成多晶硅层；
步骤S500：在多晶硅层上沉积形成功函数层；
步骤S600：在字线沟槽中填充字线金属层，使字线沟槽中形成字线结构；
步骤S700：回蚀刻字线结构。
请参考图2至图11，其示出了半导体基底及埋入式字线结构在不同的步骤中的示意图，下面对该制备方法进行详细的描述。
如图2和图3所示，在步骤S100中，提供半导体基底1，在半导体基底1上形成源区11和浅沟槽12，浅沟槽12将有源区11隔离。
具体地，在制备埋入式字线结构中时，可以提前处理半导体基底1，在半导体基底1上形成有源区11以及浅沟槽12。浅沟槽12用于分隔相邻的有源区11，并且使相邻的有源区11之间相互绝缘。如图2所示，多个有源区11相互平行布置，且每个有源区11在半导体基底1上沿第二方向F2延伸。
如图4所示，在步骤S200中，在所述有源区11形成字线沟槽14，字线沟槽14沿第一方向F1穿过有源区11。
具体地，在半导体基底1上先形成第一硬掩膜层，并在第一硬掩膜层上形成第一图案。基于该第一图案，蚀刻半导体基底1，形成字线沟槽14。蚀刻半导体基底1可以利用化学蚀刻、光刻等。通过控制蚀刻参数，例如利用化学蚀刻时，控制蚀刻试剂的用量、浓度，进而实现具有特定深度以及横截面宽度的字线沟槽14。
如图1所示，该第一方向F1与第二方向F2具有一定的夹角，且二者不垂直。
如图5所示，在步骤S300中，在字线沟槽14的内表面形成连续的高介电常数介电层21。
具体地，可以利用原子层沉积(Atomic Layer Deposition,ALD)技术将高介电常数介电层21的材料沉积于字线沟槽14的内表面。高介电常数介电层21的厚度可以为2～10nm。高介电常数介电层21均匀且连续地沉积在字线沟槽14的内侧壁面以及底面。实际上，如图5所示，在制备过程中，针对整个半导体基底1沉积，因此，高介电常数介电层21不仅仅沉积在字线沟槽14中，还会沉积于沟槽外围的半导体基底1的表面，本发明实施例重点突出在字线沟槽14中形成埋入式字线结构，对字线沟槽14外围的形成层仅仅进行简略的描述。
如图6和图7所示，在步骤S400中，在高介电常数介电层21上形成多晶硅层23。
具体地，如图6所示，可以在附着有高介电常数介电层21的字线沟槽14中同时进行多晶硅的沉积与掺杂，形成多晶硅，使多晶硅填充于字线沟槽14。具体地，可以在管炉中制备该掺杂的多晶硅。该多晶硅的类型与半导体基底1的类型相反，例如，当半导体基底1为N型时，多晶硅可以为P型，当半导体基底1为P型时，多晶硅可以为N型，如此，能够进一步有效降低漏电电流。当然，根据实际需求，半导体衬底基底1与多晶硅的类型也可以相同，此处不做特殊限定。
之后，在半导体基底1上形成第二硬掩模层，并在第二硬掩模层上形成第二图案。如图7所示，基于第二图案蚀刻部分多晶硅，形成多晶硅层23。蚀刻部分多晶硅为蚀刻填充于字线沟槽14中的多晶硅的中间部位，使字线沟槽14中再次形成凹槽以容纳后续的生长层，即该凹槽的内表面为多晶硅层23。最终，多晶硅层23覆盖高介电常数介电层21，且多晶硅层23具有均匀的厚度，使字线沟槽14再次形成的凹槽的深度为20～50nm，具体地，可以为30nm、35nm或40nm，该凹槽的横截面的宽度为20～50nm，具体地可以为25nm、30nm或40nm，该横截面的宽度可以理解为多晶硅层23在竖直方向上相对的部分之间的距离，本领域技术人员对于上述尺寸的设置，可以根据实际情况选择，此处不做特殊限定。
如图8所示，在步骤S500中，在多晶硅层23上沉积形成功函数层25。
具体地，可以利用原子层沉积技术在多晶硅层23上沉积形成厚度均匀的功函数层25。该功函数层25的材料可以为TiN，能够增加埋入式字线金属层27与介电层之间的粘着性，能有效避免漏电。
如图9所示，在步骤S600中，在字线沟槽14中填充字线金属层27，使字线沟槽14中形成字线结构2。
具体地，可以利用化学气相沉积技术沉积字线金属层27。该字线金属层27填充于字线沟槽14中，并且填充完全，使在上一步骤中形成的功函数层25之间的空间被充满。在形成字线金属层27后，可以进一步地通过化学机械抛光对附着于半导体基底1上的字线金属层27进行抛光研磨，使其表面更加平整光滑。字线金属层27的金属可以是钨(W)。
此时，字线沟槽14被字线结构2填满，字线结构2包括上述各步骤中形成的高介电常数介电层21、多晶硅层23、功函数层25以及字线金属层27。
如图10所示，在步骤S700中，回蚀刻字线结构2。
具体地，回蚀刻字线结构2至第一深度d1，进一步形成一子沟槽。第一深度d1可以为20～150nm。该子沟槽相当于埋入式字线结构实施例中的字线沟槽14的第一部分，形成子沟槽的目的是为了能够在字线结构2的上方沉积阻挡层3，以实现对字线结构2的掩埋。
可以通过干法蚀刻对字线结构2回蚀刻，再通过湿法蚀刻去除干法蚀刻后字线沟槽14内壁残留的功函数层25。最终形成子沟槽。
如图11所示，本发明实施例的埋入式字线结构的制备方法还包括：
步骤S800：在字线沟槽中填充阻挡层，使阻挡层位于经回蚀刻后的字线结构上，并使阻挡层的上表面与半导体基底的上表面平齐，形成埋入式字线结构。
具体地，阻挡层3填充于字线沟槽14的子沟槽中。可以利用化学气相沉积技术沉积阻挡层3。阻挡层3的材料可以为SiN。阻挡层3填充于子沟槽中，并为于字线结构2的上，对字线结构2掩埋，形成埋入式字线结构。在形成阻挡层3后，可以通过化学机械抛光对该阻挡层3进行抛光掩膜，使其表面更加平整光滑，利于该结构的应用。
另外，需要说明的是，由于本发明实施例重点突出在字线沟槽14中形成埋入式字线结构，故而上述实施例中省略了对字线沟槽14外围的半导体基底1上的膜层的描述。实际上，在上述制备工艺中，不可能对单个的字线沟槽14进行沉积，而是对整个半导体基底1。因此，上述实施例中的高介电常数介电层21、多晶硅层23、功函数层25、字线金属层27以及阻挡层3并不是仅仅形成于字线沟槽14中，也形成于字线沟槽14外围的半导体基底1的表面，只是在后续的工艺过程中将外围的膜层去除。
综上，本发明实施例的上述埋入式字线结构的制备方法，工艺简单，且能够制备出能够有效避免漏电，降低功耗的埋入式字线结构，在应用于DRAM后，能够有效提升DRAM的性能。
应可理解的是，本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是，本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式，并且将使本领域技术人员能够利用本发明。

Claims (14)

1.一种埋入式字线结构，其特征在于，包括：
半导体基底，设有有源区和浅沟槽，所述浅沟槽将所述有源区隔离；
字线沟槽，沿第一方向穿过所述有源区；
字线结构，设于所述字线沟槽中，所述字线结构包括：
高介电常数介电层，覆盖于所述字线沟槽的内表面上；
多晶硅层，覆盖于所述高介电常数介电层上；
功函数层，覆盖于所述多晶硅层上；
字线金属层，填充于所述功函数层的远离所述多晶硅层的一侧。
2.根据权利要求1所述的埋入式字线结构，其特征在于，还包括：阻挡层，填充于所述字线沟槽，位于所述字线结构上，且所述阻挡层的上表面与所述半导体基底的上表面平齐。
3.根据权利要求2所述的埋入式字线结构，其特征在于，所述字线沟槽的深度为50～300nm，所述字线沟槽的横截面宽度为20～100nm。
4.根据权利要求3所述的埋入式字线结构，其特征在于，所述阻挡层在所述字线沟槽中的填充深度为第一深度，所述第一深度为20～150nm。
5.根据权利要求1所述的埋入式字线结构，其特征在于，所述高介电常数介电层的介电常数大于4，其材料为氧化铪、硅酸铪氮氧化合物、氧化铝、氧化锆或锆酸铪的一种或多种。
6.根据权利要求1所述的埋入式字线结构，其特征在于，所述高介电常数介电层的厚度为2～10nm。
7.根据权利要求1所述的埋入式字线结构，其特征在于，所述功函数层为TiN，所述功函数层的厚度为2～7nm。
8.根据权利要求2所述的埋入式字线结构，其特征在于，所述阻挡层为SiN。
9.一种动态随机存储器，其特征在于，包括如权利要求1至8中任一项所述的埋入式字线结构。
10.一种如权利要求1至8中任一项所述的埋入式字线结构的制备方法，其特征在于，包括：
提供半导体基底，在所述半导体基底上形成源区和浅沟槽，所述浅沟槽将所述有源区隔离；
在所述有源区形成字线沟槽，所述字线沟槽沿第一方向穿过所述有源区；
在所述字线沟槽的内表面形成高介电常数介电层；
在所述高介电常数介电层上形成多晶硅层；
在所述多晶硅层上沉积形成功函数层；
在所述字线沟槽中填充字线金属层，使所述字线沟槽中形成字线结构；
回蚀刻所述字线结构。
11.根据权利要求10所述的埋入式字线结构的制备方法，其特征在于，在所述有源区形成字线沟槽包括：
在所述半导体基底上形成第一硬掩膜层，并在所述第一硬掩膜层上形成第一图案；
基于所述第一图案蚀刻所述半导体基底，形成所述字线沟槽。
12.根据权利要求10所述的埋入式字线结构的制备方法，其特征在于，在所述高介电常数介电层上形成多晶硅层包括：
在附着有所述高介电常数介电层的所述字线沟槽中同时进行多晶硅的沉积与掺杂，形成多晶硅，且所述多晶硅填充于所述字线沟槽；
在所述半导体基底上形成第二硬掩模层，并在所述第二硬掩模层上形成第二图案；
基于所述第二图案蚀刻部分所述多晶硅，形成所述多晶硅层。
13.根据权利要求10所述的埋入式字线结构的制备方法，其特征在于，利用干法蚀刻回蚀刻所述字线结构，并利用湿法蚀刻去除所述字线沟槽侧壁残留的所述功函数层。
14.根据权利要求10至13中任一项所述的埋入式字线结构的制备方法，其特征在于，还包括：在所述字线沟槽中填充阻挡层，使所述阻挡层位于经回蚀刻后的所述字线结构上，并使所述阻挡层的上表面与所述半导体基底的上表面平齐。
CN202011151832.5A 2020-10-22 2020-10-22 埋入式字线结构及其制备方法、动态随机存储器 Pending CN114388505A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011151832.5A CN114388505A (zh) 2020-10-22 2020-10-22 埋入式字线结构及其制备方法、动态随机存储器
PCT/CN2021/103882 WO2022083171A1 (zh) 2020-10-22 2021-06-30 埋入式字线结构及其制备方法、动态随机存储器
US17/441,666 US20230115307A1 (en) 2020-10-22 2021-06-30 Buried word line structure and method for manufacturing same, and dynamic random access memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011151832.5A CN114388505A (zh) 2020-10-22 2020-10-22 埋入式字线结构及其制备方法、动态随机存储器

Publications (1)

Publication Number Publication Date
CN114388505A true CN114388505A (zh) 2022-04-22

Family

ID=81194884

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011151832.5A Pending CN114388505A (zh) 2020-10-22 2020-10-22 埋入式字线结构及其制备方法、动态随机存储器

Country Status (3)

Country Link
US (1) US20230115307A1 (zh)
CN (1) CN114388505A (zh)
WO (1) WO2022083171A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115910990B (zh) * 2023-02-23 2023-05-23 长鑫存储技术有限公司 反熔丝结构及反熔丝结构的制备方法
TWI828571B (zh) * 2023-04-10 2024-01-01 力晶積成電子製造股份有限公司 半導體結構及其製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US5364493A (en) * 1993-05-06 1994-11-15 Litel Instruments Apparatus and process for the production of fine line metal traces
US5494857A (en) * 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US7112288B2 (en) * 2002-08-13 2006-09-26 Texas Instruments Incorporated Methods for inspection sample preparation
US7189662B2 (en) * 2004-08-24 2007-03-13 Micron Technology, Inc. Methods of forming semiconductor constructions
CN101335254A (zh) * 2007-06-26 2008-12-31 南亚科技股份有限公司 埋入式字线的结构
KR101987995B1 (ko) * 2012-08-31 2019-06-11 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법
US9070635B2 (en) * 2013-08-09 2015-06-30 United Microelectronics Corp. Removing method
KR102055333B1 (ko) * 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR20150090669A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
CN111755423B (zh) * 2019-03-28 2021-10-22 华邦电子股份有限公司 埋入式字线结构

Also Published As

Publication number Publication date
WO2022083171A1 (zh) 2022-04-28
US20230115307A1 (en) 2023-04-13

Similar Documents

Publication Publication Date Title
US20230015279A1 (en) Method for forming semiconductor device and semiconductor device
US11075272B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US8609492B2 (en) Vertical memory cell
US11700725B2 (en) Memory device and method for fabricating the same
US9412665B2 (en) Semiconductor device and method of fabricating the same
CN109285835B (zh) 半导体存储器件及其制造方法
US7785964B2 (en) Non-volatile semiconductor memory device and method of manufacturing the same
US11380690B2 (en) Semiconductor device and method of fabricating the same
KR20190042383A (ko) 반도체 메모리 소자 및 그 제조 방법
CN111564441B (zh) 半导体结构及制备方法
US6512259B1 (en) Capacitor with high-ε dielectric or ferroelectric material based on the fin stack principle
TW202230731A (zh) 具有埋入式閘極的半導體裝置
CN114388505A (zh) 埋入式字线结构及其制备方法、动态随机存储器
CN109920794B (zh) 一种三维铁电存储器及其制造方法
CN113707612B (zh) 存储器件及其形成方法
TW200901378A (en) Recess channel MOS transistor device and fabricating method thereof
CN116631987A (zh) 半导体结构及半导体结构的制造方法
US11664435B2 (en) Dynamic random access memory and method of fabricating the same
US20190280095A1 (en) Method for fabricating semiconductor device
WO2022057369A1 (zh) 半导体器件及其制备方法
CN109427685B (zh) 动态随机存取存储器的埋入式字符线及其制作方法
CN114093818A (zh) 半导体结构及其制备方法
TW201711169A (zh) 晶胞接觸結構
CN111640745A (zh) 存储器及其形成方法
WO2024036722A1 (zh) 一种半导体结构的制备方法及半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination