CN101335254A - 埋入式字线的结构 - Google Patents

Abstract

本发明公开一种埋入式字线的结构，其包括具有U形槽的半导体基底，U形栅极介电层于U形槽中、位于U形栅极介电层上的多晶硅层、位于多晶硅层之上的导电层、覆盖于导电层上的介电盖层、以及一对内部侧壁子，分别位于多晶硅层上方，并介于半导体基底与导电层之间。此种埋入式字线的结构具有小的尺寸，藉以形成凹入式沟道时，可增进半导体元件的集成度，而不致产生短沟道效应。

Description

埋入式字线的结构

技术领域

本发明涉及一种半导体元件结构，特别是涉及一种埋入式字线的结构。

背景技术

随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器(Dynamic Random Access Memory，DRAM)元件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展。DRAM是由许多存储单元所构成，同时它也是目前最常用的主要挥发性存储器之一。DRAM的每一存储单元是由MOS晶体管以及至少一个电容所堆叠串联而成的，利用字线与位线电连接DRAM进行写入和读取数据的动作。

为将DRAM小型化，晶体管栅极沟道长度(gate channel length)被缩短，然而缩短后所引发的短沟道效应(short channel effect)已成为半导体元件进一步提升集成度的障碍。过去有人提出避免发生短沟道效应的方法，例如，减少栅极氧化层的厚度或是增加掺杂浓度等，然而，这些方法却可能同时造成元件可靠度的下降或是数据传送速度变慢等问题，并不适合实际应用在元件中。

为解决这些问题，此领域现已发展出并逐渐采用一种孔洞型凹入式沟道(hole type recess channel)的MOS晶体管元件设计，藉以提升如动态随机存取存储器(DRAM)等集成电路集成度。相较于传统水平置放式MOS晶体管的源极、栅极与漏极，所谓的凹入式沟道MOS晶体管系将栅极与漏极、源极制作于预先蚀刻在半导体基底中的沟槽中，并且栅极沟道区域设置在沟槽的底部，由此降低MOS晶体管的横向面积，以提升半导体元件的集成度。

图1显示已知的凹入式沟道(hole type recess channel)的MOS晶体管元件的栅极结构、及其上的字线结构，其建构在半导体基底10中，包含有栅极氧化层12、多晶硅层14、经掺杂的多晶硅层16、内部间隙壁18、多晶硅层20、钨金属层22、氮化硅层24、及间隙壁26。其作为字线的钨金属层22是在半导体基底10的表面上方。

然而，提升半导体元件的集成度仍是不断待研发的课题，因此对于新颖的MOS晶体管元件结构仍有其需要。

发明内容

本发明的目的是提供一种埋入式字线的结构，其为多层堆叠结构(filmstack structure)，各层厚度可很小，因此可增进半导体元件的集成度。

在本发明的一方面，依据本发明的埋入式字线的结构包括半导体基底，其包含U形槽于半导体基底中；U形栅极介电层，位于半导体基底的U形槽的下部中；多晶硅层，位于U形槽内及U形栅极介电层的上方；导电层，位于多晶硅层的上方及半导体基底的U形槽的上部中；介电盖层，覆盖于导电层；及一对内部侧壁子(inner spacer)，分别位于多晶硅层上方，并介于半导体基底与导电层之间。

在本发明的另一方面，依据本发明的埋入式字线的结构包括半导体基底，其包含U形槽于半导体基底中；U形栅极介电层，位于半导体基底的U形槽中；U形多晶硅层，位于U形栅极介电层上；导电层，位于U形多晶硅层所形成的凹槽中；及介电盖层，覆盖于U形多晶硅层及导电层。

本发明的埋入式字线的结构为一种多层堆叠结构，可藉以在半导体基底中形成埋入式字线与凹入式沟道，且多层堆叠的各层厚度小，因此，可增进半导体元件的集成度，并且因凹入式沟道的设计，不致于产生短沟道效应。

附图说明

图1显示已知的凹入式沟道的MOS晶体管元件的栅极结构、及其上的字线结构的剖面示意图。

图2显示依据本发明的埋入式字线的结构的一个具体实施例的剖面示意图。

图3显示依据本发明的埋入式字线的结构的另一具体实施例的部分剖面及部分透视示意图。

图4至5显示依据本发明的埋入式字线的结构的其他具体实施例的剖面示意图。

图6及7显示依据本发明的埋入式字线的结构的其他具体实施例的部分剖面及部分透视示意图。

附图标记说明

10半导体基底    12栅极氧化层

14多晶硅层      16多晶硅层

18内部间隙壁    20多晶硅层

22钨金属层      24氮化硅层

26间隙壁        30半导体基底

32U形栅极介电层 33U形栅极介电层

34多晶硅层      35多晶硅层

36导电层        38粘着层

40介电盖层      42内部侧壁子

50半导体基底    52U形栅极介电层

54U形多晶硅层   56导电层

58介电盖层      60顶部

62粘着层

具体实施方式

图2显示依据本发明的一个具体实施例，可应用于延伸U形装置(Extended-U-shape device，EUD)型态的晶体管元件。如图2所示的埋入式字线的结构的剖面示意图，系包括半导体基底30，U形栅极介电层32、多晶硅层34、导电层36、粘着层38、介电盖层40、及一对内部侧壁子42等多层膜结构。

U形栅极介电层32是形成于半导体基底30中的U形槽的下部中，可为例如硅氧化物层，利用将半导体基底表面的硅氧化而形成。在U形栅极介电层32外围的半导体基底30中将成为栅极沟道。

多晶硅层34是位于U形栅极介电层32所形成的U形凹槽中。可利用沉积的方式填入槽中，并回蚀刻控制到所期望高度。

导电层36是位于多晶硅层34的上方，并且位在半导体基底30的U形槽的上部的中，作为字线，可为择自钨、镍、铜、钴、其组合、及其硅化物所组成组群之一或是一种低电阻材料。

导电层36的两侧壁及底部可视需要(optionally)而以粘着层38包覆，如此使导电层36与多晶硅层34之间隔着粘着层。粘着层除了具有将导电层与多晶硅层结合的功用外，尚可扮演障壁层的角色，使导电层的成份不扩散至多晶硅层而影响元件电性。粘着层的材料可包括择自钛、钽、其合金、及其氮化物所组成组群之一，例如Ti、Ta、TiN、TaN、TiTa合金等等，或是低电阻材料。如图2所示的埋入式字线的结构是包括粘着层的情形，但此层并非为必要。

在导电层36及粘着层38的顶部上方覆盖一层介电盖层40。在U形栅极介电层的两侧壁顶部上方及粘着层38(分别位于导电层36两侧)的侧壁上设置一对内部侧壁子42。内部侧壁子42与介电盖层40一起形成ㄇ字形，将粘着层38及导电层36与半导体基底30隔离，如此方式的隔离并有结(junction)较深的好处，因为面积较大，所以电阻较小。介电盖层及内部侧壁子可包括介电材料，例如氮化硅、氧化硅等等。

在一个实施例中，可将内部侧壁子42先形成于半导体基底的U形槽上部的侧壁上，再在内部侧壁子42裸露的侧壁上及多晶硅层34顶部的表面上形成一层粘着层38，然后在具有粘着层38的凹槽中形成导电层36，最后形成介电盖层40覆盖于导电层及粘着层上。如图2所示，介电盖层40是在二个内部侧壁子42之间，但并不限于如此，亦可使介电盖层40覆盖在二个内部侧壁子42的顶部上方，只要内部侧壁子42与介电盖层40能够一起形成ㄇ字形以将导电层及粘着层与半导体基底隔离即可。

再者，依据本发明的埋入式字线的结构可具有多种形态，例如图3所示的部分剖面及部分透视示意图，其半导体基底的U形槽、U形栅极介电层33、多晶硅层35的底部可一起具有内凹的形状，亦即对应地使半导体基底形成鳍状结构。或者，进一步，其粘着层及导电层的底部亦可与半导体基底的U形槽、U形栅极介电层、多晶硅层的底部一起具有内凹的形状。如此可应用于鳍状晶体管。在半导体基底形成U形槽后，进一步进行部分蚀刻，可获得具有内凹形状的底部，后续的层结构即可建构于此具有内凹形状的底部上，而对应地具有内凹的形状。

图4显示依据本发明的另一具体实施例的剖面示意图，可应用于EUD型晶体管元件。如图4所示的埋入式字线的结构，包括半导体基底50、U形栅极介电层52、U形多晶硅层54、导电层56、及介电盖层58等多层膜结构。

U形栅极介电层52是形成于半导体基底50中的U形槽中，可为例如硅氧化物层，利用将半导体基底表面的硅氧化而形成。

U形多晶硅层54是位于U形栅极介电层52所形成的U形凹槽中。可利用沉积的方式填入槽中，再利用蚀刻方式形成凹槽，供后续导电层形成于其中。

导电层56是位于U形多晶硅层54所形成的凹槽中，作为字线，可为择自钨、镍、铜、钴、其组合、及其硅化物所组成组群之一或是一种低电阻材料。

在导电层56及U形多晶硅层54的顶部上方覆盖一层介电盖层58，与栅极介电层52一起将导电层56及U形多晶硅层54与半导体基底50隔离。介电盖层可包括介电材料，例如氮化硅、氧化硅等等。介电盖层58的底部高度大体上低于半导体基底50的顶部60的高度。如此，依据本发明的埋入式字线的结构是整个埋入于半导体基底中，使得于U形栅极介电层52外围的半导体基底50中形成栅极沟道。

再者，在U形多晶硅层54与导电层56之间，可进一步具有一层粘着层62，如图5所示。其因位于U形多晶硅层与导电层之间，而亦呈U形。粘着层62的材料如上述，可包括择自钛、钽、其合金、及其氮化物所组成组群之一，例如Ti、Ta、TiN、TaN、TiTa合金等等，或是低电阻材料。粘着层除了促进导电层与多晶硅层的结合外，尚可扮演障壁层的角色，使导电层的成份不扩散至多晶硅层而影响元件电性。

再者，依据本发明的埋入式字线的结构可具有多种形态变化，例如图6所示的部分剖面及部分透视示意图，其半导体基底的U形槽、U形栅极介电层52、U形多晶硅层54及导电层56的底部可一起具有内凹的形状，藉以使得半导体基底具有对应的鳍状结构。或是，埋入式字线的结构进一步具有粘着层的情形，如图7所示的部分剖面及部分透视示意图，其半导体基底的U形槽、U形栅极介电层52、U形多晶硅层54、粘着层62、及导电层56的底部一起具有内凹的形状，藉以使得半导体基底具有对应的鳍状结构。如此，可应用于鳍状晶体管。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (17)

1.一种埋入式字线的结构，包括：

半导体基底，包含U形槽于该半导体基底中；

U形栅极介电层，位于该半导体基底的该U形槽的下部中；

多晶硅层，位于该U形槽内及该U形栅极介电层之上；

导电层，位于该多晶硅层的上方及该半导体基底的该U形槽的上部中；

介电盖层，覆盖于该导电层；及

一对内部侧壁子，分别位于该多晶硅层上方，并介于该半导体基底与该导电层之间。

2.如权利要求1所述的埋入式字线的结构，其中该半导体基底的该U形槽、该U形栅极介电层、及该U形多晶硅层的底部一起具有内凹的形状。

3.如权利要求1所述的埋入式字线的结构，其中该导电层包括择自钨、镍、铜、钴、其组合、及其硅化物所组成组群之一。

4.如权利要求1所述的埋入式字线的结构，其中该导电层包括低电阻材料。

5.如权利要求1所述的埋入式字线的结构，进一步包括粘着层，其包覆该导电层的底部及侧壁，使该导电层与该多晶硅层之间隔着该粘着层。

6.如权利要求5所述的埋入式字线的结构，其中该半导体基底的U形槽、该U形栅极介电层、该U形多晶硅层、该粘着层、及该导电层的底部一起具有内凹的形状。

7.如权利要求5所述的埋入式字线的结构，其中该粘着层包括择自钛、钽、其合金、及其氮化物所组成组群之一。

8.如权利要求5所述的埋入式字线的结构，其中该粘着层包括低电阻材料。

9.一种埋入式字线的结构，包括：

半导体基底，包含U形槽于该半导体基底中；

U形栅极介电层，位于该半导体基底的该U形槽中；

U形多晶硅层，位于该U形栅极介电层所形成的凹槽上；

导电层，位于该U形多晶硅层所形成的凹槽中；及

介电盖层，覆盖于该U形多晶硅层及该导电层。

10.如权利要求9所述的埋入式字线的结构，其中该介电盖层的底部高度大体上低于该半导体基底的顶部高度。

11.如权利要求9所述的埋入式字线的结构，其中该半导体基底的U形槽、该U形栅极介电层、该U形多晶硅层、及该导电层的底部一起具有内凹的形状。

12.如权利要求9所述的埋入式字线的结构，其中该导电层包括择自钨、镍、铜、钴、其组合、及其硅化物所组成组群之一。

13.如权利要求9所述的埋入式字线的结构，其中该导电层包括低电阻材料。

14.如权利要求9所述的埋入式字线的结构，进一步包括U形粘着层位于该U形多晶硅层与该导电层之间。

15.如权利要求14所述的埋入式字线的结构，其中该半导体基底的U形槽、该U形栅极介电层、该U形多晶硅层、该U形粘着层、及该导电层的底部一起具有内凹的形状。

16.如权利要求14所述的埋入式字线的结构，其中该粘着层包括择自钛、钽、其合金、及其氮化物所组成组群之一。

17.如权利要求14所述的埋入式字线的结构，其中该粘着层包括低电阻材料。

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