CN116097423A - 竖直晶体管阵列、包括竖直晶体管阵列的存储器单元阵列和用于形成竖直晶体管阵列的方法 - Google Patents

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A·里加诺
M·马里亚尼
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Abstract

一种用于形成竖直晶体管阵列的方法包括形成在竖直横截面中从衬底向上突出的侧向间隔开的竖直突出部。所述竖直突出部个别地包括上部源极/漏极区、下部源极/漏极区和竖直上在其间的沟道区。沿着所述竖直横截面中所述沟道区的相对侧壁形成第一栅极绝缘体材料。在所述竖直横截面中所述第一栅极绝缘体材料的相对侧壁上形成(a)或(b)中的一者，其中，(a)：在所述竖直横截面中水平细长的导电栅极线，以及(b)：在所述竖直横截面中水平细长的牺牲占位栅极线。所述(a)或所述(b)中的所述一者在侧向与所述上部源极/漏极区和所述下部源极/漏极区重叠。所述第一栅极绝缘体材料具有在所述沟道区的顶部下方的顶部，且具有在所述沟道区的底部上方的底部。上部空隙空间在侧向处于所述(a)或所述(b)中的所述一者与所述上部源极/漏极区和所述沟道区两者之间。下部空隙空间在侧向处于所述(a)或所述(b)中的所述一者与所述下部源极/漏极区和所述沟道区两者之间。第二栅极绝缘体材料形成于所述上部和下部空隙空间中。公开了其它实施例，包含与方法无关的结构。

Description

竖直晶体管阵列、包括竖直晶体管阵列的存储器单元阵列和用于形成竖直晶体管阵列的方法
技术领域
本文公开的实施例涉及竖直晶体管阵列、包括竖直晶体管阵列的存储器单元阵列，以及用于形成竖直晶体管阵列的方法。
背景技术
存储器是一种集成电路系统且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线、栅线或栅极线)对存储器单元进行写入或从中进行读取。数字线可使存储器单元沿着阵列的列以导电方式互连，且存取线可使存储器单元沿着阵列的行以导电方式互连。可通过数字线和存取线的组合对每个存储器单元进行唯一寻址。
存储器单元可以是易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器在常规上被指定为具有至少约10年保留时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保留时间。无论如何，存储器单元经配置以在至少两个不同的可选择状态保留或存储存储内容。在二进制系统中，所述状态被视作“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
电容器是可用于存储器单元中的一种类型的电子组件。电容器具有通过电绝缘材料分隔开的两个电导体。能量作为电场可以静电方式存储在此类材料内。取决于绝缘体材料的成分，所述存储的场将是易失性的或非易失性的。举例来说，仅包含SiO2的电容器绝缘体材料将是易失性的。一个类型的非易失性电容器是具有铁电材料作为绝缘材料的至少部分的铁电电容器。铁电材料的特征在于具有两个稳定极化状态且由此可包括电容器和/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适的编程电压来改变，且在移除编程电压之后保持(至少持续一定时间)。每个极化状态具有彼此不同的电荷存储电容，所述电荷存储电容理想地可用于写入(即，存储)和读取存储器状态，直到期望逆转极化状态时才进行此类逆转。不太合意地，在具有铁电电容器的一些存储器中，读取存储器状态的动作可使极化逆转。因此，一旦确定极化状态，就对存储器单元进行重新写入以紧接在确定极化状态之后将存储器单元置于预读取状态中。无论如何，归因于形成电容器的部分的铁电材料的双稳态特性，并入有铁电电容器的存储器单元理想地是非易失性的。其它可编程材料可用作电容器绝缘体以使电容器为非易失性的。
场效应晶体管是可用于存储器单元的另一类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，电流在很大程度上被阻止流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。无论如何，栅极绝缘体可为可编程的，例如为铁电的。
当然，电容器和晶体管可在除存储器电路系统之外的集成电路系统中使用。
附图说明
图1是根据本发明的实施例的处理中的衬底的一部分的图解横截面图，且为穿过图2和3中的线1-1所截取。
图2是穿过图1中的线2-2截取的图解横截面图。
图3是穿过图1中的线3-3截取的图解横截面图。
图4到24是根据本发明的一些实施例的在处理中的图1到3的构造或其部分或替代实施例的图解依序截面、展开、放大和/或部分视图。
具体实施方式
本发明的实施例包含用于形成竖直晶体管阵列的方法，例如，用于形成个别地包括竖直晶体管和在竖直晶体管上方的存储装置的存储器单元阵列的方法。本发明的实施例包含竖直晶体管阵列，所述竖直晶体管包含存储器单元阵列，所述存储器单元阵列包括与制造方法无关的竖直晶体管。参考图1到22描述形成包含竖直晶体管的存储器单元阵列的实例方法实施例。
参考图1到3，这些图展示包括基底衬底11的衬底构造10的一部分，包括导电性/导体/导电、半导电性/半导体/半导电以及绝缘性/绝缘体/绝缘(即，本文中为电性绝缘)材料中的任何一或多种。各种材料可在基底衬底11上方和内部竖向形成。材料可在图1到3描绘的材料的旁边、竖向内侧或竖向外侧。举例来说，其它部分制造或整体制造的集成电路系统组件可提供于基底衬底11上方、周围或内部某处。相对于存储器电路系统，还可制造用于操作存储器单元阵列内的组件的控制电路系统和/或其它外围电路系统，且所述电路系统可完全或部分地或可能并非完全或部分地在阵列或子阵列内。此外，也可独立地、先后地或以其它方式相对彼此制造和操作多个子阵列。如在本文件中所使用，“子阵列”也可视为阵列。
实例基底衬底11展示为包括水平细长且间隔开的导电数字线26，所述导电数字线在方向28(例如，列方向)上个别地互连此类晶体管的阵列12的相应多个竖直晶体管(尚未展示)。绝缘材料17(例如，氮化硅和/或二氧化硅)在数字线26之间。已形成横向间隔开的竖直突出部29，其在(例如，图2和/或图3的)竖直横截面中从衬底11向上突出。竖直突出部29可包括各种合适的水平横截面形状中的任一者，其中在一个理想实施例中且如所展示，竖直突出部29是在水平横截面(例如，图1的水平横截面)中在侧向和横向间隔开的柱29。绝缘材料13(例如，二氧化硅和/或氮化硅)在柱29之间以及当中。竖直突出部/柱29个别地包括上部源极/漏极区32、下部源极/漏极区30和竖直上在其间的沟道区15。数字线26和下部源极/漏极区30可包括相同材料(例如，导电掺杂半导体材料或金属材料)，或可包括不同成分材料(例如，用于下部源极/漏极区的导电掺杂半导体材料和用于数字线的金属材料)。在一个实施例中，金属材料31(例如，金属硅化物)覆盖上部源极/漏极区32的顶部。
参考图4到6，在竖直横截面中，第一栅极绝缘体材料33已形成在柱29旁边，且沿着沟道区15的相对侧壁35(至少一些)形成为最小值。任何合适的总体绝缘成分可用于第一栅极绝缘体材料33。在竖直横截面中，材料34已形成于第一栅极绝缘体材料33的相对侧壁上。在一个实施例中，材料34是导电的且保留以形成导电栅极线，如下文所描述。在另一实施例中，材料34是牺牲性的，以形成牺牲占位栅极线，如下文所描述。如果材料34将保留在成品构造中，则此类材料理想地包括金属材料。替代地，如果此类材料34是牺牲材料，则其理想地具有可相对于第一栅极绝缘体材料33和金属材料31选择性地蚀刻的任何成分(包含金属材料)。
参考图7到9，在竖直横截面(例如，图8的横截面且沿着图7中的方向24)中，已蚀刻材料34以形成其水平细长的线36。在一个实施例中，还已蚀刻第一栅极绝缘体材料33以基本上将其从水平表面上移除。图10和11，且在一个实施例中，展示第一栅极绝缘体材料33从上部源极/漏极区32的相对侧壁43和下部源极/漏极区30的相对侧壁44上的后续各向同性蚀刻。
线36包括在竖直横截面中在第一栅极绝缘体材料33的相对侧壁上的(a)或(b)中的一者，其中，(a)：在竖直横截面中水平细长的导电栅极线，以及(b)：在竖直横截面中水平细长的牺牲占位栅极线。无论如何，导电/占位线36在侧向与上部源极/漏极区32和下部源极/漏极区30重叠。在如所展示的一个实施例中，线36在侧向与少于全部竖直厚度的上部源极/漏极区32和少于全部竖直厚度的下部源极/漏极区30重叠。无论如何，且在一个实施例中，第一栅极绝缘体材料33具有在沟道区15的顶部38下方的顶部37，且具有在沟道区15的底部40上方的底部39。此外，且在一个实施例中，已在侧向上在导电栅极线36或牺牲占位栅极线36中的一者与上部源极/漏极区32和沟道区15两者之间形成上部空隙空间41。此外，且在一个实施例中，已在侧向上在导电栅极线36或牺牲占位栅极线36中的一者与下部源极/漏极区30和沟道区15两者之间形成下部空隙空间42。
参考图12和13，已在上部空隙空间41中以及下部空隙空间42中形成第二栅极绝缘体材料45。第二栅极绝缘体45和第一栅极绝缘体33相对于彼此可具有不同的成分，或相对于彼此可具有相同成分。在其中具有不同成分的一个实施例中，例如为了最小化栅极诱生漏极泄漏(GIDL)，第二栅极绝缘体材料45具有比第一栅极绝缘体材料33低的本征k(材料本征介电常数)。在其中第一栅极绝缘体材料与第二栅极绝缘体材料具有相同成分的一个实施例中，此类材料共同地为均质的。无论如何，在一个实施例中且如所示，沿着上部源极/漏极区32的所有相对侧壁43和下部源极/漏极区30的所有相对侧壁44形成第二栅极绝缘体材料45。在一个实施例中且如所展示，一些第二栅极绝缘体材料45由数字线26形成(例如，形成为数字线)。
第二栅极绝缘体材料45可通过任何合适的方式形成，例如通过氧化竖直突出部/柱29的材料(例如，通过从中生长氧化物)或通过化学气相沉积或原子层沉积形成。图12和13展示其中通过氧化形成第二栅极绝缘体材料45的实例。举例来说，沟道区15可被视为包括最上部分46、最下部分48和竖直上在其间的居间部分47。上部源极/漏极区32可被视为包括最下部分51，且下部源极/漏极区30可被视为包括最上部分52。最下部分和最上部分中的一者或两者可涵盖相应上部源极/漏极区和下部源极/漏极区的所有厚度。图12和13在竖直横截面(例如，图12和13的横截面)中展示氧化沟道区15的相对侧壁35的最上部分46和最下部分48。此外，图12和13展示氧化竖直横截面中上部源极/漏极区32的相对侧壁43的最下部分51和下部源极/漏极区30的侧壁44的最上部分52。
可使用任何合适的氧化方法，例如暴露于O2、O3和/或原位蒸汽生成，其中形成/生长二氧化硅材料，其中区32、15和30包括硅。无论如何，且在一个实施例中，第二栅极绝缘体45在上部源极/漏极区32的最下部分51上方(例如，在线36与上部源极/漏极区32的侧壁之间的上部空隙空间41中)和下部源极/漏极区30的最上部分52(例如，在线36与下部源极/漏极区30的侧壁之间的下部空隙空间42中)中的每一者上具有大于沟道区15的居间部分47上的第一栅极绝缘体材料33的侧向厚度53的侧向厚度。具体地说，如所展示且在一个实例中，第二栅极绝缘体材料45展示为包括相应的最大侧向厚度T1和最小侧向厚度T2，其中的每一者大于第一栅极绝缘体33的侧向厚度53。图12和13展示了实例实施例，其中第二栅极绝缘体材料45的侧向厚度是可变的且侧向厚度53是恒定的。无论如何，在一个实施例中，较大侧向厚度是最小侧向厚度(例如，T2)，在另一实施例中是最大侧向厚度(例如，T1)，且在一个实施例中是关于导电/占位线36与沟道区部分46、52和源极/漏极区32、30中的每一者之间的第二栅极绝缘体45的侧向厚度的平均侧向厚度。
本文相对于其它实施例展示和/或描述的任何其它属性或方面可用在参考上文实施例展示和描述的实施例中。
图14和15展示替代实施例构造10a。已在适当时使用来自上文所描述的实施例的相同编号，其中用后缀“a”或用不同编号指示一些构造差异。构造10a将第二栅极绝缘体材料45a展示为在导电/占位线36与沟道区部分46、52和源极/漏极区32、30中的每一者之间具有与第一栅极绝缘体材料33的侧向厚度53相同的侧向厚度。这可例如在对柱29的材料无明显氧化的情况下通过原子层沉积和/或化学气相沉积发生。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
参考图16，其展示在图12之后的处理，其中已移除(例如，通过各向同性蚀刻)具有牺牲占位栅极线36(未展示)的材料34(未展示)。图17到20展示后续处理，其中导电栅极材料54因此被取代，随后形成更多的绝缘材料13以填充其余的空隙空间。替代地，如上文所陈述，最初沉积的材料34可以是导电栅极材料34/54，其中未使用蚀刻和取代。无论如何，为了最小化材料34/54的氧化，可在形成第二栅极绝缘体材料45/45a之前用抗氧化内衬(例如，氮化硅、碳和/或SiOC，且未展示)至少部分地覆盖材料34/54。无论如何，由此形成实例竖直晶体管75。
可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
图21和22展示关于构造10a的后续类似处理。不论最初沉积的材料34是否是导电的和/或牺牲的，可在形成更多绝缘材料13之前移除第二栅极绝缘体材料45a以免覆盖线36(未展示)。
上文所描述和展示的竖直晶体管75的阵列12和其形成方法可涵盖在存储器单元阵列内。此类存储器单元可基本上完全由个别竖直晶体管涵盖(例如，其中第一栅极绝缘体材料33和/或第二栅极绝缘体材料45可编程，例如，为铁电)或包括其它结构。举例来说，且在如关于图17到19所展示的一个实施例中，栅极线36可被视为在行方向24上个别地互连相应多个竖直晶体管75。数字线36可视为在列方向28上个别地互连相应多个竖直晶体管75。存储装置(例如，如所展示的电容器85)个别地形成在上部源极/漏极区32中的一者上方且电耦合到所述一者(在一个实施例中，直接与其电耦合)。
图23展示与图18的构造10的实施例相比最接近的实例替代实施例构造10b，且图24展示与图22的构造10a的实施例相比最接近的实例替代实施例构造10c。已在适当时使用来自上文所描述的实施例的相同编号，其中分别用后缀“b”或用后缀“c”指示一些构造差异。构造10b和10c中的每一者中的第一栅极绝缘体材料33具有分别在沟道区15的顶部和底部上和下方的顶部和底部。第二栅极绝缘体材料45b和45c由此具有略微不同的构造。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的任一属性。同样，上文所描述的方法实施例可并入、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，一种竖直晶体管(例如，75)阵列(例如，12)包括个别竖直晶体管(例如，75)的柱(例如，29)。所述柱个别地包括上部源极/漏极区(例如，32)、下部源极/漏极区(例如，30)和竖直上在其间的沟道区(例如，15)。所述沟道区包括最上部分(例如，46)、最下部分(例如，48)和竖直上在其间的居间部分(例如，47)。所述上部源极/漏极区包括最下部分(例如，51)，且所述下部源极/漏极区包括最上部分(例如，52)。在竖直横截面(例如，图18的横截面)中，栅极绝缘体(例如，33/45)沿着所述沟道区的相对侧壁(例如，35)、所述上部源极/漏极的相对侧壁(例如，43)和所述下部源极/漏极区的相对侧壁(例如，44)。
水平细长的导电栅极线(例如，36)在侧向上处于沿着所述柱中的个别柱的所述沟道区的相对侧壁、所述上部源极/漏极区的所述最下部分的相对侧壁以及下部源极/漏极区的最上部分的相对侧壁的栅极绝缘体材料上方。所述栅极绝缘体材料在所述上部源极/漏极区的最下部分的相对侧壁上和上方具有大于在所述沟道区的居间部分上的栅极绝缘体材料的侧向厚度的侧向厚度。此外，所述栅极绝缘体材料在所述下部源极/漏极区的最上部分的相对侧壁上和下方具有大于在所述沟道区的居间部分上的栅极绝缘体材料的侧向厚度的侧向厚度。所述栅极绝缘体材料可为均质或非均质的。无论如何，在一个实施例中，所述栅极绝缘体材料在所述沟道区的最上部分和所述沟道区的最下部分中的每一者上的侧向厚度大于在所述沟道区的居间部分上的栅极绝缘体材料的侧向厚度。此外，所述栅极绝缘体材料在所述上部源极/漏极区的最下部分和所述下部源极/漏极区的最上部分中的每一者上的侧向厚度大于在所述沟道区的居间部分上的栅极绝缘体材料的侧向厚度。
可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
在一个实施例中，一种竖直晶体管(例如，75)阵列(例如，12)包括个别竖直晶体管(例如，75)的柱(例如，29)。所述柱个别地包括上部源极/漏极区(例如，32)、下部源极/漏极区(例如，30)和竖直上在其间的沟道区(例如，15)。所述沟道区包括最上部分(例如，46)、最下部分(例如，48)和竖直上在其间的居间部分(例如，47)。所述上部源极/漏极区包括最下部分(例如，51)，且所述下部源极/漏极区包括最上部分(例如，52)。在竖直横截面(例如，图18的横截面)中，栅极绝缘体(例如，33/45)沿着所述沟道区的相对侧壁(例如，35)、所述上部源极/漏极的相对侧壁(例如，43)和所述下部源极/漏极区的相对侧壁(例如，44)。
水平细长的导电栅极线(例如，36)在侧向上处于沿着所述柱中的个别柱的所述沟道区的相对侧壁、所述上部源极/漏极区的所述最下部分的相对侧壁以及下部源极/漏极区的最上部分的相对侧壁的栅极绝缘体材料上方。所述栅极绝缘体材料包括第一绝缘材料(例如，33)和第二绝缘材料(例如，45、45a)。所述第一和第二绝缘材料包括相对于彼此不同的成分，其中第二绝缘材料具有比第一绝缘材料低的本征k。所述第一绝缘材料在侧向处于所述沟道区的居间部分上。所述第二绝缘材料在侧向处于所述上部源极/漏极区的最下部分的相对侧壁上和上方。所述第二绝缘材料在侧向处于所述下部源极/漏极区的最上部分的相对侧壁上和下方。在一个实施例中，第一绝缘材料在侧向处于所述上部源极/漏极区的最下部分和所述下部源极/漏极区的最上部分中的每一者上。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
在更接近源极/漏极区的竖直晶体管的栅极绝缘体中提供不同的相对介电常数结合其至少一些栅极重叠可改善I开/I关性能且用于降低GIDL。举例来说，在更接近源极/漏极区的栅极绝缘体中使用不同厚度和/或不同成分中的一或多者以实现有效的较低介电常数k可降低GIDL且减少寄生电容。
上述处理或构造可视为与组件阵列相关，所述组件阵列形成为底层的基底衬底上方或作为底层的基底衬底的部分的此类组件的单个堆叠或单个叠组或在所述单个堆叠或单个叠组内(但所述单个堆叠/叠组可具有多个叠层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路系统还可作为成品构造的部分形成于任何位置，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或介电层)。另外，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、载具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、航空器等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)且可在制造期间相对于此方向处理衬底，且竖直是大体与此方向正交的方向。提及“恰好水平”是指沿着主衬底表面的方向(即，与所述表面不形成度数)且可在制造期间相对于此方向处理衬底。此外，如本文中所使用的“竖直”和“水平”是相对于彼此大体上垂直的方向，且与衬底在三维空间中的取向无关。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考晶体管的沟道长度的取向，在操作中电流在源极/漏极区之间沿着所述取向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考基底长度的取向，在操作中电流在发射极与集电极之间沿着所述取向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区域/材料/组件相对于彼此的至少一些侧向重叠(即，水平地)。另外，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何侧向重叠无关)。类似地，使用前面没有“正”的“底下”和“下方”仅要求在另一所陈述区/材料/组件下方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向内侧(即，与两个所陈述区/材料/组件是否存在任何侧向重叠无关)。
本文中所描述的材料、区和结构中的任一者可为均质的或非均质的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。在针对任何材料提供一或多种实例成分的情况下，所述材料可包括此类一或多种成分、主要由此类一或多种成分组成或由此类一或多种成分组成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每种材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同成分的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同成分”仅要求两个所陈述材料或区的可能彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，则在此类材料或区不均匀的情况下，“不同成分”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当材料、区或结构相对于彼此存在至少一些物理接触时，所陈述材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“上方”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔断器等)。
在此文件中对“行”和“列”的任何使用是为了方便区分一个系列或取向的特征与另一系列或取向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对于彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度相交(即，除平角外)。
本文中的导电性/导体/导电材料中的任一者的成分可以是金属材料和/或导电掺杂的半导电性/半导体/半导电材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
在本文中，关于蚀刻(etch，etching)、移除(removing，removal)、沉积、形成(forming)和/或形成(formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以至少2∶1的体积比率进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以至少2∶1的体积比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结语
在一些实施例中，一种用于形成竖直晶体管阵列的方法包括形成在竖直横截面中从衬底向上突出的侧向间隔开的竖直突出部。所述竖直突出部个别地包括上部源极/漏极区、下部源极/漏极区和竖直上在其间的沟道区。沿着所述竖直横截面中所述沟道区的相对侧壁形成第一栅极绝缘体材料。在竖直横截面中第一栅极绝缘体材料的相对侧壁上形成(a)或(b)中的一者，其中，(a)：在竖直横截面中水平细长的导电栅极线，以及(b)：在竖直横截面中水平细长的牺牲占位栅极线。所述(a)或所述(b)中的所述一者在侧向与所述上部源极/漏极区和所述下部源极/漏极区重叠。上部空隙空间在侧向处于(a)或(b)中的一者与上部源极/漏极区之间。下部空隙空间在侧向处于(a)或(b)中的一者与下部源极/漏极区之间。第二栅极绝缘体材料形成于所述上部和下部空隙空间中。
在一些实施例中，一种竖直晶体管阵列包括个别竖直晶体管的柱。所述柱个别地包括上部源极/漏极区、下部源极/漏极区和竖直上在其间的沟道区。沟道区包括最上部分、最下部分和竖直上在其间的居间部分。所述上部源极/漏极区包括最下部分，且所述下部源极/漏极区包括最上部分。在竖直横截面中，栅极绝缘体材料沿着所述沟道区的相对侧壁、所述上部源极/漏极区的相对侧壁以及所述下部源极/漏极区的相对侧壁。水平细长的导电栅极线在侧向上处于沿着所述柱中的个别柱的所述沟道区的相对侧壁、所述上部源极/漏极区的所述最下部分的相对侧壁以及下部源极/漏极区的最上部分的相对侧壁的所述栅极绝缘体材料上方。所述栅极绝缘体材料在所述上部源极/漏极区的最下部分的相对侧壁上和上方具有大于在所述沟道区的居间部分上的栅极绝缘体材料的侧向厚度的侧向厚度。所述栅极绝缘体材料在所述下部源极/漏极区的最上部分的相对侧壁上和下方具有大于在所述沟道区的居间部分上的栅极绝缘体材料的侧向厚度的侧向厚度。
在一些实施例中，一种竖直晶体管阵列包括个别竖直晶体管的柱。所述柱个别地包括上部源极/漏极区、下部源极/漏极区和竖直上在其间的沟道区。沟道区包括最上部分、最下部分和竖直上在其间的居间部分。所述上部源极/漏极区包括最下部分，且所述下部源极/漏极区包括最上部分。在竖直横截面中，栅极绝缘体材料沿着所述沟道区的相对侧壁、所述上部源极/漏极区的相对侧壁以及所述下部源极/漏极区的相对侧壁。水平细长的导电栅极线在侧向上处于沿着所述柱中的个别柱的所述沟道区的相对侧壁、所述上部源极/漏极区的所述最下部分的相对侧壁以及下部源极/漏极区的最上部分的相对侧壁的所述栅极绝缘体材料上方。所述栅极绝缘体材料包括第一绝缘材料和第二绝缘材料。所述第一和第二绝缘材料包括相对于彼此不同的成分。所述第二绝缘材料具有比所述第一绝缘材料低的本征k。所述第一绝缘材料在侧向处于所述沟道区的居间部分上。所述第二绝缘材料在侧向处于所述上部源极/漏极区的最下部分的相对侧壁上和上方。所述第二绝缘材料在侧向处于所述下部源极/漏极区的最上部分的相对侧壁上和下方。

Claims (38)

1.一种用于形成竖直晶体管阵列的方法，其包括：
形成在竖直横截面中从衬底向上突出的侧向间隔开的竖直突出部，所述竖直突出部个别地包括上部源极/漏极区、下部源极/漏极区和竖直上在其间的沟道区；
沿着所述竖直横截面中所述沟道区的相对侧壁形成第一栅极绝缘体材料；
在所述竖直横截面中所述第一栅极绝缘体材料的相对侧壁上形成(a)或(b)中的一者，其中，
(a)：所述竖直横截面中水平细长的导电栅极线；以及
(b)：在所述竖直横截面中水平细长的牺牲占位栅极线；
所述(a)或所述(b)中的所述一者在侧向与所述上部源极/漏极区和所述下部源极/漏极区重叠；
在侧向处于所述(a)或所述(b)中的所述一者与所述上部源极/漏极区之间的上部空隙空间、在侧向处于所述(a)或所述(b)中的所述一者与所述下部源极/漏极区之间的下部空隙空间；以及
在所述上部和下部空隙空间中形成第二栅极绝缘体材料。
2.根据权利要求1所述的方法，其中所述侧向间隔开的竖直突出部在水平横截面中是在侧向和横向间隔开的柱。
3.根据权利要求1所述的方法，其中所述形成所述(a)或所述(b)中的至少一者是所述(a)。
4.根据权利要求1所述的方法，其中所述形成所述(a)或所述(b)中的所述一者是所述(b)，且所述方法进一步包括：
在形成所述第二栅极绝缘体材料之后，蚀刻掉所述牺牲占位栅极线，且取代其导电栅极材料。
5.根据权利要求1所述的方法，其中所述(a)或所述(b)中的所述一者在侧向与少于全部竖直厚度的所述上部源极/漏极区和少于全部竖直厚度的所述下部源极/漏极区重叠。
6.根据权利要求1所述的方法，其中所述第一栅极绝缘体材料和所述第二栅极绝缘体材料具有相对于彼此相同的成分。
7.根据权利要求1所述的方法，其中所述第一栅极绝缘体材料和所述第二栅极绝缘体材料具有相对于彼此不同的成分。
8.根据权利要求7所述的方法，其中所述第二栅极绝缘体材料具有比所述第一栅极绝缘体材料低的本征k。
9.根据权利要求1所述的方法，其中所述第二栅极绝缘体材料沿着所述竖直横截面中所述上部源极/漏极区以及所述下部源极/漏极区的所有相对侧壁形成。
10.根据权利要求1所述的方法，其中，
所述沟道区包括最上部分、最下部分和竖直上在其间的居间部分；所述上部源极/漏极区包括最下部分，所述下部源极/漏极区包括最上部分；以及
所述第二栅极绝缘体材料在所述上部源极/漏极区的所述最下部分和所述下部源极/漏极区的所述最上部分中的每一者上具有大于在所述沟道区的所述居间部分上的所述第一栅极绝缘体材料的侧向厚度的侧向厚度。
11.根据权利要求1所述的方法，其中，
所述沟道区包括最上部分、最下部分和竖直上在其间的居间部分；所述上部源极/漏极区包括最下部分，所述下部源极/漏极区包括最上部分；以及
所述第二栅极绝缘体材料在所述上部源极/漏极区的所述最下部分和所述下部源极/漏极区的所述最上部分中的每一者上具有与在所述沟道区的所述居间部分上的所述栅极绝缘体材料的侧向厚度相同的侧向厚度。
12.根据权利要求1所述的方法，其中形成所述第一栅极绝缘体材料包括：
沿着所述上部源极/漏极区和所述下部源极/漏极区的相对侧壁形成所述第一栅极绝缘体材料；以及
在形成所述(a)或所述(b)中的所述一者之后，从所述上部源极/漏极区和所述下部源极/漏极区的所述相对侧壁上各向同性地蚀刻所述第一栅极绝缘体材料以形成所述上部和下部空隙空间。
13.根据权利要求1所述的方法，其中形成所述第二栅极绝缘体材料包括氧化所述竖直横截面中所述上部源极/漏极区的相对侧壁以从中生长氧化物，且氧化所述竖直横截面中所述下部源极/漏极区的相对侧壁以从中生长氧化物。
14.根据权利要求1所述的方法，其中，
所述第一栅极绝缘体材料具有在所述沟道区的顶部下方的顶部，且具有在所述沟道区的底部上方的底部；
所述上部空隙空间在侧向处于所述(a)或所述(b)中的所述一者与所述上部源极/漏极区和所述沟道区两者之间；以及
所述下部空隙空间在侧向处于所述(a)或所述(b)中的所述一者与所述下部源极/漏极区和所述沟道区两者之间。
15.根据权利要求14所述的方法，其中形成所述第二栅极绝缘体材料包括氧化所述竖直横截面中所述沟道区的所述相对侧壁的最上和最下部分以从中生长氧化物，氧化所述竖直横截面中所述上部源极/漏极区的相对侧壁的最下部分以从中生长氧化物，以及氧化所述竖直横截面中所述下部源极/漏极区的相对侧壁的最上部分以从中生长氧化物。
16.根据权利要求15所述的方法，其中所述第二栅极绝缘体材料沿着所述竖直横截面中所述上部源极/漏极区以及所述下部源极/漏极区的所有所述侧壁形成。
17.根据权利要求15所述的方法，其中在所有所述氧化期间，所述上部源极/漏极区的顶部由金属材料覆盖。
18.根据权利要求1所述的方法，其中形成所述第二栅极绝缘体材料包括化学气相沉积和原子层沉积中的至少一者。
19.根据权利要求1所述的方法，其包括在形成所述第二栅极绝缘体材料之前，在所述(a)或所述(b)中的所述一者上方形成抗氧化内衬。
20.一种竖直晶体管阵列，其包括：
个别竖直晶体管的柱，所述柱个别地包括上部源极/漏极区、下部源极/漏极区和竖直上在其间的沟道区；所述沟道区包括最上部分、最下部分和竖直上在其间的居间部分；所述上部源极/漏极区包括最下部分，所述下部源极/漏极区包括最上部分；
在竖直横截面中，栅极绝缘体材料沿着所述沟道区的相对侧壁、所述上部源极/漏极区的相对侧壁以及所述下部源极/漏极区的相对侧壁；
水平细长的导电栅极线在侧向上处于沿着所述柱中的个别柱的所述沟道区的所述相对侧壁、所述上部源极/漏极区的所述最下部分的所述相对侧壁以及所述下部源极/漏极区的所述最上部分的所述相对侧壁的所述栅极绝缘体材料上方；
所述栅极绝缘体材料在所述上部源极/漏极区的所述最下部分的所述相对侧壁上和上方具有大于在所述沟道区的所述居间部分上的所述栅极绝缘体材料的侧向厚度的侧向厚度；以及
所述栅极绝缘体材料在所述下部源极/漏极区的所述最上部分的所述相对侧壁上和下方具有大于在所述沟道区的所述居间部分上的所述栅极绝缘体材料的所述侧向厚度的侧向厚度。
21.根据权利要求20所述的阵列，其中，
所述栅极绝缘体材料在所述沟道区的所述最上部分和所述沟道区的所述最下部分中的每一者上的所述侧向厚度大于在所述沟道区的所述居间部分上的所述栅极绝缘体材料的所述侧向厚度；以及
所述栅极绝缘体材料在所述上部源极/漏极区的所述最下部分和所述下部源极/漏极区的所述最上部分中的每一者上的所述侧向厚度大于在所述沟道区的所述居间部分上的所述栅极绝缘体材料的所述侧向厚度。
22.根据权利要求20所述的阵列，其中所有所述侧向厚度是所述栅极绝缘体材料的最小侧向厚度。
23.根据权利要求20所述的阵列，其中所有所述侧向厚度是所述栅极绝缘体材料的最大侧向厚度。
24.根据权利要求20所述的阵列，其中所有所述侧向厚度是所述栅极绝缘体材料的平均侧向厚度。
25.根据权利要求20所述的阵列，其中所述栅极绝缘体材料是均质的。
26.根据权利要求20所述的阵列，其中所述栅极绝缘体材料不是均质的。
27.根据权利要求20所述的阵列，其中所述栅极线在侧向与少于全部竖直厚度的所述上部源极/漏极区和少于全部竖直厚度的所述下部源极/漏极区重叠。
28.根据权利要求20所述的阵列，其中在所述竖直横截面中，所述栅极绝缘体材料沿着所述上部源极/漏极区和所述下部源极/漏极区的所有所述相对侧壁。
29.一种存储器单元阵列，其包括根据权利要求20所述的竖直晶体管阵列。
30.根据权利要求29所述的存储器单元阵列，其中所述栅极线在行方向上个别地互连相应多个所述竖直晶体管，且所述存储器单元阵列另外包括：
水平细长且间隔开的导电数字线，其在列方向上个别地互连相应多个所述竖直晶体管；以及
存储装置，其个别地在所述上部源极/漏极区中的一者上方且电耦合到所述上部源极/漏极区中的一者。
31.一种竖直晶体管阵列，其包括：
个别竖直晶体管的柱，所述柱个别地包括上部源极/漏极区、下部源极/漏极区和竖直上在其间的沟道区；所述沟道区包括最上部分、最下部分和竖直上在其间的居间部分；所述上部源极/漏极区包括最下部分，所述下部源极/漏极区包括最上部分；
在竖直横截面中，栅极绝缘体材料沿着所述沟道区的相对侧壁、所述上部源极/漏极区的相对侧壁以及所述下部源极/漏极区的相对侧壁；
水平细长的导电栅极线在侧向上处于沿着所述柱中的个别柱的所述沟道区的所述相对侧壁、所述上部源极/漏极区的所述最下部分的所述相对侧壁以及所述下部源极/漏极区的所述最上部分的所述相对侧壁的所述栅极绝缘体材料上方；
所述栅极绝缘体材料包括第一绝缘材料和第二绝缘材料，所述第一和第二绝缘材料包括相对于彼此不同的成分，所述第二绝缘材料具有比所述第一绝缘材料低的本征k；以及
所述第一绝缘材料在侧向处于所述沟道区的所述居间部分上方，所述第二绝缘材料在侧向处于所述上部源极/漏极区的所述最下部分的所述相对侧壁上和上方，所述第二绝缘材料在侧向处于所述下部源极/漏极区的所述最上部分的所述相对侧壁上和下方。
32.根据权利要求31所述的阵列，其中所述第一绝缘材料在侧向处于所述上部源极/漏极区的所述最下部分和所述下部源极/漏极区的所述最上部分中的每一者上。
33.根据权利要求31所述的阵列，其中所述栅极线在侧向与少于全部竖直厚度的所述上部源极/漏极区和少于全部竖直厚度的所述下部源极/漏极区重叠。
34.根据权利要求31所述的阵列，其中在所述竖直横截面中，所述第二绝缘材料沿着所述上部源极/漏极区和所述下部源极/漏极区的所有所述相对侧壁。
35.根据权利要求31所述的阵列，其中所述第二绝缘材料在所述上部源极/漏极区的所述最下部分和所述下部源极/漏极区的所述最上部分中的每一者上具有等于在所述沟道区的所述居间部分上的所述第一绝缘材料的侧向厚度的侧向厚度。
36.根据权利要求31所述的阵列，其中所述第二绝缘材料在所述上部源极/漏极区的所述最下部分和所述下部源极/漏极区的所述最上部分中的每一者上具有大于在所述沟道区的所述居间部分上的所述第一绝缘材料的侧向厚度的侧向厚度。
37.一种存储器单元阵列，其包括根据权利要求31所述的竖直晶体管阵列。
38.根据权利要求37所述的存储器单元阵列，其中所述栅极线在行方向上个别地互连相应多个所述竖直晶体管，且所述存储器单元阵列另外包括：
水平细长且间隔开的导电数字线，其在列方向上个别地互连相应多个所述竖直晶体管；以及
存储装置，其个别地在所述上部源极/漏极区中的一者上方且电耦合到所述上部源极/漏极区中的一者。
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