CN114863966A - 集成电路、存储器电路、用于形成集成电路及形成存储器电路的方法 - Google Patents

集成电路、存储器电路、用于形成集成电路及形成存储器电路的方法 Download PDF

Info

Publication number
CN114863966A
CN114863966A CN202111313549.2A CN202111313549A CN114863966A CN 114863966 A CN114863966 A CN 114863966A CN 202111313549 A CN202111313549 A CN 202111313549A CN 114863966 A CN114863966 A CN 114863966A
Authority
CN
China
Prior art keywords
conductive
regions
wider
directly
individual
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111313549.2A
Other languages
English (en)
Inventor
R·A·本森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN114863966A publication Critical patent/CN114863966A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请案涉及集成电路、存储器电路、用于形成集成电路的方法以及用于形成存储器电路的方法。一种用于形成集成电路的方法包括在衬底上方形成水平间隔开的导电通孔。直接在所述导电通孔上方且直接抵靠着所述导电通孔形成传导材料。图案化所述传导材料以形成个别导电线，所述个别导电线个别地直接在纵向地沿所述相应个别导电线间隔开的多个所述导电通孔上方。所述图案化形成所述个别导电线以具有纵向交替的较宽区和较窄区。所述较宽区直接在所述导电通孔的个别的顶部表面上方且直接抵靠着所述顶部表面，且在所述顶部表面处的水平横截面中相对于所述水平横截面中的所述较窄区更宽。所述较窄区纵向地在所述较宽区之间。公开了包含独立于方法的结构的其它实施例。

Description

集成电路、存储器电路、用于形成集成电路及形成存储器电路 的方法
技术领域
本文中所公开的实施例涉及集成电路、存储器电路、用于形成集成电路的方法以及用于形成存储器电路的方法。
背景技术
存储器是一种类型的集成电路且在计算机系统中用于存储数据。存储器可制造于个别存储器单元的一或多个阵列中。可使用数字线(其也可被称为位线、数据线或感测线)和存取线(其也可被称为字线)对存储器单元进行写入或从中进行读取。数字线可沿阵列的列以导电方式互连存储器单元，且存取线可沿阵列的行以导电方式互连存储器单元。每一存储器单元可通过数字线与存取线的组合进行唯一地寻址。
存储器单元可以是易失性的、半易失性的或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长一段时间。非易失性存储器通常被指定为具有至少约10年的保留时间的存储器。易失性存储器耗散，且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元配置成以至少两个不同可选择状态保持或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可配置成存储多于两个层级或状态的信息。
电容器是可用于存储器单元的一种类型的电子组件。电容器具有由电绝缘材料分离的两个电导体。作为电场的能量可以静电方式存储在这种材料内。取决于绝缘体材料的组成，所述存储的场将是易失性的或非易失性的。举例来说，仅包含SiO2的电容器绝缘体材料将为易失性的。一种类型的非易失性电容器是具有铁电材料作为绝缘材料的至少部分的铁电电容器。铁电材料的特征在于具有两个稳定极化状态且由此可包括电容器和/或存储器单元的可编程材料。铁电材料的极化状态可通过施加合适的编程电压来改变，且在移除编程电压之后保持(至少持续一定时间)。每一极化状态具有彼此不同的电荷存储电容，所述电荷存储电容理想地可用于写入(即存储)和读取存储器状态，而不逆转极化状态直到期望进行此逆转为止。不太合意地，在具有铁电电容器的某一存储器中，读取存储器状态的行为可能会逆转极化。因此，在确定极化状态之后，对存储器单元进行重新写入以紧接在确定极化状态之后将存储器单元置于预读取状态中。无论如何，由于形成电容器的一部分的铁电材料的双稳态特性，因此并入有铁电电容器的存储器单元理想地为非易失性的。其它可编程材料可用作电容器绝缘体以使电容器为非易失性的。
场效应晶体管是可用于存储器单元的另一类型的电子组件。这些晶体管包括一对导电源极/漏极区，所述一对导电源极/漏极区在其间具有半导电沟道区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分离。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一个流动到另一个。当从栅极移除电压时，很大程度上防止了电流流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。无论如何，栅极绝缘体可为可编程的，例如为铁电的。
当然，电容器和晶体管可用于除存储器电路以外的集成电路。无论如何，导电通孔是用于将电容器、晶体管以及其它集成电路组件电连接在一起的竖向延伸的(例如竖直)导体。此类导电通孔可以在阵列中图案化。当导电通孔越来越接近邻近电路组件时，非所要寄生电容增加且可不利地影响电路操作。此外，在此类导电通孔的制造中，图案未对准和/或制造伪影可导致导电通孔对邻近电路组件的非所要短路，其可破坏所制造的集成电路中的一些或全部。
发明内容
在一个方面中，本申请案提供一种用于形成集成电路的方法，其包括：在衬底上方形成水平间隔开的导电通孔；直接在导电通孔上方且直接抵靠着导电通孔形成传导材料；图案化传导材料以形成个别导电线，所述个别导电线个别地直接在纵向地沿相应个别导电线间隔开的多个导电通孔上方；以及图案化形成个别导电线以具有纵向交替的较宽区和较窄区，所述较宽区直接在导电通孔的个别者的顶部表面上方且直接抵靠着所述顶部表面，且在所述顶部表面处的水平横截面中相对于水平横截面中的较窄区更宽，所述较窄区纵向地在较宽区之间。
在另一方面中，本申请案提供一种用于形成存储器电路的方法，其包括：形成晶体管，所述晶体管个别地包括一对源极/漏极区、所述对源极/漏极区之间的沟道区以及以操作方式接近沟道区的导电栅极；形成水平间隔开的导电通孔，所述导电通孔个别地直接电耦合到多个晶体管的所述对源极/漏极区中的一个；使导电通孔竖直地凹陷以个别地具有低于横向包围材料的顶部表面的顶部表面；直接在竖直凹陷的导电通孔上方且直接抵靠着所述导电通孔形成传导材料，所述传导材料具有直接在竖直凹陷的导电通孔上方相对于横向邻近的竖直凹陷的导电通孔的较高顶部表面更低的顶部表面；直接在传导材料上方形成掩蔽材料，所述掩蔽材料直接在较低顶部表面上方相对于直接在与其横向邻近的较高顶部表面上方竖直地更厚；图案化掩蔽材料和传导材料以形成个别导电线结构，所述个别导电线结构个别地直接在纵向地沿相应个别导电线结构间隔开的多个竖直凹陷的导电通孔上方，竖直较厚的掩蔽材料形成个别导电线结构以具有传导材料的纵向交替的较宽区和较窄区，传导材料的较宽区直接在竖直凹陷的导电通孔的个别者的较低顶部表面上方且直接抵靠着所述较低顶部表面，且在竖直凹陷的导电通孔的较低顶部表面处的水平横截面中相对于所述水平横截面中的传导材料的较窄区更宽，传导材料的较窄区纵向地在传导材料的较宽区之间；形成横向地在数字线结构之间且沿数字线结构纵向间隔开的导体通孔，所述导电通孔的个别者直接电耦合到多个晶体管的所述对源极/漏极区中的另一源极/漏极区；以及形成个别地直接电耦合到导体通孔的个别者的多个存储元件。
在又一方面中，本申请案提供一种集成电路，其包括：水平间隔开的导电通孔，其在衬底上方；多个导电线，其个别地直接在纵向地沿相应个别导电线间隔开的多个导电通孔上方；以及导电线的个别者，其具有纵向交替的较宽区和较窄区，所述较宽区直接在导电通孔的个别者的顶部表面上方且直接抵靠着所述顶部表面，且在顶部表面处的水平横截面中相对于水平横截面中的较窄区更宽，较窄区纵向地在较宽区之间。
在又一方面中，本申请案提供一种存储器电路，其包括：衬底，其包括晶体管，所述晶体管个别地包括一对源极/漏极区、所述对源极/漏极区之间的沟道区以及以操作方式接近沟道区的导电栅极；水平间隔开的导电通孔，其个别地直接电耦合到多个晶体管的所述对源极/漏极区中的一个；数字线结构，其沿多个晶体管的线个别地直接电耦合到多个导电通孔；数字线结构的个别者，其具有传导材料的纵向交替的较宽区和较窄区，所述较宽区直接在导电通孔的个别者的顶部表面上方且直接抵靠着所述顶部表面，且在顶部表面处的水平横截面中相对于水平横截面中的较窄区更宽，所述较窄区纵向地在较宽区之间；导体通孔，其横向地在数字线结构之间且沿数字线结构纵向间隔开，导电通孔的个别者直接电耦合到多个晶体管的所述对源极/漏极区中的另一源极/漏极区；以及多个存储元件，其个别地直接电耦合到导体通孔的个别者。
附图说明
图1到7为根据本发明的一些实施例的过程中的DRAM构造的一部分的图解横截面图。
图8到24为根据本发明的一些实施例的过程中的图1到7的构造的图解依序截面图。
具体实施方式
本发明的实施例涵盖集成电路构造，例如DRAM构造，以及用于形成集成电路构造，例如DRAM电路构造的方法。参考图1到7描述包括DRAM构造的第一实例实施例，图1到7展示包括已相对于基底衬底11制造的阵列或阵列区域10的衬底构造8的实例片段。衬底构造11可包括导电/导体/传导、半导电/半导体/半传导以及绝缘/绝缘体/隔绝(即，在本文中电气地)材料中的任何一个或多个。各种材料位于基底衬底11上方。材料可在图1到7所描绘材料的旁边、竖向向内或竖向向外。举例来说，集成电路的其它部分制造或完全制造的组件可设置在基底衬底11上方、周围或内部某处。还可制造用于操作存储器阵列内的组件的控制电路和/或其它外围电路，且所述电路可或可不完全或部分地在存储器阵列或子阵列内。此外，也可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。如此文件中所使用，“子阵列”也可被视为阵列。
基底衬底11包括半导电材料12(例如，适当地且不同地掺杂的单晶和/或多晶硅、Ge、SiGe、GaAs，和/或其它现有或未来研发的半导电材料)、沟槽隔离区14(例如，氮化硅和/或二氧化硅)，以及包括合适地且不同地掺杂的半导电材料12的主动区域区16。在一个实施例中，构造8包括存储器单元75(图5和7，且为了在这些图中清楚起见，具有图5中展示的仅四个轮廓75和图7中的仅两个轮廓75)，例如DRAM存储器单元，其个别地包括场效应晶体管装置25(图3)和存储元件(例如电容器85；图1和7)。然而，本发明的实施例涵盖独立于是否含有存储器单元的其它存储器单元和集成电路的其它构造。
实例晶体管装置25个别地包括一对源极/漏极区、在所述对的源极/漏极区之间的沟道区、以操作方式接近沟道区的导电栅极，以及在导电栅极与沟道区之间的栅极绝缘体。装置25被展示为凹陷的存取装置，其中实例构造8展示这些凹陷的存取装置在此类装置的个别对中分组。个别凹陷的存取装置25包含例如在半导电材料12中的沟槽19内的埋式存取线构造18。构造18包括充当个别装置25的导电栅极的导电栅极材料22(例如，导电掺杂的半导体材料和/或金属材料，包含例如元素W、Ru和/或Mo)。栅极绝缘体20(例如，二氧化硅和/或氮化硅)在导电栅极材料22与半导电材料12之间沿着个体沟槽19的侧壁21和基底23。绝缘体材料37(例如，二氧化硅和/或氮化硅)在材料20和22上方的沟槽19内。个别装置25包括在个别沟槽19的相对侧上的在半导电材料12的上部部分中的一对源极/漏极区24、26(例如，区24、26从存取线构造18横向地向外且高于所述存取线构造18)。源极/漏极区24、26中的每一个具有其至少一个部分，在所述至少一个部分中具有导电性增大的掺杂剂，所述掺杂剂是相应源极/漏极区24、26内的最大浓度的此类导电性增大的掺杂剂，例如以使得此部分是导电的(例如，具有至少1019原子/cm3的最大掺杂剂浓度)。因此，所有的或仅一部分的每一源极/漏极区24、26可具有此类最大浓度的导电性增大的掺杂剂。源极/漏极区24和/或26可包含其它掺杂区(未展示)，例如卤素区、LDD区等。
在所述对凹陷的存取装置25的个别者中的所述对源极/漏极区的源极/漏极区中的一个(例如区26)横向地在导电栅极材料22之间且由所述对装置25共享。所述对源极/漏极区的其它源极/漏极区(例如区24)并不由所述对装置25共享。因此，在实例实施例中，每一主动区域区16包括两个装置25(例如一对装置25)，其中每一装置共享中央源极/漏极区26。
实例沟道区27(图1、3、6及7)在半导电材料12中沿着沟槽侧壁21(图6及7)在一对源极/漏极区24、26下方且围绕沟槽基底23。沟道区27可为未掺杂的或可合适地掺杂有导电性增大的掺杂剂，所述导电性增大的掺杂剂很可能是源极/漏极区24、26中的相反导电性类型的掺杂剂，且例如在沟道中具有不超过1x 1017原子/cm3的最大浓度。当合适的电压被施加到存取线构造18的栅极材料22时，导电沟道在沟道区27内接近栅极绝缘体20形成(例如，沿着沟道电流流动管线/路径29[图7])，使得电流能够在个别主动区域区16内在存取线构造18下在一对源极/漏极区24与26之间流动。以图解方式展示了点刻法以指示主要导电性修改的掺杂剂浓度(无论类型如何)，其中较稠密点刻法指示较大掺杂剂浓度且较轻点刻法指示较低掺杂剂浓度。导电性修改的掺杂剂可以在且将很可能在如所展示的材料12的其它部分中。为方便起见，在材料12中仅展示了两个不同的点刻法密度，且可使用额外的掺杂剂浓度，并且在任何区中不需要恒定掺杂剂浓度。
水平间隔开的导电通孔33个别地直接电耦合到多个晶体管的所述对源极/漏极区中的一个(例如26)。实例导电通孔33通过中间材料(例如，当存在时，为材料38、32和/或46中的一或多个，其中材料38、32和46如下文所描述)相对于彼此(例如，如下文所述，纵向相对于其上的数字线39)间隔开，且包括导电材料(例如34和35)。在一个实施例中，导电通孔33的导电材料34/35包括上部导电材料35(例如金属材料)下方的下部导电掺杂的半导电材料34(例如，导电掺杂的多晶硅)，所述下部导电材料35具有与导电掺杂的半导电材料34的组成不同的组成。材料34和35的额外实例导电材料，且仅作为实例，包括金属氮化物(例如，TiN、TaN、WN、MoN)、金属碳氮化物(例如，TiCN、TaCN、WCN、MoCN)和元素形式金属(例如，Ti、Ta、W、Mo、Co、Cu、Ru、Be)，包括其组合、化合物和合金。
数字线39沿多个晶体管25的线直接电耦合到多个导电通孔33。数字线39包括直接抵靠着导电通孔33的导电材料34/35的传导材料42。实例数字线39包括数字线结构30的部分，所述数字线结构30的部分包括相对纵向绝缘侧面38(例如，二氧化硅和/或氮化硅)和绝缘盖50(例如，氮化硅和/或二氧化硅)。实例材料46在数字线39下方在紧密地纵向邻近的导电通孔33(图6)之间。下部绝缘材料48(例如，二氧化硅、氮化硅、二氧化铝、氧化铪等中的一或多个；例如，50到200埃的厚度)在材料46下方在紧密地纵向邻近的导电通孔33之间。材料46可为绝缘的、半导电的(例如，不充分掺杂为导电的材料)，或导电的或被消除，其中传导材料42向内延伸到下部绝缘材料48(未展示)。
数字线结构30的个别者具有传导材料(例如42)的纵向交替的较宽区和较窄区(例如，分别为55和57)。较宽区55直接在个别导电通孔33的顶部表面(例如58)上方且直接抵靠着所述顶部表面，且在顶部表面58处的水平横截面(例如，图5的横截面)中相对于所述水平横截面中的较窄区57更宽，其中较窄区57纵向地在较宽区55之间。
在一个实施例中，个别数字线39具有直接在导电通孔33上方的相对于沿相应个别数字线39纵向地在其间的更低的底部表面60。在一个实施例中，个别数字线39具有波状顶部表面62(图1、6和7)。在一个此实施例中，波状顶部表面62的最高部分63直接在较窄区57上方，且在一个此实施例中，最高部分63不直接在较宽区55上方。
导体通孔36横向地在数字线结构30之间且纵向地沿数字线结构30间隔开。导体通孔36的个别直接电耦合到多个晶体管的所述对源极/漏极区中的另一源极/漏极区(例如24)。多个存储元件(例如电容器85)直接电耦合到个别导体通孔36。为方便和清楚起见，组件33、30、36等展示为具有竖直侧壁，但这样可向内或向外逐渐变窄，从而移动到所描绘堆叠(未展示)中。
如本文中关于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示和描述的实施例中。
本发明的实施例涵盖可为或可不为或包括存储器电路的集成电路。根据本发明的集成电路包括衬底(例如，导电通孔33下方的材料12和14的那些部分)上方的水平间隔开的导电通孔(例如33)。多个导电线(例如39)个别地直接在纵向地沿相应个别导电线间隔开的多个导电通孔上方。导电线的个别具有纵向交替的较宽区(例如55)和较窄区(例如，57)。较宽区直接在导电通孔的个别的顶部表面(例如58)上方且直接抵靠着所述顶部表面，且在顶部表面处的水平横截面(例如，图5的横截面)中相对于所述水平横截面中的较窄区更宽，其中较窄区纵向地在较宽区之间。可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
本发明的实施例涵盖用于形成集成电路构造，例如包括DRAM、其它存储器和/或非存储器电路的方法。无论如何，本发明的方法方面可使用或具有在结构和/或装置实施例中的如本文中所描述的属性中的任一个。同样地，上文所描述的结构实施例可并入相对于方法实施例方面描述的属性中的任一个。
参考图8到24描述实例方法实施例和用于产生图1到7的构造8的实例此实施例。参考图8、9和10，这分别相对于图1、4和6的构造展示前趋构造，其中构造8已制造到包括阵列10内的材料32、34和35的点。开口56已形成到源极/漏极区26。此外，图8到10展示晶体管25的先前形成(在一个实施例中)，所述晶体管25个别地包括一对源极/漏极区24、26，在一对源极/漏极区24、26之间的沟道区27，以及以操作方式接近沟道区27的导电栅极(例如导电材料22)。此外，且在一个实施例中，已形成水平间隔开的导电通孔33，其个别地直接电耦合到多个晶体管25的所述对源极/漏极区中的一个(例如，源极/漏极区26)。
参考图11和12，导电通孔33已竖直地凹陷(例如，其导电材料35和通过化学刻蚀)以个别地具有低于横向包围材料(例如，32或46)的顶部表面的顶部表面58。
参考图13到15，已直接在竖直凹陷的导电通孔33上方且直接抵靠着所述导电通孔33形成传导材料42。传导材料42具有直接在竖直凹陷的导电通孔33上方相对于横向邻近的竖直凹陷的导电通孔33的较高顶部表面52更低的顶部表面51。已直接在传导材料42上方形成掩蔽材料50(例如，绝缘氮化硅或其它材料)。掩蔽材料50直接在较低顶部表面51上方相对于直接在与其横向邻近的较高顶部表面52上方(例如T2)竖直地更厚(例如T1)。可或可不至少部分地保持为完成电路构造的部分的掩蔽材料50可初始地沉积为不如此竖直地较厚和较薄，且可随后通过使掩蔽材料50经历平面化步骤(例如，机械抛光或化学机械抛光)来产生所描绘构造。
参考图16到19，已图案化掩蔽材料50和导电材料42(例如使用光刻图案化和使用掩蔽块59[例如光刻胶]的刻蚀)以形成个别导电线结构30，所述导电线结构30个别地直接在纵向地沿相应个别导电线结构30间隔开的多个竖直凹陷的导电通孔33上方。在一个实施例中，且由于或因为存在竖直较厚的掩蔽材料(例如T1)而产生的伪影，此情况形成个别导电线结构30以分别具有传导材料42的纵向交替的较宽区55和较窄区57。传导材料42的较宽区55直接在个别竖直凹陷的导电通孔33的较低顶部表面58上方且直接抵靠着所述较低顶部表面58，且在竖直凹陷的导电通孔的较低顶部表面58(例如，图18)处的水平横截面中相对于在所述水平横截面中的传导材料42的较窄区57更宽。传导材料42的较窄区57纵向地在传导材料42的较宽区55之间。图案化掩蔽材料50和传导材料42的此动作可在个别导电通孔33周围形成圆周空隙61。
参考图20到23，已形成绝缘间隔物38(因此，扩增数字线结构30的大小)，且介电材料40已沉积在其间。如所展示，绝缘间隔物38可填充圆周空隙61。图24展示此处穿到源极/漏极区24的开口41的后续形成。将进行后续处理以产生如图1到7中所展示的构造。举例来说，将在开口41中形成导体通孔36以个别地直接电耦合到所述对源极/漏极区的其它源极/漏极区24。将形成存储元件，例如电容器85，以直接电耦合到导体通孔36的个别。
可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
本发明的实施例涵盖用于形成可为或可不为或包括存储器电路的集成电路的方法。此方法包括在衬底(例如，导电通孔33下方的材料12和14的那些部分)上方形成水平间隔开的导电通孔(例如，33)。直接在导电通孔上方且直接抵靠着导电通孔形成传导材料(例如42)。图案化传导材料(不论材料50的存在)以形成个别导电线(例如39)，所述导电线个别地直接在纵向地沿相应个别导电线间隔开的多个导电通孔上方。所述图案化形成个别导电线以具有纵向交替的较宽区和较窄区(例如，分别为55、57)。较宽区直接在导电通孔的个别的顶部表面(例如58)上方且直接抵靠着所述顶部表面，且在顶部表面(例如图18的顶部表面)处的水平横截面中相对于所述水平横截面中的较窄区更宽。较窄区纵向地在较宽区之间。可使用如本文中关于其它实施例所展示和/或描述的任何其它属性或方面。
上述处理或构造可被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路作为完成构造的部分也可形成于任何位置，且在一些实施例中可以在阵列下面(例如，阵列下方的CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于在图中所展示或上文所描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，且不同堆叠/叠组可相对彼此具有相同厚度或不同厚度。居间结构可设置在紧密地竖直邻近的堆叠/叠组之间(例如，额外电路和/或介电层)。另外，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且依序地(例如，一个在另一个顶上)制造，或者两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入于电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
本文件中，除非另有指示，否则“竖向”、“较高”、“上部”、“较低”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在…下面”、“在…之下”、“向上”和“向下”通常参考竖直方向。“水平”是指沿着主衬底表面且可在制造期间相对于其处理衬底的大体方向(即，在10度内)，且竖直是大体与其正交的方向。提及“恰好水平”是指沿着主衬底表面(即，与所述表面不形成度数)且可在制造期间相对于其处理衬底的方向。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体上垂直方向，且独立于三维空间中衬底的定向。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，关于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“直接在…上方”、“直接在…下方”和“直接在…下面”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。另外，使用前面没有“直接”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“直接”的“下方”和“下面”仅要求在另一所陈述区域/材料/部件下方的所陈述区域/材料/部件的某一部分在另一所陈述区域/材料/部件的竖向内侧(即，与两个所陈述区域/材料/部件是否存在任何橫向重叠无关)。
本文中所描述的材料、区和结构中的任一个可为均匀的或非均匀的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多种实例组合物时，所述材料可包括此一或多种组合物、主要由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另行陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在所述材料或区不均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并不均匀的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文档中，当所陈述材料、区或结构相对于彼此存在至少某一物理接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“直接”的“上方”、“在……上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述的材料、区或结构相对彼此无物理触摸接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有介入的电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已或可沿着所述“行”和“列”形成。“行”及“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行及列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一个的组成可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
本文中，关于刻蚀(etch)、刻蚀(etching)、移除(removing)、移除(removal)、沉积、形成(forming)和/或形成(formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的速率相对于所作用的另一所陈述材料进行的这一动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成集成电路的方法包括在衬底上方形成水平间隔开的导电通孔。直接在导电通孔上方且直接抵靠着导电通孔形成传导材料。图案化传导材料以形成个别导电线，所述个别导电线个别地直接在纵向地沿相应个别导电线间隔开的多个导电通孔上方。所述图案化形成个别导电线以具有纵向交替的较宽区和较窄区。较宽区直接在导电通孔的个别的顶部表面上方且直接抵靠着所述顶部表面，且在顶部表面处的水平横截面中相对于所述水平横截面中的较窄区更宽。较窄区纵向地在较宽区之间。
在一些实施例中，一种用于形成存储器电路的方法包括形成晶体管，所述晶体管个别地包括一对源极/漏极区、在所述对源极/漏极区之间的沟道区，以及以操作方式接近沟道区的导电栅极。形成水平间隔开的导电通孔，其个别地直接电耦合到多个晶体管的所述对源极/漏极区中的一个。使导电通孔竖直地凹陷以个别地具有低于横向包围材料的顶部表面的顶部表面。直接在竖直凹陷的导电通孔上方且直接抵靠着所述导电通孔形成传导材料。传导材料具有直接在竖直凹陷的导电通孔上方相对于横向邻近的竖直凹陷的导电通孔的较高顶部表面更低的顶部表面。直接在传导材料上方形成掩蔽材料。掩蔽材料直接在较低顶部表面上方相对于直接在与其横向邻近的较高顶部表面上方竖直地更厚。图案化掩蔽材料和传导材料以形成个别导电线结构，所述个别导电线结构个别地直接在纵向地沿相应个别导电线结构间隔开的多个竖直凹陷的导电通孔上方。竖直较厚的掩蔽材料形成个别导电线结构以具有传导材料的纵向交替的较宽区和较窄区。传导材料的较宽区直接在竖直凹陷的导电通孔的个别的较低顶部表面上方且直接抵靠着所述较低顶部表面，且在竖直凹陷的导电通孔的较低顶部表面处的水平横截面中相对于在所述水平横截面中的传导材料的较窄区更宽。传导材料的较窄区纵向地在传导材料的较宽区之间。导体通孔横向地在数字线结构之间形成且纵向地沿数字线结构间隔开。导电通孔的个别直接电耦合到多个晶体管的所述对源极/漏极区中的另一源极/漏极区。形成多个存储元件，其个别地直接电耦合到导体通孔的个别。
在一些实施例中，集成电路包括衬底上方的水平间隔开的导电通孔。多个导电线个别地直接在纵向地沿相应个别导电线间隔开的多个导电通孔上方。导电线的个别具有纵向交替的较宽区和较窄区。较宽区直接在导电通孔的个别的顶部表面上方且直接抵靠着所述顶部表面，且在顶部表面处的水平横截面中相对于所述水平横截面中的较窄区更宽。较窄区纵向地在较宽区之间。
在一些实施例中，存储器电路包括衬底，所述衬底包括晶体管，所述晶体管个别地包括一对源极/漏极区、在所述对源极/漏极区之间的沟道区，以及以操作方式接近沟道区的导电栅极。水平间隔开的导电通孔个别地直接电耦合到多个晶体管的所述对源极/漏极区中的一个。数字线结构沿多个晶体管的线个别地直接电耦合到多个导电通孔。数字线结构的个别具有传导材料的纵向交替的较宽区和较窄区。较宽区直接在导电通孔的个别的顶部表面上方且直接抵靠着所述顶部表面，且在顶部表面处的水平横截面中相对于所述水平横截面中的较窄区更宽。较窄区纵向地在较宽区之间。导体通孔横向地在数字线结构之间且纵向地沿数字线结构间隔开。导电通孔的个别直接电耦合到多个晶体管的所述对源极/漏极区中的另一源极/漏极区。多个存储元件个别地直接电耦合到导体通孔的个别。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (29)

1.一种用于形成集成电路的方法，其包括：
在衬底上方形成水平间隔开的导电通孔；
直接在所述导电通孔上方且直接抵靠着所述导电通孔形成传导材料；
图案化所述传导材料以形成个别导电线，所述个别导电线个别地直接在纵向地沿所述相应个别导电线间隔开的多个所述导电通孔上方；以及
所述图案化形成所述个别导电线以具有纵向交替的较宽区和较窄区，所述较宽区直接在所述导电通孔的个别者的顶部表面上方且直接抵靠着所述顶部表面，且在所述顶部表面处的水平横截面中相对于所述水平横截面中的所述较窄区更宽，所述较窄区纵向地在所述较宽区之间。
2.根据权利要求1所述的方法，其包括在形成所述传导材料之前，使所述个别导电通孔竖直地凹陷以具有低于横向包围材料的顶部表面。
3.根据权利要求1所述的方法，其包括直接在所述传导材料上方形成掩蔽材料，所述掩蔽材料直接在所述个别导电通孔上方相对于直接在横向包围所述个别导电通孔的材料上方竖直地更厚。
4.根据权利要求3所述的方法，其中所述掩蔽材料中的至少一些保留在所述集成电路的完成构造中。
5.根据权利要求4所述的方法，其中所述至少一些材料为绝缘的。
6.根据权利要求1所述的方法，其中所述导电线为存储器电路的数字线。
7.根据权利要求6所述的方法，其包括形成个别地为所述存储器电路的存储器单元的至少部分的多个存储元件。
8.根据权利要求6所述的方法，其中所述存储器电路包括DRAM。
9.根据权利要求1所述的方法，其包括形成所述个别导电线以具有波状顶部表面。
10.根据权利要求9所述的方法，其中所述波状顶部表面的最高部分直接在所述较窄区上方。
11.根据权利要求10所述的方法，其中所述波状顶部表面的所述最高部分不直接在所述较宽区上方。
12.一种用于形成存储器电路的方法，其包括：
形成晶体管，其个别地包括：
一对源极/漏极区；
沟道区，其在所述对源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
形成水平间隔开的导电通孔，所述导电通孔个别地直接电耦合到多个所述晶体管的所述对源极/漏极区中的一个；
使所述导电通孔竖直地凹陷以个别地具有低于横向包围材料的顶部表面的顶部表面；
直接在竖直凹陷的导电通孔上方且直接抵靠着所述导电通孔形成传导材料，所述传导材料具有直接在所述竖直凹陷的导电通孔上方相对于横向邻近的所述竖直凹陷的导电通孔的较高顶部表面更低的顶部表面；
直接在所述传导材料上方形成掩蔽材料，所述掩蔽材料直接在较低顶部表面上方相对于直接在与其横向邻近的较高顶部表面上方竖直地更厚；
图案化所述掩蔽材料和所述传导材料以形成个别导电线结构，所述个别导电线结构个别地直接在纵向地沿所述相应个别导电线结构间隔开的多个所述竖直凹陷的导电通孔上方，竖直较厚的掩蔽材料形成所述个别导电线结构以具有所述传导材料的纵向交替的较宽区和较窄区，所述传导材料的所述较宽区直接在所述竖直凹陷的导电通孔的个别者的所述较低顶部表面上方且直接抵靠着所述较低顶部表面，且在所述竖直凹陷的导电通孔的较低顶部表面处的水平横截面中相对于所述水平横截面中的所述传导材料的所述较窄区更宽，所述传导材料的所述较窄区纵向地在所述传导材料的所述较宽区之间；
形成横向地在所述数字线结构之间且沿所述数字线结构纵向间隔开的导体通孔，所述导电通孔的个别者直接电耦合到所述多个晶体管的所述对源极/漏极区中的另一源极/漏极区；以及
形成个别地直接电耦合到所述导体通孔的个别者的多个存储元件。
13.根据权利要求12所述的方法，其中所述掩蔽材料中的至少一些保留在所述存储器电路的完成构造中。
14.根据权利要求13所述的方法，其中所述至少一些材料为绝缘的。
15.根据权利要求12所述的方法，其中所述存储器电路包括DRAM。
16.集成电路，其包括：
水平间隔开的导电通孔，其在衬底上方；
多个导电线，其个别地直接在纵向地沿所述相应个别导电线间隔开的多个所述导电通孔上方；以及
所述导电线的个别者，其具有纵向交替的较宽区和较窄区，所述较宽区直接在所述导电通孔的个别者的顶部表面上方且直接抵靠着所述顶部表面，且在所述顶部表面处的水平横截面中相对于所述水平横截面中的所述较窄区更宽，所述较窄区纵向地在所述较宽区之间。
17.根据权利要求16所述的集成电路，其中所述个别导电线具有直接在所述导电通孔上方的相对于沿所述相应个别导电线纵向地在其间的更低的底部表面。
18.根据权利要求16所述的集成电路，其中所述个别导电线具有波状顶部表面。
19.根据权利要求18所述的集成电路，其中所述波状顶部表面的最高部分直接在所述较窄区上方。
20.根据权利要求19所述的集成电路，其中所述波状顶部表面的所述最高部分不直接在所述较宽区上方。
21.根据权利要求16所述的集成电路，其中所述导电线为存储器电路的数字线。
22.根据权利要求21所述的集成电路，其包括个别地为所述存储器电路的存储器单元的至少部分的多个存储元件。
23.根据权利要求21所述的集成电路，其中所述存储器电路包括DRAM。
24.存储器电路，其包括：
衬底，其包括晶体管，所述晶体管个别地包括：
一对源极/漏极区；
沟道区，其在所述对源极/漏极区之间；以及
导电栅极，其以操作方式接近所述沟道区；
水平间隔开的导电通孔，其个别地直接电耦合到多个所述晶体管的所述对源极/漏极区中的一个；
数字线结构，其沿所述多个晶体管的线个别地直接电耦合到多个所述导电通孔；
所述数字线结构的个别者，其具有传导材料的纵向交替的较宽区和较窄区，所述较宽区直接在所述导电通孔的个别者的顶部表面上方且直接抵靠着所述顶部表面，且在所述顶部表面处的水平横截面中相对于所述水平横截面中的所述较窄区更宽，所述较窄区纵向地在所述较宽区之间；
导体通孔，其横向地在所述数字线结构之间且沿所述数字线结构纵向间隔开，所述导电通孔的个别者直接电耦合到所述多个晶体管的所述对源极/漏极区中的另一源极/漏极区；以及
多个存储元件，其个别地直接电耦合到所述导体通孔的个别者。
25.根据权利要求24所述的存储器电路，其中所述存储元件为电容器。
26.根据权利要求24所述的存储器电路，其包括DRAM。
27.根据权利要求24所述的存储器电路，其中所述个别数字线具有波状顶部表面。
28.根据权利要求27所述的存储器电路，其中所述波状顶部表面的最高部分直接在所述较窄区上方。
29.根据权利要求28所述的存储器电路，其中所述波状顶部表面的所述最高部分不直接在所述较宽区上方。
CN202111313549.2A 2021-02-03 2021-11-08 集成电路、存储器电路、用于形成集成电路及形成存储器电路的方法 Pending CN114863966A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/166,342 US11342336B1 (en) 2021-02-03 2021-02-03 Integrated circuitry, memory circuitry, method used in forming integrated circuitry, and method used in forming memory circuitry
US17/166,342 2021-02-03

Publications (1)

Publication Number Publication Date
CN114863966A true CN114863966A (zh) 2022-08-05

Family

ID=81656513

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111313549.2A Pending CN114863966A (zh) 2021-02-03 2021-11-08 集成电路、存储器电路、用于形成集成电路及形成存储器电路的方法

Country Status (2)

Country Link
US (2) US11342336B1 (zh)
CN (1) CN114863966A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230180467A1 (en) * 2021-12-02 2023-06-08 Micron Technology, Inc. Vertical access line in a folded digitline sense amplifier

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
TWI560886B (en) * 2014-09-25 2016-12-01 Inotera Memories Inc Non-floating vertical transistor structure and method for forming the same

Also Published As

Publication number Publication date
US20220246622A1 (en) 2022-08-04
US11342336B1 (en) 2022-05-24

Similar Documents

Publication Publication Date Title
US20200203357A1 (en) Array Of Capacitors, Array Of Memory Cells, Methods Of Forming An Array Of Capacitors, And Methods Of Forming An Array Of Memory Cells
US11233059B2 (en) Construction of integrated circuitry, DRAM circuitry, a method of forming a conductive line construction, a method of forming memory circuitry, and a method of forming DRAM circuitry
US11355531B1 (en) Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines
US11877438B2 (en) Array of memory cells
US11925031B2 (en) Arrays of capacitors and arrays of memory cells
CN114342065A (zh) 电容器阵列、存储器单元阵列、形成电容器阵列的方法以及形成存储器单元阵列的方法
US10770465B1 (en) Method used in forming integrated circuitry
US11659716B2 (en) Memory circuitry and methods of forming memory circuitry
CN112447716A (zh) 垂直晶体管阵列以及形成垂直晶体管阵列的方法
US20220246622A1 (en) Integrated Circuitry, Memory Circuitry, Method Used In Forming Integrated Circuitry, And Method Used In Forming Memory Circuitry
US11694932B2 (en) Array of vertical transistors, an array of memory cells comprising an array of vertical transistors, and a method used in forming an array of vertical transistors
US11683927B2 (en) Integrated circuitry, DRAM circuitry
US11411008B2 (en) Integrated circuity, dram circuitry, methods used in forming integrated circuitry, and methods used in forming DRAM circuitry
CN114334835A (zh) 集成电路、存储器电路、用于形成集成电路的方法以及用于形成存储器电路的方法
US11785762B2 (en) Memory circuitry and method used in forming memory circuitry
US20240172412A1 (en) Memory Circuitry And Methods Used In Forming Memory Circuitry

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination