CN113424320B - 存储器阵列及用以形成存储器阵列的方法 - Google Patents
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Abstract
本发明公开一种用于形成包括存储器单元串的存储器阵列的方法，其包括形成包括垂直交替绝缘层及字线层的堆叠。形成沿所述垂直交替层竖向延伸的第一电荷阻挡材料。所述第一电荷阻挡材料具有至少7.0的k且包括金属氧化物。在所述第一电荷阻挡材料的横向内形成第二电荷阻挡材料。所述第二电荷阻挡材料具有小于7.0的k。在所述第二电荷阻挡材料的横向内形成存储材料。在所述存储材料的横向内形成绝缘电荷通过材料。在所述绝缘电荷通过材料的横向内形成沿所述绝缘层及所述字线层竖向延伸的通道材料。本发明公开结构实施例。
Description
技术领域
本文中所公开的实施例涉及存储器阵列及用于形成存储器阵列的方法。
背景技术
存储器是一类型的集成电路系统且在计算机系统中用于存储数据。存储器可以个别存储器单元的一或多个阵列制造。可使用数字线(其还可指称位线、数据线或感测线)及存取线(其还可指称字线)写入到存储器单元或从存储器单元读取。感测线可沿阵列的列导电地互连存储器单元，且存取线可沿阵列的行导电地互连存储器单元。可通过感测线及存取线的组合唯一地寻址每一存储器单元。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在缺乏电源的情况下长时间存储数据。通常将非易失性存储器指定为具有至少约10年的保存时间的存储器。易失性存储器耗散且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保存时间。无论如何，存储器单元经配置以以至少两个不同可选状态保存或存储存储器。在二进制系统中，状态被视作“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储信息的两个以上电平或状态。
场效晶体管是可用于存储器单元中的电子组件类型。这些晶体管包括一对导电源极/漏极区，其之间具有半导电通道区。导电栅极相邻于通道区且与通道区间隔薄栅极绝缘体。将适合电压施加于栅极允许电流从源极/漏极区流动通过通道区而到另一源极/漏极区。当从栅极移除电压时，在很大程度上防止电流流动通过通道区。场效晶体管还可包含额外结构(例如可逆可编程电荷存储区)作为栅极绝缘体与导电栅极之间的栅极构造的部分。
快闪存储器是一类型的存储器且在现代计算机及装置中有很多使用。例如，现代个人计算机可使BIOS存储于快闪存储器芯片上。作为另一实例，对于计算机及其它装置来说，在固态硬盘中利用快闪存储器来替换常规固态驱动正变得越来越普遍。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够支持新通信协议(随着新通信协议变得标准化)且提供远程升级装置用于增强特征的能力。
附图说明
图1是根据本发明的实施例的过程中的衬底的一部分的图解横截面图。
图2到28是根据本发明的一些实施例的过程中的图1的构造的图解序列截面图及/或放大图。
具体实施方式
本发明的实施例涵盖用于形成晶体管阵列的方法及/或包括存储器单元串(例如NAND或其它存储器单元阵列，其具有阵列下外围控制电路系统(例如阵列下CMOS))的存储器。本发明的实施例涵盖所谓的“后栅极”或“替换栅极”处理、所谓的“先栅极”处理及与何时形成晶体管栅极无关的现存或将来开发的其它处理。本发明的实施例还涵盖与制造方法无关的晶体管及/或存储器单元(例如NAND或其它存储器单元)阵列。参考图1到28描述第一实例方法实施例，其可被视作“后栅极”或“替换栅极”过程。
图1展示形成竖向延伸晶体管及/或存储器单元(未展示)串的阵列12的方法中的构造10。构造10包括具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/隔绝(即，本文中为电性的)材料中的任何一或多者的基底衬底11。已在基底衬底11上方垂直形成各种材料。材料可在图1所描绘的材料旁边、竖向内或竖向外。例如，可在基底衬底11上方、基底衬底11周围或基底衬底11内的某处提供集成电路系统的其它部分或完全制造组件。用于操作竖向扩充存储器单元串的阵列(例如阵列12)内的组件的控制及/或其它外围电路系统还可被制造且可或可不完全或部分位于阵列或子阵列内。此外，还可独立、协力或否则相对彼此制造及操作多个子阵列。在本发明中，“子阵列”还可被视作阵列。
衬底/构造10包括导电层16。实例导电层16经展示为包括导电材料19(例如金属材料，例如WSix)上方的导电材料17(例如导电掺杂半导电材料，例如导电掺杂多晶硅)。导电层16可包括用于控制将形成于阵列12内的晶体管及/或存储器单元的读取及写入存取的控制电路系统(例如外围阵列下电路系统)的部分。
构造10包括位于导电层16上方的第一绝缘体层13、第一绝缘体层13上方的牺牲材料层14及牺牲材料层14上方的第二绝缘体层15。在一些实施例中，第一绝缘体层13包括绝缘金属氧化物31且第二绝缘体层15(如果存在)包括绝缘金属氧化物23，绝缘金属氧化物23可具有相同或不同于绝缘金属氧化物31的组成的组成。在本发明的上下文中，“绝缘金属氧化物”的“金属”是任何元素金属，其包含元素半金属(即，B、Si、Ge、As、Sb、Te、Po及At)的任何者。一些实例包含SiO2、Al2O3、HfO2、ZrO2、硅酸盐、铝酸盐、HfxZryOz及SixAlyOz。在一个实施例中，绝缘金属氧化物包括多个元素金属且在一个此实施例中，元素金属中的一者是Si。在一个实施例中，至少大部分绝缘金属氧化物是化学计量的，且在另一实施例中，至少大部分绝缘金属氧化物是非化学计量的。无论如何，绝缘金属氧化物可含有导电金属氧化物物种(例如RuO2、IrO2等等)，但在整体考虑时仍为整体绝缘(即，其在20℃具有不大于1×10-10西门子/cm的整体组成固有导电率)。牺牲材料层14包括可相对于第一绝缘体层13的材料31选择性蚀刻且相对于第二绝缘体层15的材料23选择性蚀刻的牺牲材料21。理想实例是氮化硅，但可使用包含金属材料的任何其它适合材料。导电掺杂半导电材料层27是在牺牲材料层14上方且包括导电掺杂半导电材料28(例如导电掺杂多晶硅)。
衬底构造10包括第二绝缘体层15(及导电掺杂半导电材料层27(如果存在))上方的堆叠18。堆叠18包括垂直交替绝缘层20及字线层22，其中导电掺杂半导电材料层27(如果存在)垂直介于第二绝缘体层15与绝缘层20的最低者之间。仅展示少数层20及22，其中堆叠18更可能包括数十个、100个或更多个等等层20及22。可或可不为外围及/或控制电路系统的部分的其它电路系统可介于导电层16与堆叠18之间。例如，此电路系统的导电材料及绝缘材料的多个垂直交替层可在字线层22的最低者下方及/或字线层22的最高者上方。无论如何，字线层22可不包括导电材料且绝缘层20可不包括绝缘材料或在处理的此点处不绝缘。实例字线层22包括可完全或部分牺牲的第一材料26(例如氮化硅)。实例绝缘层20包括具有不同于第一材料26的组成的组成且可完全或部分牺牲的第二材料24(例如二氧化硅)。堆叠18及层16、13、14、15及27可共同被视作一堆叠100。仅展示一个堆叠18及一个堆叠100，但一个以上堆叠18及/或一个以上堆叠100可在衬底11上方或衬底11下方的堆叠18及/或堆叠100上方或下方(未展示)。此外，可不存在层16、13、14、15及27中的一或多者。
参考图2及3，已形成(例如，通过干式各向异性蚀刻)进入交替层20及22的通道开口25。仅举例来说，通道开口25经展示为布置成每行四个开口25的交错行的群组或列。可使用任何替代现存或将来开发的布置及构造。实例通道开口25经展示为进入导电层16且在一个实施例中经展示为穿过材料17而停止于材料19上。
在个别通道开口中形成竖向延伸穿过绝缘层及字线层的晶体管通道材料，且可形成包括栅极区(例如控制栅极区)及横向(例如径向)介于栅极区与通道材料之间的存储器结构的阵列的个别存储器单元。形成包括电荷阻挡材料、存储材料(例如电荷存储材料)及绝缘电荷通过材料的存储器结构。个别存储器单元的存储材料(例如浮动栅极材料(例如掺杂或未掺杂硅)或电荷俘获材料(例如氮化硅、金属点等等))是竖向沿电荷阻挡区中的个别者。绝缘电荷通过材料(例如具有夹于两个绝缘体氧化物[例如二氧化硅]之间的含氮材料[例如氮化硅]的带隙工程结构)横向介于通道材料与存储材料之间。
参考图4到6且在一个实施例中，已在通道开口25内形成沿垂直交替层20及22竖向延伸的绝缘体材料53。在一个实施例中，通过原子层沉积形成绝缘体材料53且绝缘体材料53直接抵靠绝缘材料24，且在一个此实施例中，绝缘材料24及绝缘体材料53具有彼此相同组成(例如SiO2)。在一个实施例中，绝缘体材料53经形成为通道开口25内的衬层55且具有由底部59互连的侧壁58，底部59横向延伸于侧壁58之间。
已在通道开口25内形成在绝缘体材料53的横向内沿垂直交替层20及22竖向延伸的第一电荷阻挡材料54。第一电荷阻挡材料54具有至少7.0的介电常数k且包括金属氧化物。在一个实施例中，第一电荷阻挡材料54具有至少8.0且在一个此实施例中至少9.0的k。第一电荷阻挡材料54可或可不为化学计量的。在一个实施例中，第一电荷阻挡材料54包括绝缘金属氧化物，其包括Al、Hf、Zr、Ti、La、St、Ta及Dy中的至少一者。在一个实施例中，第一电荷阻挡材料54包括铝酸盐及硅酸盐中的至少一者。在一个实施例中，绝缘金属氧化物54包括多个元素金属且在一个实施例中包括Al2O3。在一个实施例中，第一电荷阻挡材料54经形成为具有由底部62互连的侧壁61的衬层60，底部横向延伸于侧壁61之间，其中底部62直接在绝缘体材料衬层55的底部59上方。
已在第一电荷阻挡材料54的横向内形成第二电荷阻挡材料30。第二电荷阻挡材料30具有小于7.0的k。第二电荷阻挡绝缘金属氧化物可含有具有至少7.0的k的物种，但在整体考虑时具有小于7.0的总k(即，其具有小于7.0的总组成固有k)。在一个实施例中，第二电荷阻挡材料30具有不大于5.0且在一个此实施例中不大于4.0的k。第二电荷阻挡材料30可或可不为化学计量的且在一个实施例中包括SiO2。在一个实施例中，第二电荷阻挡材料30经形成为沿垂直交替层20及22竖向延伸且在一个实施例中经形成为包括具有由底部66互连的侧壁64的衬层63，底部66横向延伸于侧壁64。
已在第二电荷阻挡材料30的横向内形成存储材料32。在一个实施例中，存储材料32沿垂直交替层20及22竖向延伸且在一个此实施例中包括具有由一底部69互连的侧壁68的衬层67，底部69横向延伸于侧壁68之间。
已在存储材料32的横向内形成绝缘电荷通过材料34。在一个实施例中，绝缘电荷通过材料34沿垂直交替层20及22竖向延伸且在一个此实施例中包括通道开口25内的衬层70，衬层70具有由底部72互连的侧壁71，底部72横向延伸于侧壁71之间。为清楚起见，图4中将材料53、54、30、32及34共同标示为材料37。
已在绝缘电荷通过材料34的横向内形成沿绝缘层20及字线层22竖向延伸的通道材料36。在一个实施例中，通道材料36经形成为具有由底部33互连的侧壁74的衬层73，底部33横向延伸于侧壁74之间。实例通道材料36包含适当掺杂结晶半导体材料，例如一或多个硅、锗及所谓的III/V族半导体材料(例如GaAs、InP、GaP及GaN)。
材料53、54、30、32、34及36可通过(例如)将其相应薄层沉积于堆叠18上方及个别通道开口25内且接着将此背面至少平坦化到堆叠18的最上表面来形成。可进行冲孔蚀刻(未展示)以从通道开口25的基底移除材料53、54、30、32、34及36的一或多者以暴露(未展示)导电层16。材料53、54、30、32、34及36中的每一者的实例厚度是25埃到100埃。通道开口25经展示为包括径向中心固体电介质材料38(例如旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅举例来说，通道开口25内的径向中心部分可包含(若干)空隙空间(未展示)及/或无固体材料(未展示)。无论如何且在所展示的实施例中，通道材料36已形成到导电层16中且其底部33无位置直接抵靠导电层16中的任何导电材料。
参考图7及8，已形成(例如通过各向异性蚀刻)穿过堆叠18而到牺牲材料层14的水平伸长沟槽40。在一个实施例中，水平伸长沟槽40具有第一绝缘体层13的底部41上方的相应底部39。在一个此实施例中，水平伸长沟槽40的底部39是在第一绝缘体层13的顶部42上方，且在此后实施例中，水平伸长沟槽40的底部39是在牺牲材料层14的顶部43下方。
参考图9且在一个实施例中，已在水平伸长沟槽40中形成牺牲侧壁衬里44(例如掺杂或未掺杂多晶硅)。此可具有相同于导电掺杂半导电材料层27的导电掺杂半导电材料28的组成的组成。例如，可提供此衬里44，其中材料26是牺牲的且包括相同于牺牲材料21(例如氮化硅)的组成的组成。此可经受冲孔蚀刻(例如所展示)以移除衬里44以跨沟槽40的底部39完全延伸以暴露牺牲材料层14的牺牲材料21。
参考图10及11(图11是图10的一部分的放大图)，已通过水平伸长沟槽40相对于第一绝缘体层13的材料31选择性及相对于第二绝缘体层15的材料23选择性蚀刻(例如，通过湿式蚀刻，例如使用H3PO4，其中牺牲材料包括氮化硅)牺牲材料21(未展示)。此已形成空隙空间35。可借此减小牺牲侧壁衬里44(如果存在)的厚度，例如所展示。
在一个实施例中，最终暴露牺牲材料层中的通道的横向外侧壁。仅举例来说，此相对于放大图12到15展示。参考图12，已蚀刻牺牲材料层14中的材料53及54以暴露材料30(例如，使用100:1[以体积计]稀释HF(其中材料53包括二氧化硅)且使用H3PO4(其中材料54包括Al2O3))。此可相对于牺牲材料层14向上及向下(未展示)蚀刻材料53及/或材料54。
参考图13，已蚀刻牺牲材料层14中的材料30以暴露材料32(例如，使用100:1[以体积计]稀释HF，其中材料30包括二氧化硅)。此可相对于牺牲材料层14向上及向下(未展示)蚀刻材料53、54及/或30。
图14展示蚀刻牺牲材料层14中的材料32以暴露材料34。此可相对于牺牲材料层14向上及向下(未展示)蚀刻材料53、54、30及/或32。例如，当材料32包括氮化硅时，可通过使用H3PO4或1000:1(以体积计)超稀HF来相对于材料34(其中材料34的至少一横向最外部分包括二氧化硅)选择性发生此蚀刻。
图15展示随后(例如)使用100:1稀释HF(如果材料34包括二氧化硅)及/或还使用(例如)H3PO4(如果材料34还包括氮化硅)来相对于通道材料36选择性刻蚀暴露材料34的实例。此导致牺牲材料层14中通道材料36的横向外侧壁45暴露。可向上及向下蚀刻材料53、54、30、32及/或34，如所展示。
参考图16到18(图16是图18的一部分的放大图)，已在沟槽40内及牺牲材料层14内形成导电材料46以导致形成导电结构51，导电结构51直接抵靠牺牲材料层14中的通道材料36的横向外侧壁45且将通道材料36直接电耦合到导电层16。在一个实施例中，导电结构51延伸穿过第一绝缘体层13。在一个实施例中，导电材料46具有相同于材料28及17(例如导电掺杂半导电材料，例如导电掺杂多晶硅)的一或两者的组成。在一个实施例中，此还可具有相同于牺牲侧壁衬里44(如果存在此牺牲侧壁衬里44)的组成。无论如何且在所展示的实施例中，导电结构51包括环47(图17)。此外且无论如何，且在所展示的实施例中，导电结构51可在导电掺杂半导电材料层27中横向介于(a)导电掺杂半导电材料层27中的通道材料36与(b)导电掺杂半导电材料层27的导电掺杂半导电材料28之间。在一个实施例中，导电掺杂半导电材料28中的导电率增大掺杂剂通过导电结构51横向扩散(例如，通过专用退火步骤或仅通过过程中的固有热处理)到通道材料36中且向上到通道材料36中，通道材料36位于导电掺杂半导电材料层27上方(且可能在下方)。在一个此实施例中，导电结构51包括导电掺杂半导电材料(例如46)，其在此扩散动作之前及此扩散动作之后包括导电率增大掺杂剂。
参考图19，已通过沟槽40将导电材料46(未展示)及牺牲侧壁衬里44(未展示)(如果存在)至少移除到导电掺杂半导电材料层27(如果存在)下方，例如所展示。
参考图20及21，已相对于第二材料24及绝缘体材料53选择性蚀刻字线层22的第一材料26(未展示)(例如，使用液体或蒸汽H3PO4或1000:1(以体积计)超稀HF作为主要蚀刻剂，其中材料26是氮化硅且材料24及53是二氧化硅)。
参考图22，已移除字线层22中的绝缘体材料53以暴露第一电荷阻挡材料54的横向外侧壁75(例如，使用100:1[以体积计]稀释HF，其中材料53包括二氧化硅)。
参考图23及24，已通过沟槽40且直接抵靠第一电荷阻挡材料54的暴露横向外侧壁75形成进入字线层22的导电材料48。但在实例实施例中，导电材料48包括第一沉积保形氮化钛衬里(未展示)，接着沉积另一组成的金属材料(例如元素钨)。
参考图25到27，已从个别沟槽40移除导电材料48。此导致形成字线29及个别晶体管及/或存储器单元56的竖向延伸串49。晶体管及/或存储器单元56的大致位置在图27中用括号指示且一些在图25及26中用虚线框指示，其中晶体管及/或存储器单元56在所描绘的实例中基本上呈环状或环形。导电材料48可被视作具有对应于个别晶体管及/或存储器单元56的控制栅极区52的端子端50(图27)。在所描绘的实施例中，控制栅极区52包括个别字线29的个别部分。材料54、30、32及34可被视作横向介于控制栅极区52与通道材料36之间的存储器结构65。
电荷阻挡材料54及30介于存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式中，电荷阻挡件可防止电荷载子从存储材料(例如浮动栅极材料、电荷俘获材料等等)外传向控制栅极，且在擦除模式中，电荷阻挡件可防止电荷载子从控制栅极流入到存储材料中。因此，电荷阻挡件可用于阻止电荷在个别存储器单元的控制栅极区与存储材料之间迁移。
参考图28，已在个别沟槽40中形成材料57(电介质及/或含硅，例如未掺杂多晶硅)。
在一个实施例中且如上文所描述，字线层22包括牺牲材料26(图19)且方法包括在形成导电结构51之后用导电字线材料48(图23及24)替换字线层22的牺牲材料26。在其中在沟槽40中形成牺牲侧壁衬里44的一个此实施例中，在蚀刻牺牲材料层14中的牺牲材料21之后移除牺牲侧壁衬里44，且在一个此实施例中，在形成导电结构51之后移除牺牲侧壁衬里44。
可相对于上述实施例使用本文相对于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
上述实例处理展示在形成通道材料36之后在字线层22中形成个别字线29的导电材料48。替代地且仅举例来说，可在形成第一电荷阻挡材料之前形成字线层中的个别字线的导电材料。
本发明的实施例包含在通道开口25内循序形成沿垂直交替层20及22竖向延伸的衬层，其中此类衬层个别具有由底部互连的侧壁，底部横向延伸于侧壁之间。此类衬层包括具有至少7.0的k的第一电荷阻挡材料54的第一衬层60。具有小于7.0的k的第二电荷阻挡材料30的第二衬层(例如63)使其底部(例如66)直接在第一衬层的底部(例如62)上方。存储材料(例如32)的第三衬层(例如67)包括直接在第二衬层的底部上方的底部(例如69)。绝缘电荷通过材料(例如34)的第四衬层(例如73)具有直接在第三衬层的底部上方的底部(例如72)。通道材料(例如36)形成于通道开口内以沿垂直交替层竖向延伸。通道材料直接在第四衬层的底部上方且在每一处与导电层(例如16)中的导体材料(例如17、19)间隔。形成将通道材料直接电耦合到导电层中的导体材料的导电结构(例如51)。在一个此实施例中，导电结构直接抵靠导电层与堆叠(例如18)之间的层(例如14)中的通道材料的横向外侧壁(例如45)。可相对于上述实施例使用本文相对于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有本文方法实施例中所描述的属性的任何者。同样地，上述方法实施例可并入及形成相对于装置实施例所描述的属性的任何者。
在一个实施例中，存储器阵列(例如12)包括存储器单元(例如56)串(例如49)。此阵列包括垂直堆叠(例如18)，其包括垂直交替绝缘层(例如20)及字线层(例如22)。字线层包括个别存储器单元的栅极区(例如52)。栅极区中的个别者包括字线层中的个别者中的字线(例如29)的部分。通道材料(例如36)沿绝缘层及字线层竖向延伸。个别存储器单元构成横向介于个别栅极区与通道材料之间的存储器结构(例如65)。存储器结构包括沿垂直交替层竖向延伸的第一电荷阻挡材料(例如54)。第一电荷阻挡材料直接抵靠个别栅极区，包括金属氧化物，且具有至少7.0的k。第二电荷阻挡材料(例如30)是在第一电荷阻挡材料的横向内。第二电荷阻挡材料具有小于7.0的k。存储材料(例如32)是在第二电荷阻挡材料的横向内。绝缘电荷通过材料(例如34)是在存储材料的横向内。在一个实施例中，存储器阵列包括NAND。可相对于上述实施例使用本文相对于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
在一个实施例中，存储器阵列(例如12)包括存储器单元(例如56)串(例如49)。此阵列包括衬底(例如10)，其包括导电层(例如16)。垂直堆叠包括导电层上方的垂直交替绝缘层(例如20)及字线层(例如22)。字线层包括个别存储器单元的栅极区(例如52)。栅极区中的个别者包括字线层中的个别者中的字线(例如29)的部分。通道材料(例如36)沿绝缘层及字线层竖向延伸且在每一处与导电层中的导体材料(例如17、19)间隔。个别存储器单元构成横向介于个别栅极区与通道材料之间的存储器结构(例如65)。存储器结构包括沿垂直交替层竖向延伸的第一电荷阻挡材料(例如54)。第一电荷阻挡材料直接抵靠个别栅极区，包括金属氧化物，且具有至少7.0的k。第二电荷阻挡材料(例如30)是在第一电荷阻挡材料的横向内。第二电荷阻挡材料具有小于7.0的k。存储材料(例如32)是在第二电荷阻挡材料的横向内。绝缘电荷通过材料(例如34)是在存储材料的横向内。导电结构(例如51)将通道材料直接电耦合到导电层。可相对于上述实施例使用本文相对于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
(若干)上述处理或构造可被视作相对于组件阵列，其在下伏基底衬底上方或作为下伏基底衬底的部分形成为此类组件的单个堆叠或单个层板或形成于此类组件的单个堆叠或单个层板内(但单个堆叠/层板可具有多个层)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路系统还可在每一处形成为完成构造的部分，且在一些实施例中，可在阵列底下(例如阵列下CMOS)。无论如何，可在图中所展示或上文所描述的上方及/或下方提供或制造一或多个另外此类堆叠/层板。此外，组件的(若干)阵列可在不同堆叠/层板中相对于彼此相同或不同。可在直接垂直相邻堆叠/层板之间提供介入结构(例如额外电路系统及/或电介质层)。此外，不同堆叠/层板可相对于彼此电耦合。可单独及循序制造多个堆叠/层板(例如彼此上下叠置)，或可基本上同时制造两个或更多个堆叠/层板。
上文所论述的组合件及结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于(例如)存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为各种系统的任何者，例如(例如)相机、无线装置、显示器、芯片组、视频转换器、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等等。
在本发明中，除非另有指示，否则“竖向”、“较高”、“上”、“下”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“底下”、“下面”、“向上”及“向下”一般参考垂直方向。“水平”是指沿主衬底表面的大体方向(即，在10度内)且可相对于制造期间处理衬底的方向，而“垂直”是大体上正交于其的方向。参考“完全水平”是指沿主衬底表面的方向(即，与主衬底表面无度数偏差)且可相对于制造期间处理衬底的方向。此外，本文中所使用的“垂直”及“水平”是相对于彼此大体垂直的方向且与衬底在三维空间中的定向无关。另外，“竖向延伸(elevationally-extending)”及“竖向延伸(extend(ing)elevationally)”是指从完全水平偏离至少45°角的方向。此外，相对于场效晶体管“竖向延伸(extend(ing)elevationally)”、“竖向延伸(elevationally-extending)”、“水平延伸(extend(ing)horizontally)”、“水平延伸(horizontally-extending)”及其类似者是参考晶体管的通道长度的定向，电流在操作中沿所述定向流动于源极/漏极区之间。针对双极结晶体管，“竖向延伸(extend(ing)elevationally)”、“竖向延伸(elevationally-extending)”、“水平延伸(extend(ing)horizontally)”、“水平延伸(horizontally-extending)”及其类似者是参考基极长度的定向，电流在操作中流动于射极与集极之间。在一些实施例中，竖向延伸的任何组件、特征及/或区垂直或在垂直的10°内延伸。
此外，“直接在...上方”、“直接在...下方”及“直接在...底下”要求两个所述区/材料/组件相对于彼此至少部分横向重叠(即，水平)。此外，前面无“直接”的“在...上方”的使用仅要求另一区/材料/组件上方的所述区/材料/组件的一些部分是在另一区/材料/组件的竖向外(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。类似地，前面无“直接”的“在...下方”及“在...底下”的使用仅要求另一区/材料/组件下方/底下的所述区/材料/组件的一些部分是在另一区/材料/组件的竖向内(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区及结构的任何者可为均质或非均质的，且无论如何，可在此上覆的任何材料上方连续或不连续。当提供任何材料的一或多个实例组成时，所述材料可包括此一或多个组成，基本上由此一或多个组成组成，或由此一或多个组成组成。此外，除非另有说明，否则可使用任何适合现存或将来开发的技术来形成每一材料，例如原子层沉积、化学汽相沉积、物理汽相沉积、外延生长、扩散掺杂及离子植入。
另外，“厚度”本身(前面无定向形容词)经界定为从不同组成的直接相邻材料或直接相邻区的最靠近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定厚度或可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且归因于厚度可变，此材料或区将具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组成”仅要求可彼此直接抵靠的两个所述材料或区的部分是化学及/或物理不同，例如，如果此类材料或区不同质。如果两个所述材料或区彼此不直接抵靠，那么“不同组成”仅要求彼此最靠近的两个所述材料或区的部分化学及/或物理不同，如果此类材料或区不同质。在本发明中，当材料、区或结构相对于另一材料、区或结构至少部分物理触碰接触时，所述材料、区或结构彼此“直接抵靠”。相比而言，前面无“直接”的“在...上方”、“在...上”、“相邻于...”、“沿...”及“抵靠...”涵盖“直接抵靠...”及其中(若干)介入材料、区或结构导致所述材料、区或结构相对于彼此无物理接触的构造。
在本文中，如果在正常操作中电流能够从一区-材料-组件连续流动至另一区-材料-组件且此主要通过在产生足够亚原子正及/或负电荷时移动此类电荷来完成，那么区-材料-组件相对于彼此“电耦合”。另一电子组件可介于区-材料-组件之间且电耦合到区-材料-组件。相比而言，当区-材料-组件指称“直接电耦合”时，直接电耦合的区-材料-组件之间无介入电子组件(例如无二极管、晶体管、电阻器、传感器、开关、保险丝等等)。
本文中的导电/导体/传导材料的任何者的组成可为金属材料及/或导电掺杂半导电/半导体/半传导材料。“金属材料”是元素金属、两个或两个以上元素金属的任何混合物或合金及任何一或多个导电金属化合物的任何一者或组合。
在本文中，关于蚀刻(etch)、蚀刻(etching)、移除(removing)、移除(removal)、沉积、形成及/或形成(formation)的“选择性”是依至少2:1的体积比作用的所述材料相对于另一(些)所述材料的动作。此外，选择性沉积、选择性生长或选择性形成是使材料依至少2:1的体积比相对于另一所述材料沉积、生长或形成以达到至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中所使用的“或”涵盖两者中的任一者或两者。
结论
在一些实施例中，一种用于形成存储器阵列(其包括存储器单元串)的方法包括形成包括垂直交替绝缘层及字线层的堆叠。形成沿所述垂直交替层竖向延伸的第一电荷阻挡材料。所述第一电荷阻挡材料具有至少7.0的k且包括金属氧化物。在所述第一电荷阻挡材料的横向内形成第二电荷阻挡材料。所述第二电荷阻挡材料具有小于7.0的k。在所述第二电荷阻挡材料的横向内形成存储材料。在所述存储材料的横向内形成绝缘电荷通过材料。在所述绝缘电荷通过材料的横向内形成沿所述绝缘层及所述字线层竖向延伸的通道材料。
在一些实施例中，一种用于形成存储器阵列(其包括存储器单元串)的方法包括形成包括垂直交替绝缘层及字线层的堆叠。所述字线层包括牺牲材料。形成穿过所述绝缘层及字线层的通道开口。在所述通道开口内形成沿所述垂直交替层竖向延伸的绝缘体材料。在所述通道开口内形成在所述绝缘体材料的横向内沿所述垂直交替层竖向延伸的第一电荷阻挡材料。所述第一电荷阻挡材料具有至少7.0的k且包括金属氧化物。在所述通道开口内形成在所述第一电荷阻挡材料的横向内沿所述垂直交替层竖向延伸的第二电荷阻挡材料。所述第二电荷阻挡材料具有小于7.0的k。在所述通道开口内形成在所述第二电荷阻挡材料的横向内沿所述垂直交替层竖向延伸的存储材料。在所述通道开口内形成在所述存储材料的横向内沿所述垂直交替层竖向延伸的绝缘电荷通过材料。在所述通道开口内形成在所述绝缘电荷通过材料的横向内沿所述垂直交替层竖向延伸的通道材料。在形成所述通道材料之后，相对于所述字线层中的所述绝缘体材料选择性从所述字线层移除所述牺牲材料。在移除所述牺牲材料之后，移除所述字线层中的所述绝缘体材料以暴露所述第一电荷阻挡材料的横向外侧壁。在所述字线层中形成直接抵靠所述第一电荷阻挡材料的所述暴露横向外侧壁的导电字线材料。
在一些实施例中，一种用于形成存储器阵列(其包括存储器单元串)的方法包括形成导电层。在所述导电层上方形成包括垂直交替绝缘层及字线层的堆叠。形成穿过所述绝缘层及字线层的通道开口。在所述通道开口内循序形成沿所述垂直交替层竖向延伸的衬层。所述衬层个别具有由底部互连的侧壁，所述底部横向延伸于所述侧壁之间。所述衬层包括具有至少7.0的k的第一电荷阻挡材料的第一衬层及具有小于7.0的k的第二电荷阻挡材料的第二衬层。所述第二衬层的所述底部直接在所述第一衬层的所述底部上方。存储材料的第三衬层具有直接在所述第二衬层的所述底部上方的底部。绝缘电荷通过材料的第四衬层具有直接在所述第三衬层的所述底部上方的底部。在所述通道开口内形成沿所述垂直交替层竖向延伸的通道材料。所述通道材料直接在所述第四衬层的所述底部上方且在每一处与所述导电层中的导体材料间隔。形成将所述通道材料直接电耦合到所述导电层中的所述导体材料的导电结构。
在一些实施例中，一种存储器阵列(其包括存储器单元串)包括垂直堆叠，其包括垂直交替绝缘层及字线层。所述字线层包括个别存储器单元的栅极区。所述栅极区的个别者包括所述字线层的个别者中的字线的部分。通道材料沿所述绝缘层及所述字线层竖向延伸。所述个别存储器单元构成横向介于所述个别栅极区与所述通道材料之间的存储器结构。所述存储器结构包括沿所述垂直交替层竖向延伸的第一电荷阻挡材料。所述第一电荷阻挡材料直接抵靠所述个别栅极区且包括具有至少7.0的k的金属氧化物。第二电荷阻挡材料是在所述第一电荷阻挡材料的横向内。所述第二电荷阻挡材料具有小于7.0的k。存储材料是在所述第二电荷阻挡材料的横向内。绝缘电荷通过材料是在所述存储材料的横向内。
在一些实施例中，一种存储器阵列(其包括存储器单元串)包括衬底，其包括导电层。垂直堆叠包括所述导电层上方的垂直交替绝缘层及字线层。所述字线层包括个别存储器单元的栅极区。所述栅极区的个别者包括所述字线层的个别者中的字线的部分。通道材料沿所述绝缘层及所述字线层竖向延伸且在每一处与所述导电层中的导体材料间隔。所述个别存储器单元构成横向介于所述个别栅极区与所述通道材料之间的存储器结构。所述存储器结构包括沿所述垂直交替层竖向延伸的第一电荷阻挡材料。所述第一电荷阻挡材料直接抵靠所述个别栅极区且包括具有至少7.0的k的金属氧化物。第二电荷阻挡材料是在所述第一电荷阻挡材料的横向内。所述第二电荷阻挡材料具有小于7.0的k。存储材料是在所述第二电荷阻挡材料的横向内。绝缘电荷通过材料是在所述存储材料的横向内。导电结构将所述通道材料直接电耦合到所述导电层。
Claims (34)
1.一种用于形成存储器阵列的方法，所述存储器阵列包括存储器单元串，所述方法包括：
形成包括垂直交替绝缘层及字线层的垂直堆叠；
形成沿所述垂直堆叠竖向延伸的第一电荷阻挡材料，所述第一电荷阻挡材料具有至少7.0的介电常数k且包括金属氧化物；
在所述第一电荷阻挡材料的横向内形成第二电荷阻挡材料，所述第二电荷阻挡材料具有小于7.0的介电常数k；
在所述第二电荷阻挡材料的横向内形成存储材料；
在所述存储材料的横向内形成绝缘电荷通过材料；
在所述绝缘电荷通过材料的横向内形成沿所述绝缘层及所述字线层竖向延伸的通道材料；
在所述字线层中形成个别字线的导电材料；
在形成所述第一电荷阻挡材料之前形成沿所述垂直堆叠竖向延伸的绝缘体材料；及
在形成所述导电材料之前移除所述字线层内的所述绝缘体材料以暴露所述第一电荷阻挡材料的横向外侧壁，在所述字线层中形成直接抵靠所述第一电荷阻挡材料的所述暴露横向外侧壁的所述导电材料。
2.根据权利要求1所述的方法，其中所述第一电荷阻挡材料具有至少8.0的k且所述第二电荷阻挡材料具有不大于5.0的k。
3.根据权利要求2所述的方法，其中所述第一电荷阻挡材料具有至少9.0的k且所述第二电荷阻挡材料具有不大于4.0的k。
4.根据权利要求1所述的方法，其中所述第一电荷阻挡材料包括绝缘金属氧化物，所述绝缘金属氧化物包括Al、Hf、Zr、Ti、La、Sc、Ta及Dy中的至少一者。
5.根据权利要求4所述的方法，其中所述第一电荷阻挡材料包括铝酸盐及硅酸盐中的至少一者。
6.根据权利要求4所述的方法，其中所述绝缘金属氧化物包括多个元素金属。
7.根据权利要求4所述的方法，其中所述绝缘金属氧化物包括Al2O3。
8.根据权利要求1所述的方法，其中所述第二电荷阻挡材料包括SiO2。
9.根据权利要求1所述的方法，其包括在形成所述通道材料之后在所述字线层中形成所述个别字线的所述导电材料。
10.根据权利要求1所述的方法，其包括通过原子层沉积且直接抵靠所述绝缘层的绝缘材料形成所述绝缘体材料。
11.根据权利要求10所述的方法，其中所述绝缘材料及所述绝缘体材料相对于彼此具有相同组成。
12.根据权利要求1所述的方法，其包括在形成所述第一电荷阻挡材料之前在所述字线层中形成所述个别字线的所述导电材料。
13.根据权利要求1所述的方法，其包括形成沿所述垂直堆叠竖向延伸的所述第二电荷阻挡材料、所述存储材料及所述绝缘电荷通过材料中的每一者。
14.根据权利要求1所述的方法，其包括在阵列电路系统下形成CMOS。
15.一种用于形成存储器阵列的方法，所述存储器阵列包括存储器单元串，所述方法包括：
形成包括垂直交替绝缘层及字线层的垂直堆叠，所述字线层包括牺牲材料；
形成穿过所述绝缘层及字线层的通道开口；
在所述通道开口内形成沿所述垂直堆叠竖向延伸的绝缘体材料；
在所述通道开口内形成在所述绝缘体材料的横向内沿所述垂直堆叠竖向延伸的第一电荷阻挡材料，所述第一电荷阻挡材料具有至少7.0的介电常数k且包括金属氧化物；
在所述通道开口内形成在所述第一电荷阻挡材料的横向内沿所述垂直堆叠竖向延伸的第二电荷阻挡材料，所述第二电荷阻挡材料具有小于7.0的介电常数k；
在所述通道开口内形成在所述第二电荷阻挡材料的横向内沿所述垂直堆叠竖向延伸的存储材料；
在所述通道开口内形成在所述存储材料的横向内沿所述垂直堆叠竖向延伸的绝缘电荷通过材料；
在所述通道开口内形成在所述绝缘电荷通过材料的横向内沿所述垂直堆叠竖向延伸的通道材料；
在形成所述通道材料之后，相对于所述字线层中的所述绝缘体材料选择性从所述字线层移除所述牺牲材料；
在移除所述牺牲材料之后，移除所述字线层中的所述绝缘体材料以暴露所述第一电荷阻挡材料的横向外侧壁；及
在所述字线层中形成直接抵靠所述第一电荷阻挡材料的所述暴露横向外侧壁的导电字线材料。
16.根据权利要求15所述的方法，其中所述第一电荷阻挡材料包括Al2O3且所述第二电荷阻挡材料包括SiO2。
17.根据权利要求16所述的方法，其中所述绝缘体材料包括SiO2。
18.根据权利要求15所述的方法，其中所述牺牲材料包括Si3N4且所述绝缘体材料包括SiO2，所述牺牲材料的所述移除包括使用H3PO4蚀刻，所述绝缘体材料的所述移除包括使用HF蚀刻。
19.一种用于形成存储器阵列的方法，所述存储器阵列包括存储器单元串，所述方法包括：
形成导电层；
在所述导电层上方形成包括垂直交替绝缘层及字线层的垂直堆叠；
形成穿过所述绝缘层及字线层的通道开口；
在所述通道开口内循序形成沿所述垂直堆叠竖向延伸的衬层，所述衬层个别具有由底部互连的侧壁，所述底部横向延伸于所述侧壁之间，所述衬层包括：
第一电荷阻挡材料的第一衬层，其具有至少7.0的介电常数k；
第二电荷阻挡材料的第二衬层，其具有小于7.0的介电常数k，所述第二衬层的所述底部直接在所述第一衬层的所述底部上方；
存储材料的第三衬层，其所述底部直接在所述第二衬层的所述底部上方；及
绝缘电荷通过材料的第四衬层，其所述底部直接在所述第三衬层的所述底部上方；
在所述通道开口内形成沿所述垂直堆叠竖向延伸的通道材料，所述通道材料直接在所述第四衬层的所述底部上方且在每一处与所述导电层中的导体材料间隔；
形成将所述通道材料直接电耦合到所述导电层中的所述导体材料的导电结构；及
包括在形成所述第一衬层之前在所述通道开口中形成沿所述垂直堆叠竖向延伸的绝缘体材料衬层，所述绝缘体材料衬层具有由底部互连的侧壁，所述底部横向延伸于所述侧壁之间，所述第一衬层的所述底部直接在所述绝缘体材料衬层的所述底部上方。
20.根据权利要求19所述的方法，其中形成包括衬层的所述通道材料，所述衬层具有由底部互连的侧壁，所述底部横向延伸于所述侧壁之间，所述通道材料的所述底部直接在所述第四衬层的所述底部上方。
21.根据权利要求19所述的方法，其包括在所述导电层与所述垂直堆叠之间的层中形成直接抵靠所述通道材料的横向外侧壁的所述导电结构。
22.一种存储器阵列，其包括存储器单元串，所述存储器阵列包括：
控制电路区；
垂直堆叠，其包括垂直交替绝缘层及字线层，所述字线层包括个别存储器单元的栅极区，所述栅极区中的个别者包括所述字线层中的个别者中的字线的部分并进入所述控制电路区；
通道材料，其沿所述绝缘层及所述字线层竖向延伸；
所述个别存储器单元构成横向介于所述个别栅极区与所述通道材料之间的存储器结构，所述存储器结构包括：
绝缘体材料，其沿所述垂直堆叠竖向延伸；
第一电荷阻挡材料，其在所述绝缘体材料的横向内且沿所述垂直堆叠竖向延伸；所述第一电荷阻挡材料直接抵靠所述个别栅极区，包括金属氧化物，且具有至少7.0的介电常数k；
第二电荷阻挡材料，其在所述第一电荷阻挡材料的横向内，所述第二电荷阻挡材料具有小于7.0的介电常数k；
存储材料，其在所述第二电荷阻挡材料的横向内；及
绝缘电荷通过材料，其在所述存储材料的横向内；
其中所述存储材料沿所述通道材料的整个高度沿着所述垂直堆叠延伸并进入所述控制电路区；且
其中所述绝缘体材料具有由底部互连的侧壁，所述底部横向延伸于所述侧壁之间，所述第一电荷阻挡材料的所述底部直接在所述绝缘体材料的所述底部上方。
23.根据权利要求22所述的存储器阵列，其包括NAND。
24.根据权利要求22所述的存储器阵列，其包括阵列下CMOS电路系统。
25.根据权利要求22所述的存储器阵列，其中所述第一电荷阻挡材料具有至少8.0的k且所述第二电荷阻挡材料具有不大于5.0的k。
26.根据权利要求24所述的存储器阵列，其中所述第一电荷阻挡材料具有至少9.0的k且所述第二电荷阻挡材料具有不大于4.0的k。
27.根据权利要求22所述的存储器阵列，其中所述第一电荷阻挡材料包括绝缘金属氧化物，所述绝缘金属氧化物包括Al、Hf、Zr、Ti、La、Sc、Ta及Dy中的至少一者。
28.根据权利要求26所述的存储器阵列，其中所述第一电荷阻挡材料包括铝酸盐及硅酸盐中的至少一者。
29.根据权利要求27所述的存储器阵列，其中所述绝缘金属氧化物包括多个元素金属。
30.根据权利要求27所述的存储器阵列，其中所述绝缘金属氧化物包括Al2O3。
31.根据权利要求22所述的存储器阵列，其中所述第二电荷阻挡材料包括SiO2。
32.根据权利要求22所述的存储器阵列，其中所述第二电荷阻挡材料直接抵靠所述第一电荷阻挡材料，所述存储材料直接抵靠所述第二电荷阻挡材料，且所述绝缘电荷通过材料直接抵靠所述存储材料。
33.一种存储器阵列，其包括存储器单元串，所述存储器阵列包括：
衬底，其包括导电层；
垂直堆叠，其包括所述导电层上方的垂直交替绝缘层及字线层，所述字线层包括个别存储器单元的栅极区，所述栅极区中的个别者包括所述字线层中的个别者中的字线的部分；
绝缘体材料，其沿所述垂直堆叠竖向延伸，且具有由底部互连的侧壁，所述底部横向延伸于所述侧壁之间；
通道材料，其沿所述绝缘层及所述字线层竖向延伸且在每一处与所述导电层中的导体材料间隔；
所述个别存储器单元构成横向介于所述个别栅极区与所述通道材料之间的存储器结构，所述存储器结构包括：
第一电荷阻挡材料，其在所述绝缘体材料的横向内且沿所述垂直堆叠竖向延伸，所述第一电荷阻挡材料的底部直接在所述绝缘体材料的所述底部上方；所述
第一电荷阻挡材料直接抵靠所述个别栅极区，包括金属氧化物，且具有至少7.0的介电常数k；
第二电荷阻挡材料，其在所述第一电荷阻挡材料的横向内，所述第二电荷阻挡材料具有小于7.0的介电常数k；
存储材料，其在所述第二电荷阻挡材料的横向内；及
绝缘电荷通过材料，其在所述存储材料的横向内；及
导电结构，其将所述通道材料直接电耦合到所述导电层。
34.根据权利要求33所述的存储器阵列，其中所述导电结构直接抵靠在所述导电层与所述垂直堆叠之间的层中的所述通道材料的横向外侧壁。
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