KR20210116666A - 메모리 어레이 및 메모리 어레이 형성에 사용되는 방법 - Google Patents

메모리 어레이 및 메모리 어레이 형성에 사용되는 방법 Download PDF

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Abstract

메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법은 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 스택을 형성하는 단계를 포함한다. 제1 전하 차단 재료는 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 형성된다. 제1 전하 차단 재료는 적어도 7.0의 k를 갖고 금속 산화물을 포함한다. 제2 전하 차단 재료는 제1 전하 차단 재료의 측방향 내측에 형성된다. 제2 전하 차단 재료는 7.0 미만의 k를 갖는다. 저장 재료는 제2 전하 차단 재료의 측방향 내측에 형성된다. 절연성 전하 통로 재료는 저장 재료의 측방향 내측에 형성된다. 채널 재료는 절연성 전하 통로 재료의 측방향 내측으로 절연 층들과 워드라인 층들을 따라 상승적으로 연장하도록 형성된다. 구조 실시 예들이 개시된다.

Description

메모리 어레이 및 메모리 어레이 형성에 사용되는 방법
본원에 개시된 실시 예들은 메모리 어레이(memory array) 및 메모리 어레이를 형성하는데 사용되는 방법에 관한 것이다.
메모리는 집적 회로의 한 유형이며 컴퓨터 시스템에서 데이터를 저장하는 데 사용된다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이들로 제조될 수 있다. 메모리 셀들은 디지트 라인(비트라인, 데이터 라인 또는 감지 라인이라고도 함)과 액세스 라인(워드라인이라고도 함)을 사용하여 기록되거나 판독될 수 있다. 감지 라인들은 어레이의 컬럼(column)들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있고, 액세스 라인들은 어레이의 로우(row)들을 따라 메모리 셀들을 도전성으로 상호 연결할 수 있다. 각 메모리 셀은 감지 라인과 액세스 라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀은 휘발성, 반휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 전원이 없는 상태에서도 장기간 데이터를 저장할 수 있다. 비휘발성 메모리는 일반적으로 적어도 약 10년의 보존 시간을 갖는 메모리로 지정된다. 휘발성 메모리는 소멸되므로 데이터 저장을 유지하기 위해 리프레시/재기록된다. 휘발성 메모리는 밀리초 이하의 보존 시간을 가질 수 있다. 그럼에도 불구하고, 메모리 셀은 적어도 두 개의 선택 가능한 상태들에서 메모리를 유지하거나 저장하도록 구성된다. 이진 시스템에서, 상태는 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀들은 정보의 2개 이상의 레벨들 또는 상태들을 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 전자 구성 요소의 한 유형이다. 이러한 트랜지스터는 그 사이에 반도전성 채널 영역을 갖는 한 쌍의 도전성 소스/드레인 영역을 포함한다. 도전성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 그로부터 분리된다. 게이트에 적절한 전압을 인가하면 채널 영역을 통해 소스/드레인 영역들 중 하나에서 다른 영역으로 전류가 흐를 수 있다. 게이트에서 전압이 제거되면, 전류가 채널 영역을 통해 흐르는 것이 크게 차단된다. 전계 효과 트랜지스터는 또한 추가 구조, 예를 들어 게이트 절연체와 도전성 게이트 사이의 게이트 구성의 일부로서 가역적으로 프로그래밍 가능한 전하 저장 영역을 포함할 수 있다.
플래시 메모리는 메모리의 한 유형이며 최신 컴퓨터 및 디바이스에서 다양하게 사용된다. 예를 들어, 최신 개인용 컴퓨터는 플래시 메모리 칩에 저장된 BIOS를 가질 수 있다. 또 다른 예로서, 컴퓨터 및 기타 디바이스가 기존의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브의 플래시 메모리를 활용하는 것이 점점 보편화되고 있다. 또 다른 예로서, 플래시 메모리는 무선 전자 디바이스에서 널리 사용되며, 이는 제조업체가 표준화됨에 따라 새로운 통신 프로토콜을 지원하고 향상된 기능을 위해 디바이스를 원격으로 업그레이드하는 기능을 제공할 수 있기 때문이다.
도 1은 본 발명의 일 실시 예에 따른 프로세스에서 기판의 일부의 개략적인 단면도이다.
도 2 내지 도 28은 본 발명의 일부 실시 예들에 따른 프로세스에서 도 1의 구조의 개략적인 순차적 단면도 및/또는 확대도들이다.
본 발명의 실시 예들은 트랜지스터들의 어레이 및/또는 메모리 셀들의 스트링, 예를 들어 NAND 또는 어레이 아래의 주변 제어 회로를 갖는 다른 메모리 셀들의 어레이(예를 들어, CMOS 언더-어레이)를 포함하는 메모리를 형성하는데 사용되는 방법을 포함한다. 본 발명의 실시 예들은 소위 "게이트-라스트(gate-last)" 또는 "대체-게이트(replacement-gate)" 프로세싱, 소위 "게이트 퍼스트(gate first)" 프로세싱, 및 트랜지스터 게이트가 형성될 때와 무관하게 존재하거나 미래에 개발될 다른 프로세싱을 포함한다. 본 발명의 실시 예들은 또한 제조 방법과 무관한 트랜지스터들 및/또는 메모리 셀들(예를 들어, NAND 또는 기타 메모리 셀들)의 어레이를 포함한다. 제1 예시적인 방법 실시 예들은 "게이트 라스트" 또는 "대체 게이트" 프로세스로 간주될 수 있는 도 1 내지 도 28을 참조하여 설명된다.
도 1은 트랜지스터들 및/또는 메모리 셀들(아직 도시되지 않음)의 상승적으로 연장된 스트링들의 어레이(12)를 형성하는 방법의 구조(10)를 도시한다. 구조(10)는 도전성의/도전체/도전성, 반도전성의/반도체/반도전성, 또는 절연성의/절연체/절연성(즉, 본원에서 전기적으로) 재료 중 임의의 하나 이상을 갖는 베이스 기판(11)을 포함한다. 다양한 재료들이 베이스 기판(11) 위에 상승적으로 형성되었다. 재료들은 도 1에 도시된 재료들의 옆에 있거나, 상승적으로 안쪽에 있거나, 또는 상승적으로 바깥쪽으로 있을 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성 요소들이 베이스 기판(11) 위, 근처 또는 내부 어딘가에 제공될 수 있다. 메모리 셀들의 상승적으로 연장된 스트링들의 어레이(예를 들어, 어레이(12)) 내의 구성 요소들을 동작시키기 위한 제어 및/또는 다른 주변 회로도 제조될 수 있고 어레이 또는 서브-어레이 내에 전체적으로 또는 부분적으로 있을 수도 있고 아닐 수도 있다. 추가적으로, 다수의 서브-어레이들은 또한 독립적으로, 직렬로, 또는 그렇지 않으면 서로 상대적으로 제조 및 작동될 수 있다. 이 문서에서 "서브-어레이"도 어레이로 간주될 수 있다.
기판/구조(10)는 도전성 층(16)을 포함한다. 예시적인 도전성 층(16)은 도전성 재료(19)(예를 들어, WSix와 같은 금속 재료) 위의 도전성 재료(17)(예를 들어, 도전성으로 도핑된 폴리실리콘과 같은 도전성으로 도핑된 반도체 재료)를 포함하는 것으로 도시되어 있다. 도전성 층(16)은 어레이(12) 내에 형성될 트랜지스터들 및/또는 메모리 셀들에 대한 판독 및 기록 액세스를 제어하는 데 사용되는 제어 회로(예를 들어, 주변 장치 언더-어레이 회로)의 일부를 포함할 수 있다.
구조(10)는 도전성 층(16) 위의 제1 절연체 층(13), 제1 절연체 층(13) 위의 희생 재료 층(14), 및 희생 재료 층(14) 위의 제2 절연체 층(15)을 포함한다. 일부 실시 예들에서, 제1 절연체 층(13)은 절연성 금속 산화물(31)을 포함하고, 제2 절연체 층(15)은, 존재하는 경우, 절연성 금속 산화물(31)의 조성과 동일하거나 상이한 조성일 수 있는 절연성 금속 산화물(23)을 포함한다. 이 문서의 콘텍스트에서, "절연성 금속 산화물"의 "금속"은 임의의 원소 반금속들(즉, B, Si, Ge, As, Sb, Te, Po 및 At)을 포함하는 임의의 원소 금속이다. 일부 예시들은 SiO2, Al2O3, HfO2, ZrO2, 실리케이트, 알루미네이트, HfxZryOz 및 SixAlyOz를 포함한다. 일 실시 예에서, 절연성 금속 산화물은 다수의 원소 금속들을 포함하고, 이러한 일 실시 예에서 원소 금속들 중 하나가 Si이다. 일 실시 예에서, 절연성 금속 산화물의 적어도 대부분은 화학양론적이며(stoichiometric), 다른 실시 예에서 절연성 금속 산화물의 적어도 대부분은 비화학량론적이다. 그럼에도 불구하고, 절연성 금속 산화물은 도전성 금속 산화물 종(예를 들어, RuO2, IrO2 등)을 함유할 수 있지만 그럼에도 불구하고 전체적으로 고려될 때 전체적으로 절연성이다(즉, 20°C에서 1 x 10-10 지멘(siemen)/cm 이하의 전체 구성 고유 전기 전도도를 가짐). 희생 재료 층(14)은 제1 절연체 층(13)의 재료(31)에 대해 선택적으로 그리고 제2 절연체 층(15)의 재료(23)에 대해 선택적으로 식각될 수 있는 희생 재료(21)를 포함한다. 하나의 이상적인 예시는 질화규소이지만, 금속 재료를 포함하여 임의의 다른 적절한 재료가 사용될 수 있다. 도전성으로 도핑된 반도체 재료 층(27)은 희생 재료 층(14) 위에 있으며 도전성으로 도핑된 반도체 재료(28)(예를 들어, 도전성으로 도핑된 폴리실리콘)를 포함한다.
기판 구조(10)는 제2 절연체 층(15) 위의 스택(18)(및 존재하는 경우 도전성으로 도핑된 반도체 재료 층(27))을 포함한다. 스택(18)은 수직으로 교번하는(vertically alternating) 절연 층들(20)과 워드라인 층들(22)을 포함하며, 도전성으로 도핑된 반도체 재료 층(27)이 존재할 때 제2 절연체 층(15)과 절연 층들(20)의 가장 낮은 층 사이에 수직으로 존재한다. 소수의 층들(20 및 22)만 도시되어 있지만, 스택(18)은 수십, 수백 개 또는 그 이상 등의 층들(20 및 22)을 포함할 가능성이 더 높다. 주변 및/또는 제어 회로의 일부일 수도 있고 아닐 수도 있는 다른 회로가 도전성 층(16)과 스택(18) 사이에 존재할 수 있다. 예를 들어, 이러한 회로의 도전성 재료 및 절연 재료의 다수의 수직으로 교번하는 층들은 워드라인 층들(22)의 가장 낮은 층 아래 및/또는 워드라인 층들(22)의 최상부 층 위에 있을 수 있다. 그럼에도 불구하고, 워드라인 층들(22)은 도전성 재료를 포함하지 않을 수 있고 절연 층(20)은 절연성 재료를 포함하지 않거나 프로세싱의 이 시점에서 절연성이 아닐 수 있다. 예시적인 워드라인 층들(22)은 전체적으로 또는 부분적으로 희생될 수 있는 제1 재료(26)(예를 들어, 질화규소)를 포함한다. 예시적인 절연 층(20)은 제1 재료(26)의 조성과 상이한 조성을 갖고 전체적으로 또는 부분적으로 희생될 수 있는 제2 재료(24)(예를 들어, 이산화규소)를 포함한다. 집합적으로, 스택(18)과 층들(16, 13, 14, 15 및 27)은 스택(100)으로 간주될 수 있다. 하나의 스택(18)과 하나의 스택(100)만 도시되어 있지만, 하나의 스택(18) 및/또는 하나의 스택(100)보다 많은 것이 기판(11) 위 또는 아래에 스택(18) 및/또는 스택(100) 위 또는 아래에 있을 수 있다(도시되지 않음). 또한, 층들(16, 13, 14, 15 및 27) 중 하나 이상이 존재하지 않을 수 있다.
도 2 및 3을 참조하면, 채널 개구들(25)이 교번하는 층들(20, 22) 내로 형성되어 있다(예를 들어, 건식 등방성 식각에 의해). 단지 예로서, 채널 개구들(25)은 로우(row) 당 4개의 개구들(25)의 엇갈린(staggered) 로우들의 그룹 또는 컬럼으로 배열되는 것으로 도시되어 있다. 기존 또는 미래에 개발된 대체 배열 및 구성을 사용할 수 있다. 예시적인 채널 개구들(25)은 도전성 층(16) 내로 들어가는 것으로 도시되어 있고 일 실시 예에서는 재료(17)를 통과하여 재료(19) 위에서 멈추는 것으로 도시되어 있다.
트랜지스터 채널 재료는 절연 층들 및 워드라인 층들을 통해 상승적으로 연장되도록 개별 채널 개구들에 형성되고, 어레이의 개별 메모리 셀들은 게이트 영역(예를 들어, 제어 게이트 영역) 및 게이트 영역과 채널 재료 사이에 측방향으로(예를 들어, 방사상으로) 메모리 구조를 포함하도록 형성될 수 있다. 메모리 구조는 전하 차단 재료, 저장 재료(예를 들어, 전하 저장 재료), 및 절연성 전하 통로 재료를 포함하도록 형성된다. 개별 메모리 셀들의 저장 재료(예를 들어, 도핑 또는 도핑되지 않은 실리콘과 같은 플로팅 게이트 재료(floating gate material) 또는 실리콘 질화물, 금속 도트(metal dot) 등과 같은 전하 트래핑 재료(charge-trapping material))는 개별의 전하 차단 영역들을 따라 상승적으로 있을 수 있다. 절연성 전하 통로 재료(예를 들어, 두 개의 절연체 산화물들[예를 들어, 이산화규소] 사이에 끼워진 질소 함유 재료[예를 들어, 질화규소]을 갖는 밴드갭 엔지니어링 구조(bandgap-engineered structure))는 채널 재료와 저장 재료 사이에 측방향으로 있다.
도 4 내지 도 6을 참조하면 일 실시 예에서, 절연체 재료(53)가 채널 개구들(25) 내에 형성되어 수직으로 교번하는 층들(20, 22)을 따라 상승적으로 연장된다. 일 실시 예에서, 절연체 재료(53)는 원자층 증착(atomic layer deposition)에 의해 형성되고 절연 재료(24)에 직접 대면하고, 그러한 일 실시 예에서, 절연 재료(24) 및 절연체 재료(53)는 서로에 대해 동일한 조성(예를 들어, SiO2)을 갖는다. 일 실시 예에서, 절연체 재료(53)는 채널 개구(25) 내에 라이닝(lining)(55)으로서 형성되고 그 사이에서 측방향으로 연장되는 바닥(59)에 의해 상호연결되는 측벽들(58)을 갖는다.
제1 전하 차단 재료(54)는 절연체 재료(53)의 측방향 내측으로 수직으로 교번하는 층들(20, 22)을 따라 상승적으로 연장하도록 채널 개구들(25) 내에 형성되었다. 제1 전하 차단 재료(54)는 적어도 7.0의 유전 상수(dielectric constant k) k를 갖고 금속 산화물을 포함한다. 일 실시 예에서, 제1 전하 차단 재료(54)는 적어도 8.0의 k를 갖고, 그러한 일 실시 예에서 적어도 9.0이다. 제1 전하 차단 재료(54)는 화학양론적일 수도 있고 아닐 수도 있다. 일 실시 예에서, 제1 전하 차단 재료(54)는 Al, Hf, Zr, Ti, La, St, Ta, 및 Dy 중 적어도 하나를 포함하는 절연성 금속 산화물을 포함한다. 일 실시 예에서, 제1 전하 차단 재료(54)는 알루미네이트(aluminate) 및 실리케이트(silicate) 중 적어도 하나를 포함한다. 일 실시 예에서, 절연성 금속 산화물(54)은 다수의 원소 금속들을 포함하고 일 실시 예에서 Al2O3를 포함한다. 일 실시 예에서, 제1 전하 차단 재료(54)는 그 사이에서 측방향으로 연장되는 바닥(62)에 의해 상호연결되는 측벽들(61)을 갖는 라이닝(60)으로서 형성되고, 바닥(62)은 절연체 재료 라이닝(55)의 바닥(59) 바로 위에 있다.
제2 전하 차단 재료(30)가 제1 전하 차단 재료(54)의 측방향 내측으로 형성되었다. 제2 전하 차단 재료(30)는 7.0 미만의 k를 갖는다. 제2 전하 차단 절연성 금속 산화물은 적어도 7.0의 k를 갖는 종을 함유할 수 있지만, 그럼에도 불구하고 전체적으로 고려될 때 7.0 미만의 전체 k를 갖는다(즉, 전체 구성 고유 k가 7.0 미만임). 일 실시 예에서, 제2 전하 차단 재료(30)는 5.0 이하의 k를 가지며, 이러한 일 실시 예에서는 4.0 이하이다. 제2 전하 차단 재료(30)는 화학량론적일 수도 있고 아닐 수도 있으며, 일 실시 예에서 SiO2를 포함한다. 일 실시 예에서, 제2 전하 차단 재료(30)는 수직으로 교번하는 층들(20, 22)을 따라 상승적으로 연장되도록 형성되고, 일 실시 예에서 그 사이에서 측방향으로 연장되는 바닥(66)에 의해 상호연결되는 측벽들(64)을 갖는 라이닝(63)을 포함하도록 형성된다.
저장 재료(32)는 제2 전하 차단 재료(30)의 측방향 내측으로 형성되었다. 일 실시 예에서, 저장 재료(32)는 수직으로 교번하는 층들(20, 22)을 따라 상승적으로 연장되고 하나의 그러한 실시 예에서 그 사이에서 측방향으로 연장되는 바닥(69)에 의해 상호연결되는 측벽들(68)을 갖는 라이닝(67)을 포함한다.
절연성 전하 통로 재료(34)는 저장 재료(32)의 측방향 내측으로 형성되어 있다. 일 실시 예에서, 절연성 전하 통로 재료(34)는 수직으로 교번하는 층들(20, 22)을 따라 상승적으로 연장되고, 이러한 일 실시 예에서 그 사이에서 측방향으로 연장되는 바닥(72)에 의해 상호연결되는 측벽들(71)을 갖는 채널 개구(25) 내에 라이닝(70)을 포함한다. 집합적으로, 재료들(53, 54, 30, 32 및 34)은 도 4에서 명확성을 위해 재료(37)로 지정된다.
채널 재료(36)는 절연성 전하 통로 재료(34)의 측방향 내측으로 절연성 층들(20) 및 워드라인 층들(22)을 따라 상승적으로 연장되도록 형성되어 있다. 일 실시 예에서, 채널 재료(36)는 그 사이에서 측방향으로 연장되는 바닥(33)에 의해 상호연결되는 측벽들(74)을 갖는 라이닝(73)으로서 형성된다. 예시적인 채널 재료(36)는 하나 이상의 실리콘, 게르마늄, 및 소위 III/V족 반도체 재료들(예를 들어, GaAs, InP, GaP 및 GaN)과 같은 적절하게 도핑된 결정질 반도체 재료를 포함한다.
재료들(53, 54, 30, 32, 34 및 36)은 예를 들어 스택(18) 위에 그리고 개별 채널 개구들(25) 내에 각각의 얇은 층들을 증착한 후 적어도 스택(18)의 최상부 표면까지 이러한 후면을 평탄화함으로써 형성될 수 있다. 채널 개구들(25)의 베이스들로부터 재료들(53, 54, 30, 32, 34 및 36) 중 하나 이상을 제거하여 도전성 층(16)을 노출시키기 위해 펀치 식각(punch etching)(미도시)이 수행될 수 있다. 재료들(53, 54, 30, 32, 34 및 36) 각각에 대한 예시적인 두께는 25 내지 100 옹스트롬(Angstrom)이다. 채널 개구들(25)은 반경방향 중심의 고체 유전체 재료(solid dielectric material)(38)(예를 들어, 스핀 온-유전체, 이산화규소, 및/또는 질화규소)을 포함하는 것으로 도시되어 있다. 대안적으로, 그리고 단지 예시로서, 채널 개구들(25) 내의 반경방향 중심 부분은 공극 공간(들)(미도시)을 포함할 수 있고 및/또는 고체 재료가 없을 수 있다(미도시). 그럼에도 불구하고, 도시된 바와 같은 일 실시 예에서, 채널 재료(36)는 도전성 층(16) 내로 형성되었고 그 바닥(33)은 도전성 층(16)의 임의의 도전성 재료에 직접 대면하지 않는다.
도 7 및 도 8을 참조하면, 수평으로 연장된 트렌치들(40)이 스택(18)을 통해 희생 재료 층(14)까지 형성되었다(예를 들어, 이방성 식각에 의해). 일 실시 예에서, 수평으로 연장된 트렌치들(40)은 제1 절연체 층(13)의 바닥(41) 위에 있는 각각의 바닥들(39)을 갖는다. 하나의 그러한 실시 예에서, 수평으로 연장된 트렌치들(40)의 바닥들(39)은 제1 절연체 층(13)의 상단(42) 위에 있고, 하나의 이러한 후자의 실시 예에서, 수평으로 연장된 트렌치들(40)의 바닥들(39)은 희생 재료 층(14)의 상단(43) 아래에 있다.
도 9를 참조하면, 일 실시 예에서, 수평으로 연장된 트렌치들(40)에 희생 측벽 라이너(sacrificial sidewall liner)(44)(예를 들어, 도핑 또는 도핑되지 않은 폴리실리콘)가 형성된다. 이는 도전성으로 도핑된 반도체 재료 층(27)의 도전성으로 도핑된 반도체 재료(28)와 동일한 조성일 수 있다. 이러한 라이너(44)가 제공될 수 있으며, 예를 들어, 여기서 재료(26)는 희생이고 희생 재료(21)와 동일한 조성을 포함한다(예를 들어, 질화규소). 이는 예를 들어, 도시된 바와 같이, 펀치 식각을 거쳐 트렌치들(40)의 바닥들(39)을 완전히 가로질러 연장되는 라이너(44)를 제거하여 희생 재료 층(14)의 희생 재료(21)를 노출시킬 수 있다.
도 10 및 도 11(도 11은 도 10의 일부 확대도임)을 참조하면, 희생 재료(21)(도시되지 않음)는 제1 절연체 층(13)의 재료(31)에 대해 선택적으로 및 제2 절연체 층(15)의 재료(23)에 대해 선택적으로 수평으로 연장된 트렌치들(40)을 통해 식각되었다(예를 들어, 희생 재료가 질화규소를 포함하는 경우 H3PO4를 사용하는 습식 식각에 의해). 이는 공극 공간(35)을 형성하였다. 희생 측벽 라이너(44)의 두께는, 존재하는 경우, 예를 들어 도시된 바와 같이 이에 의해 감소될 수 있다.
일 실시 예에서, 희생 재료 층에 있는 채널의 측방향 외측 측벽이 궁극적으로 노출된다. 이는 단지 예로서 확대된 도 12 내지 도 15와 관련하여 도시되어 있다. 도 12를 참조하면, 희생 재료 층(14)의 재료들(53 및 54)은 재료(30)를 노출시키기 위해 식각되었다(예를 들어, 재료(53)가 이산화규소를 포함하는 경우 100:1 [부피 기준] 희석 HF를 사용하여 그리고 재료(54)가 Al2O3를 포함하는 경우 H3PO4를 사용하여). 이는 희생 재료 층(14)에 대해 재료(53) 및/또는 재료(54)를 상향 및 하향으로(미도) 식각할 수 있다.
도 13을 참조하면, 희생 재료 층(14)의 재료(30)는 재료(32)를 노출시키기 위해 식각되었다(예를 들어, 재료(30)가 이산화규소를 포함하는 경우 100:1 [부피 기준] 희석 HF를 사용하여). 이는 희생 재료 층(14)에 대해 재료들(53, 54, 및/또는 30)를 상향 및 하향으로(미도시) 식각할 수 있다.
도 14는 재료(34)를 노출시키기 위해 희생 재료 층(14)에 있는 재료(32)의 식각을 도시한다. 이는 희생 재료 층(14)에 대해 재료들(53, 54, 30, 및/또는 32)를 상향 및 하향으로(도시되지 않음) 식각할 수 있다. 예를 들어, 재료(32)가 질화규소를 포함하는 경우, 이러한 식각은 재료(34)에 대해 선택적으로 H3PO4 또는 1000:1(부피 기준) 초희석 HF를 사용하여 발생할 수 있으며, 여기서 재료의 적어도 측방향 최외곽 부분은 이산화규소를 포함한다.
도 15는 예를 들어 재료(34)가 이산화규소를 포함하는 경우 100:1 희석 HF 사용하고 및/또는 또한 예를 들어 재료(34)가 질화규소를 포함하는 경우 H3PO4를 사용하여 채널 재료(36)에 대해 선택적으로 노출된 재료(34)의 예시적인 후속 식각을 도시한다. 이는 희생 재료 층(14)에서 채널 재료(36)의 측방향 외측 측벽(45)의 노출을 초래한다. 재료들(53, 54, 30, 32 및/또는 34)은 도시된 바와 같이 상향 및 하향으로 식각될 수 있다.
도 16 내지 도 18을 참조하면(도 16은 도 18의 일부의 확대도임), 트렌치들(40) 내부 및 희생 재료 층(14) 내에 도전성 재료(46)가 형성되어 희생 재료 층(14)에서 채널 재료(36)의 측방향 외측 측벽(45)에 직접 대면하고 채널 재료(36)를 도전성 층(16)에 전기적으로 직접 연결하는 도전성 구조(51)가 형성된다. 일 실시 예에서, 도전성 구조(51)는 제1 절연체 층(13)을 통해 연장된다. 일 실시 예에서, 도전성 재료(46)는 재료들(28 및 17) 중 하나 또는 둘 모두와 동일한 조성을 갖는다(예를 들어, 도전성 도핑된 폴리실리콘과 같은 도전성 도핑된 반도체 재료). 이는 또한 일 실시 예에서 존재하는 희생 측벽 라이너(44)와 동일한 조성일 수 있다. 그럼에도 불구하고, 도시된 바와 같은 일 실시 예에서, 도전성 구조(51)는 환형(annulus)(47)(도 17)을 포함한다. 추가로 그리고 이와 무관하게, 그리고 도시된 바와 같이 일 실시 예에서, 도전성 구조(51)는 (a) 도전성으로 도핑된 반도체 재료 층(27)에 있는 채널 재료(36)와 (b) 도전성으로 도핑된 반도체 재료 층(27)의 도전성으로 도핑된 반도체 재료(28) 사이의 측방향으로 도전성으로 도핑된 반도체 재료 층(27)에 있을 수 있다. 일 실시 예에서, 도전성으로 도핑된 반도체 재료(28)에 있는 도전성 증가 도펀트(conductivity-increasing dopant)가 도전성 구조(51)를 통해 채널 재료(36) 내로 측방향으로 확산되고(예를 들어, 전용 어닐링 단계 또는 프로세스의 고유한 열처리에 의해) 도전성으로 도핑된 반도체 재료 층(27) 위(그리고 아마도 아래)에 있는 채널 재료(36) 내로 상향으로 확산된다. 그러한 일 실시 예에서, 도전성 구조(51)는 이러한 확산 작용 전후에 도전성 증가 도펀트를 포함하는 도전성으로 도핑된 반도체 재료(예를 들어, 46)를 포함한다.
도 19를 참조하면, 도전성 재료(46)(도시되지 않음) 및 희생 측벽 라이너(44)(도시되지 않음)는, 존재하는 경우, 예를 들어 도시된 바와 같이 적어도 도전성으로 도핑된 반도체 재료 층(27)(존재할 때) 아래까지 트렌치(40)를 통해 제거되었다.
도 20 및 도 21을 참조하면, 워드라인 층들(22)의 제1 재료(26)(도시되지 않음)는 제2 재료(24) 및 절연체 재료(53)에 대해 선택적으로 식각되었다(예를 들어, 재료(26)가 질화규소이고 재료들(24 및 53)이 이산화규소인 경우 액체 또는 증기 H3PO4 또는 1000:1 [부피 기준] 초희석 HF를 1차 식각제로 사용하여).
도 22를 참조하면, 워드라인 층들(22)의 절연체 재료(53)가 제거되어 제1 전하 차단 재료(54)의 측방향 외측 측벽(75)이 노출된다(예를 들어, 재료(53)가 이산화규소를 포함하는 경우 100:1 [부피 기준] 희석 HF 사용하여).
도 23 및 도 24를 참조하면, 도전성 재료(48)는 트렌치들(40)을 통해 워드라인 층들(22) 내로 형성되고 제1 전하 차단 재료(54)의 노출된 측방향 외측 측벽(75)에 직접 대면하여 형성된다. 그러나 하나의 예시적인 실시 예에서, 도전성 재료(48)는 제1 증착된 등각(conformal) 질화 티타늄 라이너(미도시)에 이어 다른 조성 금속 재료(예를 들어, 원소 텅스텐)의 증착을 포함한다.
도 25 내지 도 27을 참조하면, 도전성 재료(48)가 개별 트렌치들(40)로부터 제거되었다. 그 결과 워드라인(29) 및 개별 트랜지스터들 및/또는 메모리 셀들(56)의 상승적으로 연장되는 스트링들(49)이 형성되었다. 트랜지스터들 및/또는 메모리 셀들(56)의 대략적인 위치는 도 27에 브래킷(bracket)으로 도시되고 일부는 도 25 및 26에 점선으로 도시되어 있으며, 트랜지스터들 및/또는 메모리 셀들(56)은 도시된 예시에서 본질적으로 링형(ring-like) 또는 환형이다. 도전성 재료(48)는 개별 트랜지스터들 및/또는 메모리 셀들(56)의 제어 게이트 영역들(52)에 대응하는 터미널 단부(50)(도 27)를 갖는 것으로 간주될 수 있다. 도시된 실시 예에서 제어 게이트 영역들(52)은 개별 워드라인들(29)의 개별 부분들을 포함한다. 재료들(54, 30, 32 및 34)은 제어 게이트 영역(52)과 채널 재료(36) 사이에 측방향으로 있는 메모리 구조(65)로 간주될 수 있다.
전하 차단 재료(54, 30)는 저장 재료(32)와 개별 제어 게이트 영역들(52) 사이에 있다. 전하 블록은 메모리 셀에서 다음과 같은 기능을 할 수 있다: 프로그램 모드에서, 전하 블록은 전하 캐리어들이 저장 재료(예를 들어, 플로팅 게이트 재료, 전하 트래핑 재료 등)에서 제어 게이트를 향해 통과하는 것을 방지할 수 있고, 소거 모드에서 전하 블록은 전하 캐리어들이 제어 게이트로부터 저장 재료로 흐르는 것을 방지할 수 있다. 따라서, 전하 블록은 개별 메모리 셀들의 저장 재료와 제어 게이트 영역 사이의 전하 이동을 차단하는 기능을 할 수 있다.
도 28을 참조하면, 재료(57)(도핑되지 않은 폴리실리콘과 같은 실리콘 함유물 및/또는 유전체)가 개별 트렌치들(40)에 형성되었다.
일 실시 예에서, 그리고 위에서 설명된 바와 같이, 워드라인 층들(22)은 희생 재료(26)를 포함하고(도 19), 방법은 도전성 구조(51)를 형성한 후에 워드라인 층들(22)의 희생 재료(26)를 도전성 워드라인 재료(48)로 교체하는 단계를 포함한다(도 23 및 24). 희생 측벽 라이너(44)가 트렌치들(40)에 형성되는 그러한 일 실시 예에서, 희생 측벽 라이너(44)는 희생 재료 층(14)에서 희생 재료(21)의 식각 후에 제거되고, 그러한 일 실시 예에서 도전성 구조(51)를 형성한 후에 제거된다.
다른 실시 예들과 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 전술한 실시 예들과 관련하여 사용될 수 있다.
위의 예시적인 프로세싱은 채널 재료(36)를 형성한 후 워드라인 층들(22)에서 개별 워드라인들(29)의 도전성 재료(48)를 형성하는 것을 보여준다. 대안적으로, 그리고 단지 예로서, 워드라인 층들의 개별 워드라인들의 도전성 재료는 제1 전하 차단 재료를 형성하기 전에 형성될 수 있다.
본 발명의 실시 예는 수직으로 교번하는 층들(20, 22)을 따라 상승적으로 연장되는 라이닝을 채널 개구들(25) 내에 순차적으로 형성하는 것을 포함하며, 이러한 라이닝들은 그 사이에서 측방향으로 연장되는 바닥에 의해 상호연결되는 측벽들을 개별적으로 갖는다. 이러한 라이닝들은 적어도 7.0의 k를 갖는 제1 전하 차단 재료(54)의 제1 라이닝(60)을 포함한다. k가 7.0 미만인 제2 전하 차단 재료(30)의 제2 라이닝(예를 들어, 54)은 제1 라이닝의 바닥(예를 들어, 62) 바로 위에 그 바닥(예를 들어, 66)을 갖는다. 저장 재료(예를 들어, 32)의 제3 라이닝(예를 들어, 67)은 제2 라이닝의 바닥 바로 위에 있는 바닥(예를 들어, 69)을 포함한다. 절연성 전하 통로 재료(예를 들어, 34)의 제4 라이닝(예를 들어, 73)은 제3 라이닝의 바닥 바로 위에 있는 바닥(예를 들어, 72)을 갖는다. 채널 재료(예를 들어, 36)는 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 채널 개구들 내에 형성된다. 채널 재료는 제4 라이닝의 바닥 바로 위에 있으며 도전성 층(예를 들어, 16)에 있는 도전체 재료(예를 들어, 17, 19)와 이격되어 있다. 채널 재료를 도전성 층의 도전체 재료에 직접 전기적으로 연결하는 도전성 구조(예를 들어, 51)가 형성된다. 이러한 일 실시 예에서, 도전성 구조는 도전성 층과 스택(예를 들어, 18) 사이에 있는 층(예를 들어, 14)에서 채널 재료의 측방향 외측 측벽(예를 들어, 45)에 직접 대면한다. 다른 실시 예들과 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 전술한 실시 예들과 관련하여 사용될 수 있다.
본 발명의 실시 예들은 제조 방법과 무관한 메모리 어레이를 포함한다. 그럼에도 불구하고, 그러한 메모리 어레이는 방법 실시 예들에서 본원에 설명된 속성들 중 임의의 것을 가질 수 있다. 마찬가지로, 위에서 설명된 방법 실시 예들은 디바이스 실시 예와 관련하여 설명된 속성들 중 임의의 것을 통합하고 형성할 수 있다.
일 실시 예에서, 메모리 어레이(예를 들어, 12)는 메모리 셀들(예를 들어, 56)의 스트링(예를 들어, 49)을 포함한다. 그러한 어레이는 수직으로 교번하는 절연 층들(예를 들어, 20) 및 워드라인 층들(예를 들어, 22)을 포함하는 수직 스택(예를 들어, 18)을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들(예를 들어, 52)을 포함한다. 개별의 게이트 영역들은 개별의 워드라인 층들의 워드라인(예를 들어, 49)의 일부를 포함한다. 채널 재료(예를 들어, 36)는 절연 층들 및 워드라인 층들을 따라 상승적으로 연장된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이에 측방향으로 메모리 구조(예를 들어, 65)를 포함한다. 메모리 구조는 수직으로 교번하는 층들을 따라 상승적으로 연장되는 제1 전하 차단 재료(예를 들어, 54)를 포함한다. 제1 전하 차단 재료는 개별 게이트 영역에 직접 대면하고, 금속 산화물을 포함하고, 적어도 7.0의 k를 갖는다. 제2 전하 차단 재료(예를 들어, 30)는 제1 전하 차단 재료의 측방향 내측에 있다. 제2 전하 차단 재료는 7.0 미만의 k를 갖는다. 저장 재료(예를 들어, 32)는 제2 전하 차단 재료의 측방향 내측에 있다. 절연성 전하 통과 재료(예를 들어, 34)는 저장 재료의 측방향 내측에 있다. 일 실시 예에서, 메모리 어레이는 NAND를 포함한다. 다른 실시 예와 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 전술한 실시 예들과 관련하여 사용될 수 있다.
일 실시 예에서, 메모리 어레이(예를 들어, 12)는 메모리 셀들(예를 들어, 56)의 스트링(예를 들어, 49)을 포함한다. 그러한 어레이는 도전성 층(예를 들어, 16)을 포함하는 기판(예를 들어, 10)을 포함한다. 수직 스택은 도전성 층 위의 수직으로 교번하는 절연 층들(예를 들어, 20) 및 워드라인 층들(예를 들어, 22)을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들(예를 들어, 52)을 포함한다. 개별의 게이트 영역들은 개별의 워드라인 층들에서 워드라인(예를 들어, 29)의 일부를 포함한다. 채널 재료(예를 들어, 36)는 절연 층들 및 워드라인 층들을 따라 상승적으로 연장되고 도전성 층에 있는 도전체 재료(예를 들어, 17, 19)로부터 모든 곳에서 이격된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이에 측방향으로 메모리 구조(예를 들어, 65)를 포함한다. 메모리 구조는 수직으로 교번하는 층들을 따라 상승적으로 연장되는 제1 전하 차단 재료(예를 들어, 54)를 포함한다. 제1 전하 차단 재료는 개별 게이트 영역들에 직접 대면하고, 금속 산화물을 포함하고, 적어도 7.0의 k를 갖는다. 제2 전하 차단 재료(예를 들어, 30)는 제1 전하 차단 재료의 측방향 내측에 있다. 제2 전하 차단 재료는 7.0 미만의 k를 갖는다. 저장 재료(예를 들어, 32)는 제2 전하 차단 재료의 측방향 내측에 있다. 절연성 전하 통과 재료(예를 들어, 34)는 저장 재료의 측방향 내측에 있다. 도전성 구조(예를 들어, 51)는 채널 재료를 도전성 층에 직접 전기적으로 연결한다. 다른 실시 예들과 관련하여 본원에 도시 및/또는 설명된 임의의 다른 속성(들) 또는 양태(들)이 전술한 실시 예들과 관련하여 사용될 수 있다.
상기 처리(들) 또는 구성(들)은 하부 베이스 기판의 일부로서 또는 그 위의 그러한 구성 요소들의 단일 스택 또는 단일 데크로서 또는 그 내에 형성된 구성 요소들의 어레이에 상대적인 것으로 간주될 수 있다(단, 단일 스택/데크에는 여러 층들이 있을 수 있음). 어레이 내에서 이러한 구성 요소들을 작동 또는 액세스하기 위한 제어 및/또는 기타 주변 회로는 완성된 구성의 일부로서 어디에나 형성될 수 있으며, 일부 실시 예에서는 어레이 아래에 있을 수 있다(예를 들어, CMOS 언더 어레이). 그럼에도 불구하고, 하나 이상의 추가의 그러한 스택(들)/데크(들)가 도면에 도시되거나 위에서 설명된 것 위 및/또는 아래에 제공되거나 제조될 수 있다. 또한, 구성 요소의 어레이(들)는 서로 다른 스택/데크에서 서로 동일하거나 서로 다를 수 있다. 개재 구조는 바로 수직으로 인접한 스택/데크(예를 들어, 추가 회로 및/또는 유전체 층) 사이에 제공될 수 있다. 또한, 상이한 스택들/데크들이 서로에 대해 전기적으로 결합될 수 있다. 다중 스택들/데크들은 개별적으로 그리고 순차적으로 제조될 수 있거나(예를 들어, 서로 위에), 둘 이상의 스택들/데크들이 본질적으로 동시에 제조될 수 있다.
위에서 논의된 어셈블리들 및 구조들은 집적 회로/회로에 사용될 수 있으며 전자 시스템에 통합될 수 있다. 이러한 전자 시스템들은 예를 들어 메모리 모듈, 디바이스 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈 및 어플리케이션 특정 모듈에 사용될 수 있으며, 다중 계층, 다중 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템들 중 하나 일 수 있다.
이 문서에서는 달리 명시되지 않는 한 "상승(elevational)", "높은", "위쪽", "아래쪽", "상부", "최상부(atop)", "바닥", "위의", "아래의", "아래쪽", "위", "위" 및 "아래"는 일반적으로 수직 방향을 참조한다. "수평"은 주 기판 표면을 따르는 일반적인 방향을 말하며(즉, 10도 이내), 제조 중에 기판이 처리되는 기준일 수 있으며, 수직은 일반적으로 이에 직교하는 방향이다. "정확히 수평한"에 대한 언급은 주 기판 표면을 따르는 방향이며(즉, 각도 없음) 제조 중에 기판이 처리되는 방향일 수 있다. 또한, 본원에서 사용되는 "수직" 및 "수평"은 일반적으로 서로에 대해 수직이고 3 차원 공간에서 기판의 배향과 무관하다. 추가적으로, "상승 연장"및 "고도 연장"은 정확히 수평으로부터 45° 이상 기울어진 방향을 의미한다. 또한, 전계 효과 트랜지스터에 대해 "상승 연장", "연장 상승", "연장 수평", "수평 연장" 등은 소스/드레인 영역들 사이에서 전류가 흐르는 트랜지스터의 채널 길이 방향과 관련이 있다. 바이폴라 접합 트랜지스터의 경우 "연장 연장" "상승 연장", "연장 수평", "수평 연장" 등은 이미터와 컬렉터 사이에서 전류가 흐르는 기본 길이의 방향과 관련이 있다. 일부 실시 예들에서, 상승 연장되는 임의의 구성 요소, 특징 및/또는 영역은 수직으로 또는 수직의 10° 이내로 연장된다.
또한, "바로 위", "바로 아래" 및 "바로 아래"는 서로에 대해 언급된 두 영역들/재료들/구성 요소들의 적어도 일부 측 방향 중첩(즉, 수평)을 필요로 한다. 또한 앞에 "직접"이 없는 "위"를 사용하려면 다른 위에 있는 명시된 영역/재료/구성 요소의 일부가 다른 것보다 높이가 바깥쪽에 있어야 한다(즉, 명시된 두 영역들/재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관). 유사하게, "직접"이 앞에 없는 "아래" 및 "하부"의 사용은 다른 아래/하부에 있는 언급된 영역/재료/구성 요소의 일부가 다른 것의 높이 안쪽에 있어야만 요구한다(즉, 명시된 두 영역들/재료들/구성 요소들의 측 방향 중첩이 있는지 여부와 무관).
본원에 설명된 임의의 재료, 영역 및 구조는 균질하거나 비균질일 수 있으며, 이와 상관없이 그러한 위에 놓인 임의의 재료에 걸쳐 연속적이거나 불연속적일 수 있다. 하나 이상의 예시적 조성물(들)이 임의의 재료에 대해 제공되는 경우, 그 재료는 이러한 하나 이상의 조성물(들)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 원자 층 증착, 화학 기상 증착, 물리적 증착, 에피택셜 성장, 확산 도핑 및 이온 주입과 함께 임의의 적합한 기존 또는 미래 개발 기술을 사용하여 형성될 수 있다.
추가적으로, "두께"는 그 자체로(앞의 형용사 없음) 주어진 재료 또는 영역을 통과하는 평균 직선 거리로, 조성이 다른 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 정의된다. 추가로, 본원에 설명된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 가변 두께의 경우, 두께는 달리 표시되지 않는 한 평균 두께를 나타내며, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 약간의 최소 두께와 약간의 최대 두께를 갖는다. 본원에서 사용된 바와 같이, "다른 조성물"은, 예를 들어 그러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접적으로 대항할 수 있는 두 개의 언급된 재료들 또는 영역들의 부분만이 화학적 및/또는 물리적으로 상이 할 것을 요구한다. 명시된 두 재료들 또는 영역들이 서로 직접적으로 대항하지 않는 경우 "다른 조성"은 두 개의 언급된 재료들 또는 서로 가장 가까운 영역들의 부분이 그러한 재료 또는 영역이 균질하지 않은 경우 화학적으로 및/또는 물리적으로 다를 것을 요구한다. 이 문서에서, 재료, 영역 또는 구조는 언급된 재료, 영역 또는 구조가 서로에 대해 적어도 약간의 물리적 접촉 접촉이 있을 때 서로 "직접적으로 대항"한다. 대조적으로, "직접"이 앞에 없는 "위의", "상의", "인접한", "따라" 및 "대항하는"은 "직접 대항하는"뿐만 아니라 중간 재료(들), 영역(들), 또는 구조(들)가 서로에 대해 언급된 재료, 영역 또는 구조의 물리적 접촉이 없는 접촉을 초래한다.
본원에서, 정상 작동시 전류가 한 쪽에서 다른쪽으로 연속적으로 흐를 수 있고, 충분히 생성될 때 주로 아원자 양전하 및/또는 음전하의 이동에 의해 그렇게 할 수 있을 때 영역-재료-구성 요소들은 서로에 대해 "전기적으로 결합"된다. 다른 전자 구성 요소는 영역-재료-구성 요소들 사이에 전기적으로 결합될 수 있다. 대조적으로, 영역-재료-구성 요소들이 "직접 전기적으로 결합된" 것으로 언급될 때, 직접 전기적으로 결합된 영역-재료-구성 요소들 사이에는 개입하는 전자 구성 요소가 없다(예를 들어, 다이오드, 트랜지스터, 저항기, 변환기, 스위치, 퓨즈 등 없음).
본원에서 도전성/도전체/도전성 재료 중 임의의 조성물은 금속 재료 및/또는 도전성으로 도핑된 반도체/반도체/반도체 재료일 수 있다. "금속 재료"는 원소 금속, 둘 이상의 원소 금속들의 임의의 혼합물 또는 합금, 및 임의의 하나 이상의 도전성 금속 화합물(들)의 임의의 하나 또는 조합이다.
본원에서, 식각, 식각하는, 제거하는, 제거, 증착하는, 형성하는 및/또는 형성에 대한 "선택적"은 적어도 2:1의 비율로 작용하는 또 다른 명시된 재료(들)에 비해 하나의 명시된 재료의 그러한 행위이다. 또한, 선택적으로 증착, 선택적으로 성장 또는 선택적으로 형성은 적어도 처음 75 옹스트롬의 증착, 성장 또는 형성 동안 부피 기준으로 2:1 이상의 비율로 다른 언급된 재료 또는 재료들에 비해 하나의 재료를 증착, 성장 또는 형성하는 것이다.
달리 명시되지 않는 한, 본원에서 "또는"의 사용은 둘 중 하나 및 둘 모두를 포함한다.
결론
일부 실시 예들에서, 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법은 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 스택을 형성하는 단계를 포함한다. 제1 전하 차단 재료는 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 형성된다. 제1 전하 차단 재료는 적어도 7.0의 k를 갖고 금속 산화물을 포함한다. 제2 전하 차단 재료는 제1 전하 차단 재료의 측방향 내측에 형성된다. 제2 전하 차단 재료는 7.0 미만의 k를 갖는다. 저장 재료는 제2 전하 차단 재료의 측방향 내측에 형성된다. 절연성 전하 통로 재료는 저장 재료의 측방향 내측에 형성된다. 채널 재료는 절연성 전하 통로 재료의 측방향 내측으로 절연 층들과 워드라인 층들을 따라 상승적으로 연장하도록 형성된다.
일부 실시 예들에서, 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법은 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 스택을 형성하는 단계를 포함한다. 워드라인 층들은 희생 재료를 포함한다. 채널 개구들은 절연 층들과 워드라인 층들을 통해 형성된다. 절연 재료는 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 채널 개구들 내에 형성된다. 제1 전하 차단 재료는 절연체 재료의 측방향 내측으로 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 채널 개구들 내에 형성된다. 제1 전하 차단 재료는 적어도 7.0의 k를 갖고 금속 산화물을 포함한다. 제2 전하 차단 재료는 제1 전하 차단 재료의 측방향 내측으로 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 채널 개구들 내에 형성된다. 제2 전하 차단 재료는 7.0 미만의 k를 갖는다. 저장 재료는 채널 개구들 내에 형성되어 제2 전하 차단 재료의 측방향 내측으로 수직으로 교번하는 층들을 따라 상승적으로 연장된다. 절연성 전하 통로 재료는 저장 재료의 측방향 내측으로 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 채널 개구들 내에 형성된다. 채널 재료는 절연성 전하 통로 재료의 측방향 내측으로 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 채널 개구들 내에 형성된다. 채널 재료가 형성된 후, 희생 재료는 워드라인 층들에 있는 절연체 재료에 대해 선택적으로 워드라인 층들로부터 제거된다. 희생 재료가 제거된 후, 절연체 재료는 워드라인 층들에서 제거되어 제1 전하 차단 재료의 측방향 외측 측벽을 노출시킨다. 도전성 워드라인 재료는 제1 전하 차단 재료의 노출된 측방향 외측 측벽에 직접 대면하여 워드라인 층들에 형성된다.
일부 실시 예들에서, 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법은 도전성 층을 형성하는 단계를 포함한다. 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 스택이 도전성 층 위에 형성된다. 채널 개구들은 절연 층들과 워드라인 층들을 통해 형성된다. 수직으로 교번하는 층들을 따라 상승으로 연장되는 라이닝들은 채널 개구들 내에 순차적으로 형성된다. 라이닝들은 그 사이에서 측방향으로 연장되는 바닥에 의해 상호 연결된 측벽들을 개별적으로 갖는다. 라이닝들은 적어도 7.0의 k를 갖는 제1 전하 차단 재료의 제1 라이닝 및 7.0 미만의 k를 갖는 제2 전하 차단 재료의 제2 라이닝을 포함한다. 제2 라이닝의 바닥은 제1 라이닝의 바닥 바로 위에 있다. 저장 재료의 제3 라이닝은 제2 라이닝의 바닥 바로 위에 있는 바닥을 갖는다. 절연성 전하 통로 재료의 제4 라이닝은 제3 라이닝의 바닥 바로 위에 있는 바닥을 갖는다. 채널 재료는 수직으로 교번하는 층을 따라 상승적으로 연장되도록 채널 개구들 내에 형성된다. 채널 재료는 제4 라이닝의 바닥 바로 위에 있으며 도전성 층에 있는 도전체 재료와 모든 곳에서 이격되어 있다. 채널 재료를 도전성 층의 도전체 재료에 직접 전기적으로 연결하는 도전성 구조가 형성된다.
일부 실시 예들에서, 메모리 셀들의 스트링들을 포함하는 메모리 어레이는 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택을 포함한다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함한다. 개별의 게이트 영역들은 개별의 워드라인 층들에서 워드라인의 일부를 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 따라 상승적으로 연장된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이에 측방향으로 메모리 구조를 포함한다. 메모리 구조는 수직으로 교번하는 층들을 따라 상승적으로 연장되는 제1 전하 차단 재료를 포함한다. 제1 전하 차단 재료는 개별 게이트 영역들에 직접 대면하고 적어도 7.0의 k를 갖는 금속 산화물을 포함한다. 제2 전하 차단 재료는 제1 전하 차단 재료의 측방향 내측에 있다. 제2 전하 차단 재료는 7.0 미만의 k를 갖는다. 저장 재료는 제2 전하 차단 재료의 측방향 내측에 있다. 절연성 전하 통로 재료는 저장 재료의 측방향 내측에 있다.
일부 실시 예들에서, 메모리 셀들의 스트링들을 포함하는 메모리 어레이는 도전성 층을 포함하는 기판을 포함한다. 수직 스택은 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하고 도전성 층 위에 있다. 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함한다. 개별의 게이트 영역들은 개별의 워드라인 층들에서 워드라인들의 일부를 포함한다. 채널 재료는 절연 층들과 워드라인 층들을 따라 상승적으로 연장되며 도전성 층에 있는 도전체 재료로부터 모든 곳에서 이격된다. 개별 메모리 셀들은 개별 게이트 영역들과 채널 재료 사이에 측방향으로 메모리 구조를 포함한다. 메모리 구조는 수직으로 교번하는 층들을 따라 상승적으로 연장되는 제1 전하 차단 재료를 포함한다. 제1 전하 차단 재료는 개별 게이트 영역들에 직접 대면하고 적어도 7.0의 k를 갖는 금속 산화물을 포함한다. 제2 전하 차단 재료는 제1 전하 차단 재료의 측방향 내측에 있다. 제2 전하 차단 재료는 7.0 미만의 k를 갖는다. 저장 재료는 제2 전하 차단 재료의 측방향 내측에 있다. 절연성 전하 통로 재료는 저장 재료의 측방향 내측에 있다. 도전성 구조는 채널 재료를 도전성 층에 직접 전기적으로 연결한다.

Claims (36)

  1. 메모리 셀들의 스트링(string)들을 포함하는 메모리 어레이(memory array)를 형성하는데 사용되는 방법에 있어서,
    수직으로 교번하는(vertically-alternating) 절연 층들과 워드라인(wordline) 층들을 포함하는 스택(stack)을 형성하는 단계;
    상기 수직으로 교번하는 층들을 따라 상승적으로(elevationally) 연장되도록 제1 전하 차단 재료(charge-blocking material)를 형성하는 단계-상기 제1 전하 차단 재료는 적어도 7.0의 k를 갖고 금속 산화물을 포함 함-;
    상기 제1 전하 차단 재료의 측방향 내측에 제2 전하 차단 재료를 형성하는 단계-상기 제2 전하 차단 재료는 7.0 미만의 k를 가짐-;
    상기 제2 전하 차단 재료의 측방향 내측에 저장 재료를 형성하는 단계;
    상기 저장 재료의 측방향 내측에 절연성 전하 통로 재료(insulative charge-passage material)를 형성하는 단계; 및
    상기 절연성 전하 통로 재료의 측방향 내측에 상기 절연 층들과 상기 워드라인 층들을 따라 상승적으로 연장되도록 채널 재료(channel material)를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 전하 차단 재료는 적어도 8.0의 k를 갖고 상기 제2 전하 차단 재료는 5.0 이하의 k를 갖는, 방법.
  3. 제2항에 있어서, 상기 제1 전하 차단 재료는 적어도 9.0의 k를 갖고, 상기 제2 전하 차단 재료는 4.0 이하의 k를 갖는, 방법.
  4. 제1항에 있어서, 사익 제1 전하 차단 재료는 Al, Hf, Zr, Ti, La, Sc, Ta, 및 Dy 중 적어도 하나를 포함하는 절연성 금속 산화물을 포함하는, 방법.
  5. 제4항에 있어서, 상기 제1 전하 차단 재료는 알루미네이트(aluminate) 및 실리케이트(silicate) 중 적어도 하나를 포함하는, 방법.
  6. 제4항에 있어서, 상기 절연성 금속 산화물이 다중 원소 금속들을 포함하는, 방법.
  7. 제4항에 있어서, 상기 절연성 금속 산화물은 Al2O3를 포함하는, 방법.
  8. 제1항에 있어서, 상기 제2 전하 차단 재료는 SiO2를 포함하는, 방법.
  9. 제1항에 있어서, 상기 채널 재료를 형성한 후에 상기 워드라인 층들에서 개별 워드라인들의 도전성 재료를 형성하는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제1 전하 차단 재료를 형성하기 전에 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 절연체 재료를 형성하는 단계; 및
    상기 도전성 재료를 형성하기 전에 상기 제1 전하 차단 재료의 측방향 외측 측벽을 노출시키기 위해 상기 워드라인 층들 내의 상기 절연체 재료를 제거하는 단계를 포함하고, 상기 도전성 재료는 상기 제1 전하 차단 재료의 상기 노출된 측방향 외측 측벽에 직접 대면(directly against)하여 상기 워드라인 층들에 형성되는, 방법.
  11. 제10항에 있어서, 원자층 증착(atomic layer deposition)에 의해 그리고 상기 절연 층들의 절연 재료에 직접 대면하도록 상기 절연체 재료를 형성하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 절연 재료 및 상기 절연 재료는 서로에 대해 동일한 조성인, 방법.
  13. 제1항에 있어서, 상기 제1 전하 차단 재료를 형성하기 전에 상기 워드라인 층들에서 개별 워드라인들의 도전성 재료를 형성하는 단계를 포함하는, 방법.
  14. 제1항에 있어서, 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 제2 전하 차단 재료, 상기 저장 재료, 및 상기 절연성 전하 통로 재료 각각을 형성하는 단계를 포함하는, 방법.
  15. 제1항에 있어서, 어레이 회로 아래에 CMOS를 형성하는 단계를 포함하는, 방법.
  16. 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법에 있어서,
    수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 스택을 형성하는 단계-상기 워드라인 층들은 희생 재료(sacrificial material)를 포함 함-;
    상기 절연 층들과 상기 워드라인 층들을 통해 채널 개구(channel opening)들을 형성하는 단계;
    상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 채널 개구들 내에 절연체 재료를 형성하는 단계;
    상기 절연체 재료의 측방향 내측에 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 채널 개구들 내에 제1 전하 차단 재료를 형성하는 단계-상기 제1 전하 차단 재료는 적어도 7.0의 k를 갖고 금속 산화물을 포함 함-;
    상기 제1 전하 차단 재료의 측방향 내측에 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 채널 개구들 내에 제2 전하 차단 재료를 형성하는 단계-상기 제2 전하 차단 재료는 7.0 미만의 k를 가짐-;
    상기 제2 전하 차단 재료의 측방향 내측에 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 채널 개구들 내에 저장 재료를 형성하는 단계;
    상기 저장 재료의 측방향 내측에 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 채널 개구들 내에 절연성 전하 통로 재료를 형성하는 단계;
    상기 절연성 전하 통로 재료의 측방향 내측에 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 채널 개구들 내에 채널 재료를 형성하는 단계;
    상기 채널 재료를 형성한 후, 상기 워드라인 층들에 있는 상기 절연체 재료에 대해 선택적으로 상기 워드라인 층들로부터 상기 희생 재료를 제거하는 단계;
    상기 희생 재료를 제거한 후, 상기 제1 전하 차단 재료의 측방향 외측 측벽을 노출시키기 위해 상기 워드라인 층들의 상기 절연체 재료를 제거하는 단계; 및
    상기 제1 전하 차단 재료의 상기 노출된 측방향 외측 측벽에 직접 대면하여 상기 워드라인 층들에 도전성 워드라인 재료를 형성하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 제1 전하 차단 재료는 Al2O3를 포함하고, 상기 제2 전하 차단 재료는 SiO2를 포함하는, 방법.
  18. 제17항에 있어서, 상기 절연체 재료는 SiO2를 포함하는, 방법.
  19. 제16항에 있어서, 상기 희생 재료는 Si3N4를 포함하고, 상기 절연체 재료는 SiO2를 포함하고, 상기 희생 재료를 제거하는 단계는 H3PO4로 식각하는 단계를 포함하고 상기 절연체 재료를 제거하는 단계는 HF로 식각하는 단계를 포함하는, 방법.
  20. 메모리 셀들의 스트링들을 포함하는 메모리 어레이를 형성하는데 사용되는 방법에 있어서,
    도전성 층을 형성하는 단계;
    상기 도전성 층 위에 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 스택을 형성하는 단계;
    상기 절연 층들과 워드라인 층들을 통해 채널 개구들을 형성하는 단계;
    상기 수직으로 교번하는 층들을 따라 상승적으로 연장되는 라이닝(lining)들을 상기 채널 개구들 내에 순차적으로 형성하는 단계-상기 라이닝들은 개별적으로 그 사이에서 측방향으로 연장되는 바닥에 의해 상호 연결되는 측벽들을 갖고, 상기 라이닝들은:
    적어도 7.0의 k를 갖는 제1 전하 차단 재료의 제1 라이닝;
    7.0 미만의 k를 갖는 제2 전하 차단 재료의 제2 라이닝-상기 제2 라이닝의 상기 바닥은 상기 제1 라이닝의 상기 바닥 바로 위에 있음-;
    그의 상기 바닥이 상기 제2 라이닝의 상기 바닥 바로 위에 있는 저장 재료의 제3 라이닝; 및
    그의 상기 바닥이 상기 제3 라이닝의 상기 바닥 바로 위에 있는 절연성 전하 통로 재료의 제4 라이닝을 포함 함-;
    상기 수직으로 교번하는 층들을 따라 상승적으로 연장되도록 상기 채널 개구들 내에 채널 재료를 형성하는 단계-상기 채널 재료는 상기 제4 라이닝의 상기 바닥 바로 위에 있고 상기 도전성 층들에 있는 도전체 재료로부터 모든 곳에서 이격되어 있음-; 및
    상기 채널 재료를 상기 도전성 층의 상기 도전체 재료에 직접 전기적으로 연결하는 도전성 구조를 형성하는 단계를 포함하는, 방법.
  21. 제20항에 있어서, 상기 제1 라이닝을 형성하기 전에 상기 수직으로 교번하는 층들을 따라 상승적으로 연장되는 절연체 재료 라이닝을 상기 채널 개구들에 형성하는 단계를 포함하고, 상기 절연체 재료 라이닝은 그 사이에서 측방향으로 연장되는 바닥에 의해 상호연결되는 측벽들을 가지며, 상기 제1 라이닝의 상기 바닥은 상기 절연체 재료 라이닝의 상기 바닥 바로 위에 있는, 방법.
  22. 제20항에 있어서, 상기 채널 재료는 그 사이에서 측방향으로 연장되는 바닥에 의해 상호연결되는 측벽들을 갖는 라이닝을 포함하도록 형성되고, 상기 채널 재료의 상기 바닥은 상기 제4 라이닝의 상기 바닥 바로 위에 있는, 방법.
  23. 제20항에 있어서, 상기 도전성 층과 상기 스택 사이에 있는 층에서 상기 채널 재료의 측방향 외측 측벽에 직접적으로 대면하는 상기 도전성 구조를 형성하는 단계를 포함하는, 방법.
  24. 메모리 셀들의 스트링들을 포함하는 메모리 어레이에 있어서,
    수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택-상기 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함하고, 개별의 상기 게이트 영역들은 개별의 상기 워드라인 층들에서 워드라인의 일부를 포함 함-;
    상기 절연 층들과 상기 워드라인 층들을 따라 상승적으로 연장되는 채널 재료;
    상기 개별 게이트 영역들과 상기 채널 재료 사이에 측방향으로 메모리 구조를 포함하는 상기 개별 메모리 셀들을 포함하고, 상기 메모리 구조는:
    상기 수직으로 교번하는 층들을 따라 상승적으로 연장되는 제1 전하 차단 재료-상기 제1 전하 차단 재료는 상기 개별 게이트 영역들에 직접 대면하고, 금속 산화물을 포함하고 적어도 7.0의 k를 가짐-;
    상기 제1 전하 차단 재료의 측방향 내측의 제2 전하 차단 재료-상기 제2 전하 차단 재료는 7.0 미만의 k를 가짐-;
    상기 제2 전하 차단 재료의 측방향 내측의 저장 재료; 및
    상기 저장 재료의 측방향 내측의 절연성 전하 통로 재료를 포함하는, 메모리 어레이.
  25. 제24항에 있어서, NAND를 포함하는, 메모리 어레이.
  26. 제24항에 있어서, CMOS 언더 어레이 회로를 포함하는, 메모리 어레이.
  27. 제24항에 있어서, 상기 제1 전하 차단 재료는 적어도 8.0의 k를 갖고, 상기 제2 전하 차단 재료는 5.0 이하의 k를 갖는, 메모리 어레이.
  28. 제26항에 있어서, 상기 제1 전하 차단 재료는 적어도 9.0의 k를 갖고, 상기 제2 전하 차단 재료는 4.0 이하의 k를 갖는, 메모리 어레이.
  29. 제24항에 있어서, 상기 제1 전하 차단 재료는 Al, Hf, Zr, Ti, La, Sc, Ta, 및 Dy 중 적어도 하나를 포함하는 절연성 금속 산화물을 포함하는, 메모리 어레이.
  30. 제28항에 있어서, 상기 제1 전하 차단 재료는 알루미네이트 및 실리케이트 중 적어도 하나를 포함하는, 메모리 어레이.
  31. 제28항에 있어서, 상기 절연성 금속 산화물은 다중 원소 금속들을 포함하는, 메모리 어레이.
  32. 제28항에 있어서, 상기 절연성 금속 산화물은 Al2O3를 포함하는, 메모리 어레이.
  33. 제24항에 있어서, 상기 제2 전하 차단 재료는 SiO2를 포함하는, 메모리 어레이.
  34. 제24항에 있어서, 상기 제2 전하 차단 재료는 상기 제1 전하 차단 재료에 직접 대면하고, 상기 저장 재료는 상기 제2 전하 차단 재료에 직접 대면하고, 그리고 상기 절연성 전하 통로 재료는 상기 저장 재료에 직접 대면하는, 메모리 어레이.
  35. 메모리 셀들의 스트링들을 포함하는 메모리 어레이에 있어서,
    도전성 층을 포함하는 기판;
    상기 도전성 기판 위에 수직으로 교번하는 절연 층들과 워드라인 층들을 포함하는 수직 스택-상기 워드라인 층들은 개별 메모리 셀들의 게이트 영역들을 포함하고, 개별의 상기 게이트 영역들은 개별의 상기 워드라인 층들에서 워드라인의 일부를 포함 함-;
    상기 절연 층들과 상기 워드라인 층들을 따라 상승적으로 연장되고 상기 도전성 층에 있는 도전체 재료로부터 모든 곳에서 이격되는 채널 재료;
    상기 개별 게이트 영역들과 상기 채널 재료 사이에 측방향으로 메모리 구조를 포함하는 상기 개별 메모리 셀들-상기 메모리 구조는:
    상기 수직으로 교번하는 층들을 따라 상승적으로 연장되는 제1 전하 차단 재료-상기 제1 전하 차단 재료는 상기 개별 게이트 영역들에 직접 대면하고, 금속 산화물을 포함하고 적어도 7.0의 k를 가짐-;
    상기 제1 전하 차단 재료의 측방향 내측의 제2 전하 차단 재료-상기 제2 전하 차단 재료는 7.0 미만의 k를 가짐-;
    상기 제2 전하 차단 재료의 측방향 내측의 저장 재료; 및
    상기 저장 재료의 측방향 내측의 절연성 전하 통로 재료를 포함 함-; 및
    상기 채널 재료를 상기 도전성 층에 직접 전기적으로 연결하는 도전성 구조를 포함하는, 메모리 어레이.
  36. 제35항에 있어서, 상기 도전성 층과 상기 스택 사이에 있는 층에서 상기 채널 재료의 측방향 외측 측벽에 직접적으로 도전성 구조를 형성하는 단계를 포함하는, 메모리 어레이.
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