JP2022519701A - メモリアレイ及びメモリアレイを形成することに使用される方法 - Google Patents

メモリアレイ及びメモリアレイを形成することに使用される方法 Download PDF

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Abstract

メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することを含む。第１の電荷遮断材料は、垂直方向に交互のティアに沿って高さ方向に延伸するように形成される。第１の電荷遮断材料は、少なくとも７．０のｋを有し、金属酸化物を含む。第２の電荷遮断材料は、第１の電荷遮断材料の横方向に内側に形成される。第２の電荷遮断材料は、７．０未満のｋを有する。蓄積材料は、第２の電荷遮断材料の横方向に内側に形成される。絶縁性電荷通過材料は、蓄積材料の横方向に内側に形成される。チャネル材料は、絶縁性電荷通過材料の横方向に内側に、絶縁性ティア及びワード線ティアに沿って高さ方向に延伸するように形成される。構造体の実施形態が開示される。

Description

本明細書に開示される実施形態は、メモリアレイ及びメモリアレイを形成することに使用される方法に関する。
メモリは、集積回路の一種であり、データを蓄積するためにコンピュータシステムで使用される。メモリは、個々のメモリセルの１つ以上のアレイで製作され得る。メモリセルは、ディジット線（ビット線、データ線、又はセンス線とも称され得る）及びアクセス線（ワード線とも称され得る）を使用して、書き込まれ得、又は読み出され得る。センス線は、アレイの列に沿ってメモリセルを導電的に相互接続し得、アクセス線は、アレイの行に沿ってメモリセルを導電的に相互接続し得る。各メモリセルは、センス線及びアクセス線の組み合わせを通じて一意にアドレッシングされ得る。
メモリセルは、揮発性、半揮発性、又は不揮発性であり得る。不揮発性メモリセルは、電力がない状態で長期間データを蓄積し得る。不揮発性メモリは、従来、少なくとも約１０年の保持期間を有するメモリであると指定されている。揮発性メモリは、消散し、それ故、データ蓄積を維持するためにリフレッシュ/再書き込みされる。揮発性メモリは、ミリ秒以下の保持時間を有し得る。それでも、メモリセルは、少なくとも２つの異なる選択可能な状態でメモリを保持又は蓄積するように構成される。バイナリシステムでは、状態は“０”又は“１”の何れかとみなされる。他のシステムでは、少なくとも幾つかの個々のメモリセルは、２つよりも多いレベル又は状態の情報を蓄積するように構成され得る。
電界効果トランジスタは、メモリセルで使用され得る電子コンポーネントの一種である。これらのトランジスタは、それらの間に半導電性チャネル領域を有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートは、チャネル領域に隣接し、薄いゲート絶縁体によってそれらから分離される。ゲートへの適切な電圧の印加は、電流がソース/ドレイン領域の内の一方からチャネル領域を通って他方に流れることを可能にする。電圧がゲートから除去された場合、電流は、チャネル領域を流れることを大幅に妨げられる。電界効果トランジスタはまた、追加の構造体、例えば、ゲート絶縁体と導電性ゲートとの間のゲート構築物の一部として可逆的にプログラム可能な電荷蓄積領域を含み得る。
フラッシュメモリは、メモリの一種であり、近時のコンピュータ及びデバイスでの多くの使用を有する。実例として、近時のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、従来のハードドライブを置き換えるために、ソリッドステートドライブ内にフラッシュメモリを利用することがコンピュータ及びその他のデバイスに対して益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されてくると共にそれらをサポートすること、並びに向上した機能のためにデバイスをリモートでアップグレードする能力を提供することを可能にするので、無線電子デバイスでは一般的である。
発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的な連続断面図及び／又は拡大図である。
発明の実施形態は、メモリセルのストリングを含むトランジスタ及び／又はメモリのアレイ、例えば、アレイの下に周辺制御回路を有するＮＡＮＤ又はその他のメモリセルのアレイ（例えば、ＣＭＯＳアンダーアレイ）を形成することに使用される方法を包含する。発明の実施形態は、いわゆる“ゲートラスト”又は“置換ゲート”処理と、いわゆる“ゲートファースト”処理と、トランジスタゲートがいつ形成されるかとは無関係な既存の又は将来開発される他の処理とを包含する。発明の実施形態はまた、製造の方法とは無関係に、トランジスタ及び／又はメモリセル（例えば、ＮＡＮＤ又はその他のメモリセル）のアレイを包含する。第１の例示的な方法の実施形態は、“ゲートラスト”又は“置換ゲート”プロセスとしてみなされ得る図１～図２８を参照して説明される。
図１は、トランジスタ及び／又はメモリセル（まだ図示されていない）の高さ方向に延伸するストリングのアレイ１２を形成する方法における構築物１０を示している。構築物１０は、導電性／導体／導電の、半導電性／半導体／半導電の、又は絶縁性／絶縁体／絶縁の（すなわち、本明細書では電気的な）材料の内の任意の１つ以上を有するベース基板１１を含む。様々な材料がベース基板１１の高さ方向に上方に形成されている。材料は、図１に描写される材料の脇に、高さ方向に内向きに、又は高さ方向に外向きにあり得る。例えば、集積回路の他の部分的に又は全体的に製作されるコンポーネントは、ベース基板１１の上方、周囲、又は内部の何処かに提供され得る。メモリセルの高さ方向に延伸するストリングのアレイ（例えば、アレイ１２）内のコンポーネントを動作するための制御及び／又はその他の周辺回路も製作され得、全体的又は部分的にアレイ又はサブアレイ内にあってもなくてもよい。更に、複数のサブアレイもまた、独立して、連携して、又はさもなければ相互に関連して製作及び動作され得る。この文書では、“サブアレイ”もアレイとみなされ得る。
基板／構築物１０は、導電性ティア（tier）１６を含む。例示的な導電性ティア１６は、導電性材料１９（例えば、ＷＳｉｘ等の金属材料）の上方に導電性材料１７（例えば、導電的にドープされたポリシリコン等の導電的にドープされた半導電性材料）を含むものとして示されている。導電性ティア１６は、アレイ１２内に形成されるであろうトランジスタ及び／又はメモリセルへの読み出し及び書き込みアクセスを制御するために使用される制御回路（例えば、周辺アンダーアレイ回路）の一部を含み得る。
構築物１０は、導電性ティア１６の上方の第１の絶縁体ティア１３と、第１の絶縁体ティア１３の上方の犠牲材料ティア１４と、犠牲材料ティア１４の上方の第２の絶縁体ティア１５とを含む。幾つかの実施形態では、第１の絶縁体ティア１３は、絶縁性金属酸化物３１を含み、第２の絶縁体ティア１５は、存在する場合には、絶縁性金属酸化物３１と同じ又は異なる組成のものであり得る絶縁性金属酸化物２３を含む。この文書の文脈において、“絶縁性金属酸化物”の“金属”は、元素半金属（すなわち、Ｂ、Ｓｉ、Ｇｅ、Ａｓ、Ｓｂ、Ｔｅ、Ｐｏ、及びＡｔ）の内の何れかを含む任意の元素金属である。幾つかの例は、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ケイ酸塩、アルミン酸塩、ＨｆｘＺｒｙＯｚ、及びＳｉｘＡｌｙＯｚを含む。一実施形態では、絶縁性金属酸化物は、複数の元素金属を含み、そうした一実施形態では、元素金属の内の１つはＳｉである。一実施形態では、絶縁性金属酸化物の少なくとも大部分は化学量論的であり、別の実施形態では、絶縁性金属酸化物の少なくとも大部分は非化学量論的である。それでも、絶縁性金属酸化物は、導電性金属酸化物種（例えば、ＲｕＯ２、ＩｒＯ２等）を含み得るが、それにもかかわらず、全体として考慮した場合には、全体的に絶縁性であり得る（すなわち、それは、２０°Ｃで１×１０－１０ジーメンス／ｃｍ以下の全体的な組成固有電気伝導率を有する）。犠牲材料ティア１４は、第１の絶縁体ティア１３の材料３１に対して選択的に、及び第２の絶縁体ティア１５の材料２３に対して選択的にエッチングされ得る犠牲材料２１を含む。１つの理想的な例は窒化ケイ素であるが、金属材料を含む任意の他の適切な材料が使用され得る。導電的にドープされた半導電性材料ティア２７は、犠牲材料ティア１４の上方にあり、導電的にドープされた半導電性材料２８（例えば、導電的にドープされたポリシリコン）を含む。
基板構築物１０は、第２の絶縁体ティア１５（及び存在する場合には、導電的にドープされた半導電性材料ティア２７）の上方にスタック１８を含む。スタック１８は、垂直方向に交互の絶縁性ティア２０及びワード線ティア２２を含み、導電性にドープされた半導電性材料ティア２７は、存在する場合には、第２の絶縁体ティア１５と絶縁性ティア２０の内の最下部との垂直方向に間に存在する。少数のティア２０及び２２のみが示されているが、数十、百以上等のティア２０及び２２を含むスタック１８である可能性が高い。周辺回路及び／又は制御回路の一部であってもなくてもよいその他の回路は、導電性ティア１６とスタック１８との間にあり得る。例えば、そうした回路の導電性材料及び絶縁性材料の垂直方向に交互の複数のティアは、ワード線ティア２２の内の最下部の下方及び／又はワード線ティア２２の最上部の上方にあり得る。それでも、処理中のこの時点で、ワード線ティア２２は、導電性材料を含まなくてもよく、絶縁性ティア２０は、絶縁性材料を含まなくてもよく、又は絶縁性でなくてもよい。例示的なワード線ティア２２は、全体的に又は部分的に犠牲的であり得る第１の材料２６（例えば、窒化ケイ素）を含む。例示的な絶縁性ティア２０は、第１の材料２６の組成とは異なる組成のものであり、全体的に又は部分的に犠牲的であり得る第２の材料２４（例えば、二酸化ケイ素）を含む。纏めて、スタック１８並びにティア１６、１３、１４、１５、及び２７は、スタック１００とみなされ得る。１つよりも多いスタック１８及び／又はスタック１００が基板１１の上方又は下方のスタック１８及び／若しくはスタック１００の上方又は下方（図示せず）にあり得るが、１つのスタック１８及び１つのスタック１００のみが示されている。更に、ティア１６、１３、１４、１５、及び２７の内の１つ以上は存在しなくてもよい。
図２及び図３を参照すると、チャネル開口部２５は、交互のティア２０及び２２中に（例えば、ドライ異方性エッチングによって）形成されている。例としてのみ、チャネル開口部２５は、行毎に４つの開口部２５の互い違いの行のグループ又は列に配列されるように示されている。任意の代替の既存の又は将来開発される配列及び構築物が使用され得る。例示的なチャネル開口部２５は、導電性ティア１６に入るものとして示され、一実施形態では、材料１７を通り抜けて材料１９上で停止するものとして示されている。
トランジスタチャネル材料は、絶縁性ティア及びワード線ティアを通って高さ方向に延伸するように個々のチャネル開口部内に形成され、アレイの個々のメモリセルは、ゲート領域（例えば、制御ゲート領域）と、ゲート領域とチャネル材料との横方向に（例えば、半径方向に）間のメモリ構造体とを含むように形成され得る。メモリ構造体は、電荷遮断材料と、蓄積材料（例えば、電荷蓄積材料）と、絶縁性電荷通過材料とを含むように形成される。個々のメモリセルの蓄積材料（例えば、ドープ又は非ドープのケイ素等のフローティングゲート材料、又は窒化ケイ素、金属ドット等の電荷捕捉材料）は、電荷遮断領域の個々に高さ方向に沿ってある。絶縁性電荷通過材料（例えば、２つの絶縁体酸化物［例えば、二酸化ケイ素］の間に挟まれた窒素含有材料［例えば、窒化ケイ素］を有するバンドギャップ工学構造体）は、チャネル材料と蓄積材料との横方向に間にある。
図４～図６を参照すると、一実施形態では、絶縁体材料５３は、垂直方向に交互のティア２０及び２２に沿って高さ方向に延伸するようにチャネル開口部２５内に形成されている。一実施形態では、絶縁体材料５３は、原子層堆積によって、絶縁材料２４に直接当たるように形成され、そうした一実施形態では、絶縁材料２４及び絶縁体材料５３は、相互に対して同じ組成のもの（例えば、ＳｉＯ２）である。一実施形態では、絶縁体材料５３は、チャネル開口部２５内のライニング５５として形成され、それらの間に横方向に延伸する底部５９によって相互接続された側壁５８を有する。
第１の電荷遮断材料５４は、絶縁体材料５３の横方向に内側に、垂直方向に交互のティア２０及び２２に沿って高さ方向に延伸するようにチャネル開口部２５内に形成されている。第１の電荷遮断材料５４は、少なくとも７．０の比誘電率（dielectric constant）ｋを有し、金属酸化物を含む。一実施形態では、第１の電荷遮断材料５４は、少なくとも８．０のｋを有し、そうした一実施形態では、少なくとも９．０のｋを有する。第１の電荷遮断材料５４は、化学量論的であってもなくてもよい。一実施形態では、第１の電荷遮断材料５４は、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｌａ、Ｓｔ、Ｔａ、及びＤｙの内の少なくとも１つを含む絶縁性金属酸化物を含む。一実施形態では、第１の電荷遮断材料５４は、アルミン酸塩及びケイ酸塩の内の少なくとも１つを含む。一実施形態では、絶縁性金属酸化物５４は、複数の元素金属を含み、一実施形態では、Ａｌ２Ｏ３を含む。一実施形態では、第１の電荷遮断材料５４は、それらの間に横方向に延伸する底部６２によって相互接続された側壁６１を有するライニング６０として形成され、底部６２は、絶縁体材料ライニング５５の底部５９の真上にある。
第２の電荷遮断材料３０は、第１の電荷遮断材料５４の横方向に内側に形成されている。第２の電荷遮断材料３０は、７．０未満のｋを有する。第２の電荷遮断絶縁性金属酸化物は、少なくとも７．０のｋを有する種を含み得るが、それにもかかわらず、全体として考慮した場合には、全体のｋは７．０未満であり得る（すなわち、それは、７．０未満の全体の組成固有のｋを有する）。一実施形態では、第２の電荷遮断材料３０は、５．０以下のｋを有し、そうした一実施形態では、４．０以下のｋを有する。第２の電荷遮断材料３０は、化学量論的であってもなくてもよく、一実施形態では、ＳｉＯ２を含む。一実施形態では、第２の電荷遮断材料３０は、垂直方向に交互のティア２０及び２２に沿って高さ方向に延伸するように形成され、一実施形態では、それらの間に横方向に延伸する底部６６によって相互接続された側壁６４を有するライニング６３を含むように形成される。
蓄積材料３２は、第２の電荷遮断材料３０の横方向に内側に形成されている。一実施形態では、蓄積材料３２は、垂直方向に交互のティア２０及び２２に沿って高さ方向に延伸し、そうした一実施形態では、それらの間に横方向に延伸する底部６９によって相互接続された側壁６８を有するライニング６７を含む。
絶縁性電荷通過材料３４は、蓄積材料３２の横方向に内側に形成されている。一実施形態では、絶縁性電荷通過材料３４は、垂直方向に交互のティア２０及び２２に沿って高さ方向に延伸し、そうした一実施形態では、それらの間に横方向に延伸する底部７２によって相互接続された側壁７１を有する、チャネル開口部２５内のライニング７０を含む。纏めて、材料５３、５４、３０、３２、及び３４は、図４において明確にするために材料３７として示されている。
チャネル材料３６は、絶縁性電荷通過材料３４の横方向に内側に、絶縁性ティア２０及びワード線ティア２２に沿って高さ方向に延伸するように形成されている。一実施形態では、チャネル材料３６は、それらの間に横方向に延伸する底部３３によって相互接続された側壁７４を有するライニング７３として形成される。例示的なチャネル材料３６は、１つ以上のケイ素、ゲルマニウム、及びいわゆるＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ、及びＧａＮ）等の適切にドープされた結晶性半導体材料を含む。
材料５３、５４、３０、３２、３４、及び３６は、例えば、スタック１８の上方への及び個々のチャネル開口部２５内へのそれらの個々の薄層の堆積と、続いてそうした背面を少なくともスタック１８の最上面に平坦化することによって形成され得る。導電性ティア１６を露出する（図示せず）ために、チャネル開口部２５のベースから材料５３、５４、３０、３２、３４、及び３６の内の１つ以上を除去するように、パンチエッチングが行われ得る（図示せず）。材料の５３、５４、３０、３２、３４、及び３６毎の例示的な厚さは、２５～１００オングストロームである。チャネル開口部２５は、半径方向に中央の固体誘電性材料３８（例えば、スピンオン誘電体、二酸化ケイ素、及び／又は窒化ケイ素）を含むものとして示されている。或いは、例としてのみで、チャネル開口部２５内の半径方向に中央部分は、空隙スペース（図示せず）を含み得、及び／又は固体材料（図示せず）を欠いていてもよい。それでも、示したような一実施形態では、チャネル材料３６は、導電性ティア１６中に形成されており、その底部３３は、導電性ティア１６内の何れの導電性材料にも直接何処にも当たらない。
図７及び図８を参照すると、水平方向に細長いトレンチ４０は、スタック１８を通って犠牲材料ティア１４まで（例えば、異方性エッチングによって）形成されている。一実施形態では、水平方向に細長いトレンチ４０は、第１の絶縁体ティア１３の底部４１の上方にある個々の底部３９を有する。そうした一実施形態では、水平方向に細長いトレンチ４０の底部３９は、第１の絶縁体ティア１３の最上部４２の上方にあり、そうした後者の一実施形態では、水平方向に細長いトレンチ４０の底部３９は、犠牲材料ティア１４の最上部４３の下方にある。
図９を参照すると、一実施形態では、犠牲側壁ライナー４４（例えば、ドープ又は非ドープのポリシリコン）が、水平方向に細長いトレンチ４０内に形成されている。そうしたものは、導電的にドープされた半導電性材料ティア２７の導電的にドープされた半導電性材料２８と同じ組成のものであり得る。そうしたライナー４４は、例えば、材料２６が犠牲的であり、犠牲材料２１（例えば、窒化ケイ素）と同じ組成を含む場合に提供され得る。そうしたものは、例えば示されるように、犠牲材料ティア１４の犠牲材料２１を露出するために、トレンチ４０の底部３９を完全に渡って延伸することからライナー４４を除去するように、パンチエッチングを受け得る。
図１０及び図１１（図１１は図１０の一部分の拡大図である）を参照すると、犠牲材料２１（図示せず）は、第１の絶縁体ティア１３の材料３１に対して選択的に、及び第２の絶縁体ティア１５の材料２３に対して選択的に、水平方向に細長いトレンチ４０を通って（例えば、犠牲材料が窒化ケイ素を含む場合にＨ３ＰＯ４を使用するウェットエッチングによって）エッチングされている。そうしたものは、空隙スペース３５を形成している。存在する場合には、犠牲側壁ライナー４４の厚さは、例えば、示されるように、それによって削減され得る。
一実施形態では、犠牲材料ティア内のチャネルの横方向に外側の側壁が最終的に露出される。そうしたものは、例としてのみ、拡大された図１２～図１５に関して示されている。図１２を参照すると、犠牲材料ティア１４内の材料５３及び５４は、（例えば、材料５３が二酸化ケイ素を含む場合には［体積で］１００：１に希釈のＨＦを使用して、並びに材料５４がＡｌ２Ｏ３を含む場合にはＨ３ＰＯ４を使用して）材料３０を露出するようにエッチングされている。そうしたものは、犠牲材料ティア１４に対して、材料５３及び／又は材料５４を上向きに及び下向きに（図示せず）エッチングし得る。
図１３を参照すると、犠牲材料ティア１４内の材料３０は、（例えば、材料３０が二酸化ケイ素を含む場合、［体積で］１００：１に希釈のＨＦを使用して）材料３２を露出するようにエッチングされている。そうしたものは、犠牲材料ティア１４に対して、材料５３、５４、及び／又は３０を上向きに及び下向きに（図示せず）エッチングし得る。
図１４は、材料３４を露出するための、犠牲材料ティア１４内にある材料３２のエッチングを示す。そうしたものは、犠牲材料ティア１４に対して、材料５３、５４、３０、及び／又は３２を上向きに及び下向きに（図示せず）エッチングし得る。例えば、材料３２が窒化ケイ素を含む場合、そうしたエッチングは、少なくともその横方向に最も外側の部分が二酸化ケイ素を含む材料３４に対して選択的にＨ３ＰＯ４又は（体積で）１０００：１に超希釈のＨＦを使用することによって起こり得る。
図１５は、例えば、材料３４が二酸化ケイ素を含む場合には１００：１に希釈のＨＦを使用した、及び／又は例えば、材料３４が窒化ケイ素も含む場合にはＨ３ＰＯ４をも使用した、チャネル材料３６に対して選択的な、露出された材料３４の例示的な後続のエッチングを示す。そうしたものは、犠牲材料ティア１４内のチャネル材料３６の横方向に外側の側壁４５の露出をもたらしている。材料５３、５４、３０、３２、及び／又は３４は、示されるように上向きに及び下向きにエッチングされ得る。
図１６～図１８（図１６は、図１８の一部分の拡大図である）を参照すると、導電性材料４６は、トレンチ４０内に及び犠牲材料ティア１４内に形成されており、犠牲材料ティア１４内のチャネル材料３６の横方向に外側の側壁４５に直接当たり、及び導電性ティア１６にチャネル材料３６を直接電気的に結合する導電性構造体５１の形成をもたらす。一実施形態では、導電性構造体５１は、第１の絶縁体ティア１３を通って延伸する。一実施形態では、導電性材料４６は、材料２８及び１７の一方又は両方と同じ組成のもの（例えば、導電的にドープされたポリシリコン等の導電的にドープされた半導電性材料）である。そうしたものはまた、一実施形態では、そうしたものが存在する場合には、犠牲側壁ライナー４４と同じ組成のものであり得る。それでも、示されるような一実施形態では、導電性構造体５１は、環４７（図１７）を含む。更に、それでも、示されるような一実施形態では、導電性構造体５１は、（ａ）導電的にドープされた半導電性材料ティア２７内にあるチャネル材料３６と（ｂ）導電的にドープされた半導電性材料ティア２７の導電的にドープされた半導電性材料２８との横方向に間の導電的にドープされた半導電性材料ティア２７内にあり得る。一実施形態では、導電的にドープされた半導電性材料２８内にある導電的に増加するドーパントは、導電性構造体５１を通ってチャネル材料３６中に、及び導電的にドープされた半導電性材料ティア２７の上方に（及びおそらく下方に）あるチャネル材料３６中に上向きに（例えば、専用のアニールステップによって、又は単にプロセス中の固有の熱処理によって）横方向に拡散される。そうした一実施形態では、導電性構造体５１は、そうした拡散作用の前後に、導電的に増加するドーパントを含む導電的にドープされた半導電性材料（例えば、４６）を含む。
図１９を参照すると、導電性材料４６（図示せず）及び犠牲側壁ライナー４４（図示せず）は、存在する場合には、例えば示されるように、導電的にドープされた半導電性材料ティア２７（存在する場合）の少なくとも下方まで、トレンチ４０を通って除去されている。
図２０及び図２１を参照すると、ワード線ティア２２の第１の材料２６（図示せず）は、（例えば、材料２６が窒化ケイ素であり、材料２４及び５３が二酸化ケイ素である場合には、液体又は蒸気Ｈ３ＰＯ４又は［体積で］１０００：１に超希釈のＨＦを主たるエッチャントとして使用して）第２の材料２４及び絶縁体材料５３に対して選択的にエッチングされている。
図２２を参照すると、（例えば、材料５３が二酸化ケイ素を含む場合に、［体積で］１００：１に希釈のＨＦを使用して）第１の電荷遮断材料５４の横方向に外側の側壁７５を露出するために、ワード線ティア２２内の絶縁体材料５３が除去されている。
図２３及び図２４を参照すると、導電性材料４８は、トレンチ４０を通ってワード線ティア２２中に、並びに第１の電荷遮断材料５４の露出した横方向に外側の側壁７５に直接に当たって形成されている。しかしながら、一例の実施形態では、導電性材料４８は、最初に堆積されたコンフォーマルな窒化チタンライナー（図示せず）を含み、別の組成の金属材料（例えば、元素タングステン）の堆積が続く。
図２５～図２７を参照すると、導電性材料４８が個々のトレンチ４０から除去されている。そうしたものは、ワード線２９と、個々のトランジスタ及び／又はメモリセル５６の高さ方向に延伸するストリング４９との形成をもたらしている。トランジスタ及び／又はメモリセル５６の凡その位置は、図２７に括弧類を用いて、図２５及び図２６に破線の輪郭を用いて幾つかが指し示されており、描写した例では、トランジスタ及び／又はメモリセル５６は本質的にリング状又は環状である。導電性材料４８は、個々のトランジスタ及び／又はメモリセル５６の制御ゲート領域５２に対応する末端５０（図２７）を有するとみなされ得る。描写した実施形態における制御ゲート領域５２は、個々のワード線２９の個々の部分を含む。材料５４、３０、３２、及び３４は、制御ゲート領域５２とチャネル材料３６との横方向に間にあるメモリ構造体６５とみなされ得る。
電荷遮断材料５４及び３０は、蓄積材料３２と個々の制御ゲート領域５２との間にある。電荷遮断は、メモリセルにおいて以下の機能を有し得る。プログラムモードでは、電荷遮断は、電荷キャリアが制御ゲートに向かって蓄積材料（例えば、フローティングゲート材料、電荷捕捉材料等）の外部を通過することを防止し得、消去モードでは、電荷遮断は、電荷キャリアが制御ゲートから蓄積材料中に流入するのを防止し得る。したがって、電荷遮断は、個々のメモリセルの制御ゲート領域と蓄積材料との間の電荷移動を遮断するように機能し得る。
図２８を参照すると、（誘電性の、及び／又は非ドープのポリシリコン等のケイ素含有の）材料５７が、個々のトレンチ４０内に形成されている。
一実施形態では、上で説明したように、ワード線ティア２２は、犠牲材料２６（図１９）を含み、方法は、導電性構造体５１を形成した後に、ワード線ティア２２の犠牲材料２６を導電性ワード線材料４８（図２３及び図２４）と置き換えることを含む。犠牲側壁ライナー４４がトレンチ４０内に形成されるそうした一実施形態では、犠牲側壁ライナー４４は、犠牲材料ティア１４内の犠牲材料２１のエッチング後に除去され、そうした一実施形態では、導電性構造体５１を形成した後に除去される。
他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様は、上で説明した実施形態に関して使用され得る。
上の例示的な処理は、チャネル材料３６を形成した後に、ワード線ティア２２内の個々のワード線２９の導電性材料４８を形成することを示す。或いは、例としてのみで、ワード線ティア内の個々のワード線の導電性材料は、第１の電荷遮断材料を形成する前に形成され得る。
発明の実施形態は、チャネル開口部２５内に、垂直方向に交互のティア２０及び２２に沿って高さ方向に延伸するライニングを順次形成することを含み、そうしたライニングは、それらの間に横方向に延伸する底部によって相互接続された側壁を個々に有する。そうしたライニングは、少なくとも７．０のｋを有する第１の電荷遮断材料５４の第１のライニング６０を含む。７．０未満のｋを有する第２の電荷遮断材料３０の第２のライニング（例えば、５４）は、第１のライニングの底部（例えば、６２）の真上にその底部（例えば、６６）を有する。蓄積材料（例えば、３２）の第３のライニング（例えば、６７）は、第２のライニングの底部の真上にある底部（例えば、６９）を含む。絶縁性電荷通過材料（例えば、３４）の第４のライニング（例えば、７３）は、第３のライニングの底部の真上にある底部（例えば、７２）を有する。チャネル材料（例えば、３６）は、垂直方向に交互のティアに沿って高さ方向に延伸するように、チャネル開口部内に形成される。チャネル材料は、第４のライニングの底部の真上にあり、導電性ティア（例えば、１６）内にある導体材料（例えば、１７、１９）から何処でも離間される。チャネル材料を導電ティア内の導体材料に直接電気的に結合する導電性構造体（例えば、５１）が形成される。そうした一実施形態では、導電性構造体は、導電性ティアとスタック（例えば、１８）との間にあるティア（例えば、１４）内のチャネル材料の横方向に外側の側壁（例えば、４５）に直接当たる。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様は、上で説明した実施形態に関して使用され得る。
発明の実施形態は、製造の方法とは無関係にメモリアレイを包含する。それにもかかわらず、そうしたメモリアレイは、方法の実施形態において本明細書で説明されるような属性の何れかを有し得る。同様に、上で説明した方法の実施形態は、デバイスの実施形態に関して説明した属性の何れかを組み込み得、形成し得る。
一実施形態では、メモリアレイ（例えば、１２）は、メモリセル（例えば、５６）のストリング（例えば、４９）を含む。そうしたアレイは、垂直方向に交互の絶縁性ティア（例えば、２０）及びワード線ティア（例えば、２２）を含む垂直スタック（例えば、１８）を含む。ワード線ティアは、個々のメモリセルのゲート領域（例えば、５２）を含む。ゲート領域の個々は、ワード線ティアの個々内のワード線（例えば、４９）の一部を含む。チャネル材料（例えば、３６）は、絶縁性ティア及びワード線ティアに沿って高さ方向に延伸する。個々のメモリセルは、個々のゲート領域とチャネル材料との横方向に間にメモリ構造体（例えば、６５）を含む。メモリ構造体は、垂直方向に交互のティアに沿って高さ方向に延伸する第１の電荷遮断材料（例えば、５４）を含む。第１の電荷遮断材料は、個々のゲート領域に直接当たり、金属酸化物を含み、少なくとも７．０のｋを有する。第２の電荷遮断材料（例えば、３０）は、第１の電荷遮断材料の横方向に内側にある。第２の電荷遮断材料は、７．０未満のｋを有する。蓄積材料（例えば、３２）は、第２の電荷遮断材料の横方向に内側にある。絶縁性電荷通過材料（例えば、３４）は、蓄積材料の横方向に内側にある。一実施形態では、メモリアレイはＮＡＮＤを含む。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様は、上で説明した実施形態に関して使用され得る。
一実施形態では、メモリアレイ（例えば、１２）は、メモリセル（例えば、５６）のストリング（例えば、４９）を含む。そうしたアレイは、導電性ティア（例えば、１６）を含む基板（例えば、１０）を含む。垂直スタックは、導電性ティアの上方に、垂直方向に交互の絶縁性ティア（例えば、２０）及びワード線ティア（例えば、２２）を含む。ワード線ティアは、個々のメモリセルのゲート領域（例えば、５２）を含む。ゲート領域の個々は、ワード線ティアの個々内のワード線（例えば、２９）の一部を含む。チャネル材料（例えば、３６）は、絶縁性ティア及びワード線ティアに沿って高さ方向に延伸し、導電性ティア内にある導体材料（例えば、１７、１９）から何処でも離間される。個々のメモリセルは、個々のゲート領域とチャネル材料との横方向に間にメモリ構造体（例えば、６５）を含む。メモリ構造体は、垂直方向に交互のティアに沿って高さ方向に延伸する第１の電荷遮断材料（例えば、５４）を含む。第１の電荷遮断材料は、個々のゲート領域に直接当たり、金属酸化物を含み、少なくとも７．０のｋを有する。第２の電荷遮断材料（例えば、３０）は、第１の電荷遮断材料の横方向に内側にある。第２の電荷遮断材料は、７．０未満のｋを有する。蓄積材料（例えば、３２）は、第２の電荷遮断材料の横方向に内側にある。絶縁性電荷通過材料（例えば、３４）は、蓄積材料の横方向に内側にある。導電性構造体（例えば、５１）は、チャネル材料を導電性ティアに直接電気的に結合する。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様は、上で説明した実施形態に関して使用され得る。
上の処理又は構築物は、そうしたコンポーネントの単一のスタック又は単一のデッキとして若しくはその内部に、又は下にあるベース基板の上方に若しくはその一部として形成されたコンポーネントのアレイに関連するとみなされ得る（とはいえ、単一のスタック／デッキは複数のティアを有し得る）。アレイ内のこうしたコンポーネントを動作又はアクセスするための制御及び／又は他の周辺回路もまた、完成した構築物の一部として何処にでも形成され得、幾つかの実施形態では、アレイの下にあり得る（例えば、ＣＭＯＳアンダーアレイ）。それでも、１つ以上の追加のそうしたスタック／デッキは、図に示され又は上で説明されるものの上方及び／又は下方に提供又は製作され得る。更に、コンポーネントのアレイは、異なるスタック／デッキ内で相互に同じであり得、又は異なり得る。介在構造体は、直ぐに垂直方向に隣接するスタック／デッキ（例えば、追加の回路及び／又は誘電体層）の間に提供され得る。また、異なるスタック／デッキは、相互に電気的に結合され得る。複数のスタック／デッキは、別々にかつ順次に（例えば、相互に積み重ねて）製作され得、又は２つ以上のスタック／デッキは本質的に同時に製作され得る。
上で論じたアセンブリ及び構造体は、集積回路／回路で使用され得、電子システムに組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
この文書では、特に明記されていない限り、“高さ方向”、“より高い”、“上部の”、“下部の”、“最上部”、“頂上”、“底部”、“上方の”、“下方の”、“下の”、“下に”、“上”、及び“下”は、一般的に、垂直方向を基準にしている。“水平方向”は、主たる基板表面に沿った一般的な方向（すなわち、１０度以内）を指し、製造中に基板が処理される方向に相対的であり得、垂直方向は、一般的にそれに直交する方向である。“正確に水平方向”への言及は、主たる基板表面に沿った方向（すなわち、そこからの角度なし）であり、製造中に基板が処理される方向に相対的であり得る。更に、本明細書で使用されるとき、“垂直方向の”及び“水平方向の”は、一般的に、相互に相対的な垂直な方向であり、三次元空間における基板の配向とは無関係である。また、“高さ方向に延伸する（elevationally-extending）”及び“高さ方向に延伸する（extend(ing)
elevationally）”とは、正確な水平方向から少なくとも４５°だけ離れた角度をなす方向を指す。更に、電界効果トランジスタに関して、“高さ方向に延伸する”、“高さ方向に延伸する”、“水平方向に延伸する（extend(ing) horizontally）”、及び“水平方向に延伸する（horizontally-extending）”等は、ソース/ドレイン領域間で動作中に電流が流れるトランジスタのチャネル長の配向を基準にしている。バイポーラ接合トランジスタに対しては、“高さ方向に延伸する”、“高さ方向に延伸する”、“水平方向に延伸する”、及び“水平方向に延伸する”等は、エミッタとコレクタとの間で動作中に電流が流れるベース長の配向を基準にしている。幾つかの実施形態では、高さ方向に延伸する任意のコンポーネント、機構、及び／又は領域は、垂直方向に、又は垂直方向の１０°以内に延伸する。
更に、“真上の”、“真下の（directly below）”、及び“真下の（directly under）”は、相互に相対的な２つの記載された領域／材料／コンポーネントの少なくとも幾らかの横方向の重なり（すなわち、水平方向）を必要とする。また、“直接（directly）”が先行しない“上方の”の使用は、他方の上方にある記載された領域/材料/コンポーネントの幾つかの部分が、他方の高さ方向に外側にあることを必要とするのみである（すなわち、２つの記載された領域/材料/コンポーネントの何れかの横方向の重なりがあるか否かとは無関係である）。同様に、“直接”が先行しない“下方の”及び“下の”の使用は、他方の下方に/下にある記載された領域/材料/コンポーネントの幾つかの部分が、他方の高さ方向に内側にあることを必要とするのみである（すなわち、２つの記載された領域/材料/コンポーネントの何れかの横方向の重なりがあるか否かとは無関係である）。
本明細書で説明する材料、領域、及び構造体の何れも、均質又は不均質であり得、それでも、そうしたものが上にある任意の材料に渡って連続的又は不連続的であり得る。１つ以上の例示的な組成が任意の材料に提供される場合、該材料は、そうした１つ以上の組成を含み得、本質的にそれからなり得、又はそれからなり得る。更に、特に明記しない限り、各材料は、原子層堆積、化学蒸着、物理蒸着、エピタキシャル成長、拡散ドーピング、及びイオン注入を例として、任意の適切な既存の又は将来開発される技術を使用して形成され得る。
また、“厚さ”それ自体（先行する方向形容詞なし）は、異なる組成の直ぐに隣接する材料の、又は直ぐに隣接する領域の最も近い表面から垂直に、所与の材料又は領域を通る平均直線距離として定義される。また、本明細書で説明する様々な材料又は領域は、実質的に一定の厚さのもの又は可変の厚さのものであり得る。可変の厚さのものである場合、厚さは、特に明記しない限り平均の厚さを指し、そうした材料又は領域は、厚さが可変であることに起因して、幾つかの最小の厚さと幾つかの最大の厚さとを有するであろう。本明細書で使用されるとき、“異なる組成”は、例えば、そうした材料又は領域が均質でない場合、相互に直接当たり得る２つの記載された材料又は領域のそれらの部分が化学的及び／又は物理的に異なることを必要とするのみである。２つの記載された材料又は領域が相互に直接当たらない場合、“異なる組成”は、そうした材料又は領域が均質でない場合、相互に最も近い２つの記載された材料又は領域のそれらの部分が化学的及び／又は物理的に異なることを必要とするのみである。この文書では、材料、領域、又は構造体は、記載された材料、領域、又は構造体が相互に少なくとも何らかの物理的に接する接触にある場合、相互に“直接当たる（directly against）”。対照的に、“直接”が先行しない“上方に（over）”、“上の”、“隣接する”、“沿って”、及び“当たる”は、“直接当たる”と共に、介在する材料、領域、又は構造体が、記載された材料、領域、又は構造体の相互に物理的に接する接触のない構築物を包含する。
本明細書において、領域－材料－コンポーネントは、通常の動作において電流が一方から他方へ連続的に流れることが可能であり、そうしたことが十分に生成される場合に、亜原子の正及び／又は負の電荷の移動によって主にそうする場合に、相互に“電気的に結合される”。別の電子コンポーネントは、領域－材料－コンポーネントの間にあり得、それらに電気的に結合され得る。対照的に、領域－材料－コンポーネントが“直接電気的に結合される”と称される場合、直接電気的に結合された領域－材料－コンポーネントの間には、介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗器、トランスデューサ、スイッチ、ヒューズ等）はない。
本明細書の導電性／導体／導電の材料の何れかの組成は、金属材料、及び／又は導電的にドープされた半導電性／半導体／半導電の材料であり得る。“金属材料”は、元素金属、２つ以上の元素金属の任意の混合物又は合金、及び任意の１つ以上の導電性金属化合物の内の何れか１つ又は組み合わせである。
本明細書において、エッチング、エッチングすること、除去すること、除去、堆積すること、形成すること、及び／又は形成に関する“選択的”は、体積で少なくとも２：１の比率で作用されるように、別の記載された材料に対する、ある記載された材料のそうした作用である。更に、選択的に堆積すること、選択的に成長すること、又は選択的に形成することは、堆積すること、成長すること、又は形成することの少なくとも最初の７５オングストロームに対して体積で少なくとも２：１の比率で別の記載された１つ以上の材料に対して、ある材料を堆積すること、成長すること、又は形成することである。
特に明記しない限り、本明細書における“又は”の使用は、何れか及び両方を包含する。
［結論］
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することを含む。第１の電荷遮断材料は、垂直方向に交互のティアに沿って高さ方向に延伸するように形成される。第１の電荷遮断材料は、少なくとも７．０のｋを有し、金属酸化物を含む。第２の電荷遮断材料は、第１の電荷遮断材料の横方向に内側に形成される。第２の電荷遮断材料は、７．０未満のｋを有する。蓄積材料は、第２の電荷遮断材料の横方向に内側に形成される。絶縁性電荷通過材料は、蓄積材料の横方向に内側に形成される。チャネル材料は、絶縁性電荷通過材料の横方向に内側に、絶縁性ティア及びワード線ティアに沿って高さ方向に延伸するように形成される。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することを含む。ワード線ティアは、犠牲材料を含む。チャネル開口部は、絶縁性ティア及びワード線ティアを通って形成される。絶縁体材料は、垂直方向に交互のティアに沿って高さ方向に延伸するようにチャネル開口部内に形成される。第１の電荷遮断材料は、絶縁体材料の横方向に内側に、垂直方向に交互のティアに沿って高さ方向に延伸するようにチャネル開口部内に形成される。第１の電荷遮断材料は、少なくとも７．０のｋを有し、金属酸化物を含む。第２の電荷遮断材料は、第１の電荷遮断材料の横方向に内側に、垂直方向に交互のティアに沿って高さ方向に延伸するようにチャネル開口部内に形成される。第２の電荷遮断材料は、７．０未満のｋを有する。蓄積材料は、第２の電荷遮断材料の横方向に内側に、垂直方向に交互のティアに沿って高さ方向に延伸するようにチャネル開口部内に形成される。絶縁性電荷通過材料は、蓄積材料の横方向に内側に、垂直方向に交互のティアに沿って高さ方向に延伸するようにチャネル開口部内に形成される。チャネル材料は、絶縁性電荷通路材料の横方向に内側に、垂直方向に交互のティアに沿って高さ方向に延伸するようにチャネル開口部内に形成される。チャネル材料が形成された後、犠牲材料は、ワード線ティア内にある絶縁体材料に対して選択的にワード線ティアから除去される。犠牲材料が除去された後、絶縁体材料は、第１の電荷遮断材料の横方向に外側の側壁を露出するためにワード線ティア内で除去される。導電性ワード線材料は、第１の電荷遮断材料の露出した横方向に外側の側壁に直接当たるワード線ティア内に形成される。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、導電性ティアを形成することを含む。垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックは、導電ティアの上方に形成される。チャネル開口部は、絶縁性ティア及びワード線ティアを通って形成される。垂直方向に交互のティアに沿って高さ方向に延伸するライニングは、チャネル開口部内に順次形成される。ライニングは、それらの間に横方向に延伸する底部によって相互接続された側壁を個々に有する。ライニングは、少なくとも７．０のｋを有する第１の電荷遮断材料の第１のライニングと、７．０未満のｋを有する第２の電荷遮断材料の第２のライニングとを含む。第２のライニングの底部は、第１のライニングの底部の真上にある。蓄積材料の第３のライニングは、第２のライニングの底部の真上にある底部を有する。絶縁性電荷通過材料の第４のライニングは、第３のライニングの底部の真上にある底部を有する。チャネル材料は、垂直方向に交互のティアに沿って高さ方向に延伸するようにチャネル開口部内に形成される。チャネル材料は、第４のライニングの底部の真上にあり、導電性ティア内にある導体材料から何処でも離間される。チャネル材料を導電性ティア内の導体材料に直接電気的に結合する導電性構造体が形成される。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、垂直方向に交互の絶縁性ティア及びワード線ティアを含む垂直スタックを含む。ワード線ティアは、個々のメモリセルのゲート領域を含む。ゲート領域の個々は、ワード線ティアの個々内のワード線の一部を含む。チャネル材料は、絶縁性ティア及びワード線ティアに沿って高さ方向に延伸する。個々のメモリセルは、個々のゲート領域とチャネル材料との横方向に間にメモリ構造体を含む。メモリ構造体は、垂直方向に交互のティアに沿って高さ方向に延伸する第１の電荷遮断材料を含む。第１の電荷遮断材料は、個々のゲート領域に直接当たり、少なくとも７．０のｋを有する金属酸化物を含む。第２の電荷遮断材料は、第１の電荷遮断材料の横方向に内側にある。第２の電荷遮断材料は、７．０未満のｋを有する。蓄積材料は、第２の電荷遮断材料の横方向に内側にある。絶縁性電荷通過材料は、蓄積材料の横方向に内側にある。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、導電性ティアを含む基板を含む。垂直スタックは、垂直方向に交互の絶縁性ティア及びワード線ティアを含み、導電性ティアの上方にある。ワード線ティアは、個々のメモリセルのゲート領域を含む。ゲート領域の個々は、ワード線ティアの個々内のワード線の一部を含む。チャネル材料は、絶縁性ティア及びワード線ティアに沿って高さ方向に延伸し、導電性ティア内にある導体材料から何処でも離間される。個々のメモリセルは、個々のゲート領域とチャネル材料との横方向に間にメモリ構造体を含む。メモリ構造体は、垂直方向に交互のティアに沿って高さ方向に延伸する第１の電荷遮断材料を含む。第１の電荷遮断材料は、個々のゲート領域に直接当たり、少なくとも７．０のｋを有する金属酸化物を含む。第２の電荷遮断材料は、第１の電荷遮断材料の横方向に内側にある。第２の電荷遮断材料は、７．０未満のｋを有する。蓄積材料は、第２の電荷遮断材料の横方向に内側にある。絶縁性電荷通過材料は、蓄積材料の横方向に内側にある。導電性構造体は、チャネル材料を導電性ティアに直接電気的に結合する。

Claims (36)

  1. メモリセルのストリングを含むメモリアレイを形成することに使用される方法であって、
    垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することと、
    垂直方向に交互の前記ティアに沿って高さ方向に延伸するように第１の電荷遮断材料を形成することであって、前記第１の電荷遮断材料は、少なくとも７．０のｋを有し、金属酸化物を含むことと、
    前記第１の電荷遮断材料の横方向に内側に第２の電荷遮断材料を形成することであって、前記第２の電荷遮断材料は、７．０未満のｋを有することと、
    前記第２の電荷遮断材料の横方向に内側に蓄積材料を形成することと、
    前記蓄積材料の横方向に内側に絶縁性電荷通過材料を形成することと、
    前記絶縁性電荷通過材料の横方向に内側に、前記絶縁性ティア及び前記ワード線ティアに沿って高さ方向に延伸するようにチャネル材料を形成することと
    を含む、方法。
  2. 前記第１の電荷遮断材料は、少なくとも８．０のｋを有し、前記第２の電荷遮断材料は、５．０以下のｋを有する、請求項１に記載の方法。
  3. 前記第１の電荷遮断材料は、少なくとも９．０のｋを有し、前記第２の電荷遮断材料は、４．０以下のｋを有する、請求項２に記載の方法。
  4. 前記第１の電荷遮断材料は、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｌａ、Ｓｃ、Ｔａ、及びＤｙの内の少なくとも１つを含む絶縁性金属酸化物を含む、請求項１に記載の方法。
  5. 前記第１の電荷遮断材料は、アルミン酸塩及びケイ酸塩の内の少なくとも１つを含む、請求項４に記載の方法。
  6. 前記絶縁性金属酸化物は複数の元素金属を含む、請求項４に記載の方法。
  7. 前記絶縁性金属酸化物はＡｌ２Ｏ３を含む、請求項４に記載の方法。
  8. 前記第２の電荷遮断材料はＳｉＯ２を含む、請求項１に記載の方法。
  9. 前記チャネル材料を形成した後に、前記ワード線ティア内に個々のワード線の導電性材料を形成することを含む、請求項１に記載の方法。
  10. 前記第１の電荷遮断材料を形成することの前に、垂直方向に交互の前記ティアに沿って高さ方向に延伸するように絶縁体材料を形成することと、
    前記導電性材料を形成することの前に、前記第１の電荷遮断材料の横方向に外側の側壁を露出するために前記ワード線ティア内の前記絶縁体材料を除去することであって、前記導電性材料は、前記第１の電荷遮断材料の露出した横方向に外側の前記側壁に直接当たる前記ワード線ティア内に形成されることと
    を含む、請求項９に記載の方法。
  11. 原子層堆積によって、前記絶縁性ティアの絶縁材料に直接当たるように前記絶縁体材料を形成することを含む、請求項１０に記載の方法。
  12. 前記絶縁材料と前記絶縁体材料とは、相互に同じ組成のものである、請求項１１に記載の方法。
  13. 前記第１の電荷遮断材料を形成することの前に、前記ワード線ティア内に個々のワード線の導電性材料を形成することを含む、請求項１に記載の方法。
  14. 垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記第２の電荷遮断材料、前記蓄積材料、及び前記絶縁性電荷通過材料の各々を形成することを含む、請求項１に記載の方法。
  15. ＣＭＯＳアンダーアレイ回路を形成することを含む、請求項１に記載の方法。
  16. メモリセルのストリングを含むメモリアレイを形成することに使用される方法であって、
    垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することであって、前記ワード線ティアは犠牲材料を含むことと、
    前記絶縁性ティア及びワード線ティアを通ってチャネル開口部を形成することと、
    垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記チャネル開口部内に絶縁体材料を形成することと、
    前記絶縁体材料の横方向に内側に、垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記チャネル開口部内に第１の電荷遮断材料を形成することであって、前記第１の電荷遮断材料は、少なくとも７．０のｋを有し、金属酸化物を含むことと、
    前記第１の電荷遮断材料の横方向に内側に、垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記チャネル開口部内に第２の電荷遮断材料を形成することであって、前記第２の電荷遮断材料は、７．０未満のｋを有することと、
    前記第２の電荷遮断材料の横方向に内側に、垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記チャネル開口部内に蓄積材料を形成することと、
    前記蓄積材料の横方向に内側に、垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記チャネル開口部内に絶縁性電荷通過材料を形成することと、
    前記絶縁性電荷通路材料の横方向に内側に、垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記チャネル開口部内にチャネル材料を形成することと、
    前記チャネル材料を形成した後に、前記ワード線ティア内にある前記絶縁体材料に対して選択的に前記ワード線ティアから前記犠牲材料を除去することと、
    前記犠牲材料を除去した後に、前記第１の電荷遮断材料の横方向に外側の側壁を露出するために、前記ワード線ティア内の前記絶縁体材料を除去することと、
    前記第１の電荷遮断材料の露出した横方向に外側の前記側壁に直接当たる前記ワード線ティア内に導電性ワード線材料を形成することと
    を含む、方法。
  17. 前記第１の電荷遮断材料はＡｌ２Ｏ３を含み、前記第２の電荷遮断材料はＳｉＯ２を含む、請求項１６に記載の方法。
  18. 前記絶縁体材料はＳｉＯ２を含む、請求項１７に記載の方法。
  19. 前記犠牲材料はＳｉ３Ｎ４を含み、絶縁体材料はＳｉＯ２を含み、前記犠牲材料の前記除去することは、Ｈ３ＰＯ４を用いたエッチングを含み、前記絶縁体材料の前記除去することは、ＨＦを用いたエッチングを含む、請求項１６に記載の方法。
  20. メモリセルのストリングを含むメモリアレイを形成することに使用される方法であって、
    導電性ティアを形成することと、
    前記導電性ティアの上方に垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することと、
    前記絶縁性ティア及びワード線ティアを通ってチャネル開口部を形成することと、
    垂直方向に交互の前記ティアに沿って高さ方向に延伸するライニングを前記チャネル開口部内に順次形成することであって、前記ライニングは、それらの間に横方向に延伸する底部によって相互接続された側壁を個々に有し、前記ライニングは、
    少なくとも７．０のｋを有する第１の電荷遮断材料の第１のライニングと、
    ７．０未満のｋを有する第２の電荷遮断材料の第２のライニングであって、前記第２のライニングの底部は、前記第１のライニングの底部の真上にある、前記第２のライニングと、
    前記第２のライニングの前記底部の真上にその底部がある蓄積材料の第３のライニングと、
    前記第３のライニングの前記底部の真上にその底部がある絶縁性電荷通過材料の第４のライニングと
    を含むことと、
    垂直方向に交互の前記ティアに沿って高さ方向に延伸するように、前記チャネル開口部内にチャネル材料を形成することであって、前記チャネル材料は、前記第４のライニングの前記底部の真上にあり、前記導電性ティア内にある導体材料から何処でも離間されることと、
    前記チャネル材料を前記導電性ティア内の前記導体材料に直接電気的に結合する導電性構造体を形成することと
    を含む、方法。
  21. 前記第１のライニングを形成することの前に、垂直方向に交互の前記ティアに沿って高さ方向に延伸する前記チャネル開口部内に絶縁体材料ライニングを形成することであって、前記絶縁体材料ライニングは、それらの間に横方向に延伸する底部によって相互に接続された側壁を有し、前記第１のライニングの前記底部は、前記絶縁体材料ライニングの前記底の部の真上にあることを含む、請求項２０に記載の方法。
  22. 前記チャネル材料は、それらの間に横方向に延伸する底部によって相互接続された側液を有するライニングを含むように形成され、前記チャネル材料の前記底部は、前記第４のライニングの前記底部の真上にある、請求項２０に記載の方法。
  23. 前記導電性ティアと前記スタックとの間にあるティア内に、前記チャネル材料の横方向外側の側壁に直接当たる前記導電性構造体を形成することを含む、請求項２０に記載の方法。
  24. メモリセルのストリングを含むメモリアレイであって、
    垂直方向に交互の絶縁性ティア及びワード線ティアを含む垂直スタックであって、前記ワード線ティアは、個々のメモリセルのゲート領域を含み、前記ゲート領域の個々は、前記ワード線ティアの個々内のワード線の一部を含む、前記垂直スタックと、
    前記絶縁性ティア及び前記ワード線ティアに沿って高さ方向に延伸するチャネル材料と、
    個々の前記ゲート領域と前記チャネル材料との横方向に間にメモリ構造体を含む個々の前記メモリセルであって、前記メモリ構造体は、
    垂直方向に交互の前記ティアに沿って高さ方向に延伸する第１の電荷遮断材料であって、個々の前記ゲート領域に直接当たり、金属酸化物を含み、少なくとも７．０のｋを有する前記第１の電荷遮断材料と、
    前記第１の電荷遮断材料の横方向に内側にある第２の電荷遮断材料であって、７．０未満のｋを有する前記第２の電荷遮断材料と、
    前記第２の電荷遮断材料の横方向に内側にある蓄積材料と、
    前記蓄積材料の横方向に内側にある絶縁性電荷通過材料と
    を含む、個々の前記メモリセルと
    を含む、メモリアレイ。
  25. ＮＡＮＤを含む、請求項２４に記載のメモリアレイ。
  26. ＣＭＯＳアンダーアレイ回路を含む、請求項２４に記載のメモリアレイ。
  27. 前記第１の電荷遮断材料は、少なくとも８．０のｋを有し、前記第２の電荷遮断材料は、５．０以下のｋを有する、請求項２４に記載のメモリアレイ。
  28. 前記第１の電荷遮断材料は、少なくとも９．０のｋを有し、前記第２の電荷遮断材料は、４．０以下のｋを有する、請求項２６に記載のメモリアレイ。
  29. 前記第１の電荷遮断材料は、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｌａ、Ｓｃ、Ｔａ、及びＤｙの内の少なくとも１つを含む絶縁性金属酸化物を含む、請求項２４に記載のメモリアレイ。
  30. 前記第１の電荷遮断材料は、アルミン酸塩及びケイ酸塩の内の少なくとも１つを含む、請求項２８に記載のメモリアレイ。
  31. 前記絶縁性金属酸化物は複数の元素金属を含む、請求項２８に記載のメモリアレイ。
  32. 前記絶縁性金属酸化物はＡｌ２Ｏ３を含む、請求項２８に記載のメモリアレイ。
  33. 前記第２の電荷遮断材料はＳｉＯ２を含む、請求項２４に記載のメモリアレイ。
  34. 前記第２の電荷遮断材料は、前記第１の電荷遮断材料に直接当たり、前記蓄積材料は、前記第２の電荷遮断材料に直接当たり、前記絶縁性電荷通過材料は、前記蓄積材料に直接当たる、請求項２４に記載のメモリアレイ。
  35. メモリセルのストリングを含むメモリアレイであって、
    導電性ティアを含む基板と、
    前記導電性ティアの上方に垂直方向に交互の絶縁性ティア及びワード線ティアを含む垂直スタックであって、前記ワード線ティアは、個々のメモリセルのゲート領域を含み、前記ゲート領域の個々は、前記ワード線ティアの個々内のワード線の一部を含む、前記垂直スタックと、
    前記絶縁性ティア及び前記ワード線ティアに沿って高さ方向に延伸し、前記導電性ティア内にある導体材料から何処でも離間されるチャネル材料と、
    個々の前記ゲート領域と前記チャネル材料との横方向に間にメモリ構造体を含む個々の前記メモリセルであって、前記メモリ構造体は、
    垂直方向に交互の前記ティアに沿って高さ方向に延伸する第１の電荷遮断材料であって、個々の前記ゲート領域に直接当たり、金属酸化物を含み、少なくとも７．０のｋを有する前記第１の電荷遮断材料と、
    前記第１の電荷遮断材料の横方向に内側にある第２の電荷遮断材料であって、７．０未満のｋを有する前記第２の電荷遮断材料と、
    前記第２の電荷遮断材料の横方向に内側にある蓄積材料と、
    前記蓄積材料の横方向に内側にある絶縁性電荷通過材料と
    を含む、個々の前記メモリセルと、
    前記チャネル材料を前記導電性ティアに直接電気的に結合する導電性構造体と
    を含む、メモリアレイ。
  36. 導電性ティアと前記スタックとの間にあるティア内に、前記チャネル材料の横方向に外側の側壁に直接当たる導電性構造体を形成することを含む、請求項３４に記載のメモリアレイ。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631740B2 (en) * 2020-11-13 2023-04-18 Micron Technology, Inc. Memory array and method used in forming a memory array comprising strings of memory cells
US11996151B2 (en) * 2021-05-10 2024-05-28 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US20220399363A1 (en) * 2021-06-15 2022-12-15 Micron Technology, Inc. Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Including A Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11895835B2 (en) * 2021-06-15 2024-02-06 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods including a method used in forming a memory array comprising strings of memory cells
US20230057852A1 (en) * 2021-08-23 2023-02-23 Micron Technology, Inc. Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
TWI809533B (zh) * 2021-10-19 2023-07-21 旺宏電子股份有限公司 記憶體元件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281470A (ja) * 2006-04-04 2007-10-25 Samsung Electronics Co Ltd 金属酸化物絶縁膜内に電荷保存ナノクリスタルを有する集積回路メモリ装置のゲート構造物及びその形成方法
US20130270625A1 (en) * 2012-04-16 2013-10-17 Byong-hyun JANG Three-dimensional semiconductor memory devices and methods of fabricating the same
US20150162342A1 (en) * 2013-12-09 2015-06-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20160079267A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20170148800A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Inc. Three dimensional nand device containing dielectric pillars for a buried source line and method of making thereof
US20170207226A1 (en) * 2016-01-18 2017-07-20 SK Hynix Inc. Semiconductor device
JP2017168527A (ja) * 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体記憶装置およびその製造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735534B1 (ko) 2006-04-04 2007-07-04 삼성전자주식회사 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법
US7816727B2 (en) * 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
JP2009164260A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 不揮発性半導体メモリ
JP5300419B2 (ja) 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101585616B1 (ko) 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR20110135692A (ko) 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20120068392A (ko) 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
KR101206157B1 (ko) 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102234273B1 (ko) * 2014-07-02 2021-04-02 삼성전자주식회사 반도체 메모리 장치
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9368509B2 (en) 2014-10-15 2016-06-14 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
US9576971B2 (en) 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
KR101946179B1 (ko) 2014-12-09 2019-02-08 샌디스크 테크놀로지스 엘엘씨 백 게이트 전극을 갖는 3차원 메모리 구조
US9484357B2 (en) 2014-12-16 2016-11-01 Sandisk Technologies Llc Selective blocking dielectric formation in a three-dimensional memory structure
KR20160080365A (ko) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160094186A (ko) 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조방법
US9627402B2 (en) * 2015-02-11 2017-04-18 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9553105B2 (en) 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
KR102332359B1 (ko) 2015-05-19 2021-11-29 삼성전자주식회사 수직형 메모리 장치
US9741732B2 (en) * 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
KR102453709B1 (ko) * 2015-10-29 2022-10-12 삼성전자주식회사 수직형 메모리 장치
KR102543998B1 (ko) * 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9741737B1 (en) 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US9922716B2 (en) 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
KR102609348B1 (ko) 2016-10-26 2023-12-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10020363B2 (en) 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10128265B2 (en) 2017-01-18 2018-11-13 Micron Technology, Inc. Memory cells, integrated structures and memory arrays
US9978772B1 (en) 2017-03-14 2018-05-22 Micron Technology, Inc. Memory cells and integrated structures
US10170492B2 (en) 2017-04-07 2019-01-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10043819B1 (en) * 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
CN108807405B (zh) 2018-06-12 2020-10-27 长江存储科技有限责任公司 三维存储器及其制作方法
US10748922B2 (en) * 2018-11-28 2020-08-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
CN109768144B (zh) 2018-12-25 2020-03-31 旭宇光电（深圳）股份有限公司 植物照明用的发光装置
US11380699B2 (en) 2019-02-28 2022-07-05 Micron Technology, Inc. Memory array and methods used in forming a memory array
US10903237B1 (en) 2019-11-01 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device including stepped connection plates and methods of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281470A (ja) * 2006-04-04 2007-10-25 Samsung Electronics Co Ltd 金属酸化物絶縁膜内に電荷保存ナノクリスタルを有する集積回路メモリ装置のゲート構造物及びその形成方法
US20130270625A1 (en) * 2012-04-16 2013-10-17 Byong-hyun JANG Three-dimensional semiconductor memory devices and methods of fabricating the same
US20150162342A1 (en) * 2013-12-09 2015-06-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20160079267A1 (en) * 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20170148800A1 (en) * 2015-11-20 2017-05-25 Sandisk Technologies Inc. Three dimensional nand device containing dielectric pillars for a buried source line and method of making thereof
US20170207226A1 (en) * 2016-01-18 2017-07-20 SK Hynix Inc. Semiconductor device
JP2017168527A (ja) * 2016-03-14 2017-09-21 東芝メモリ株式会社 半導体記憶装置およびその製造方法

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