KR101660432B1 - 수직 구조의 반도체 메모리 소자 - Google Patents

수직 구조의 반도체 메모리 소자 Download PDF

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Abstract

상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 메모리 소자가 개시된다. 상기 반도체 메모리 소자는 제 1 영역 및 불순물이 주입된 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 1 영역으로부터 수직으로 연장되는 반도체 영역, 상기 반도체 영역의 측벽을 따라서 상기 기판의 제 1 영역 상에 서로 수직으로 이격하여 배열되는 게이트 전극들, 상기 반도체 영역과 상기 게이트 전극들 사이에 배치되는 게이트 유전막, 상기 기판의 제 2 영역에 수직하게 연결되는 기판 콘택 전극, 및 상기 게이트 전극들 중 적어도 일부 및 상기 기판 콘택 전극 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함한다.

Description

수직 구조의 반도체 메모리 소자{Semiconductor memory device having vertical structure}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 메모리 셀들이 수직으로 배열된 반도체 메모리 소자에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 갖는 반도체 메모리 소자가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는 수직으로 배열된 트랜지스터들과 불순물 영역에 연결된 전극 사이의 절연파괴 전압을 증가시키고 기생 캐패시턴스를 감소시키고 킬 수 있는 수직 구조의 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 메모리 소자가 개시된다. 상기 반도체 메모리 소자는 제 1 영역 및 불순물이 주입된 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 1 영역으로부터 수직으로 연장되는 반도체 영역, 상기 반도체 영역의 측벽을 따라서 상기 기판의 제 1 영역 상에 서로 수직으로 이격하여 배열되는 게이트 전극들, 상기 반도체 영역과 상기 게이트 전극들 사이에 배치되는 게이트 유전막, 상기 기판의 제 2 영역에 수직하게 연결되는 기판 콘택 전극, 및 상기 게이트 전극들 중 적어도 일부 및 상기 기판 콘택 전극 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함한다.
상기 반도체 메모리 소자의 일 예에 따르면, 상기 반도체 영역, 상기 게이트 전극들 및 상기 게이트 유전막은 선택 트랜지스터들 및 상기 선택 트랜지스터들 사이에 배열되는 메모리 셀 트랜지스터들을 포함하는 메모리 셀 스트링을 구성할 수 있다. 또한, 상기 기판의 도전형과 상기 제 2 영역에 주입된 불순물의 도전형이 동일할 수 있으며, 상기 기판 콘택 전극을 통해 상기 기판에 소거 전압이 인가됨으로써 상기 메모리 셀 트랜지스터들에 저장된 데이터가 소거될 수 있다.
상기 반도체 메모리 소자의 다른 예에 따르면, 상기 기판의 도전형과 상기 제 2 영역에 주입된 불순물의 도전형이 반대일 수 있으며, 상기 제 2 영역은 상기 게이트 전극들 중 최하단 게이트 전극을 포함하는 트랜지스터의 소스 영역일 수 있다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 게이트 전극들 중 일부의 게이트 전극으로부터 상기 기판 콘택 전극을 절연시키기 위해 상기 일부의 게이트 전극과 상기 기판 콘택 전극 사이에 배치되는 스페이서를 더 포함할 수 있다. 또한, 상기 일부의 게이트 전극은 메모리 셀 스트링의 접지 선택 트랜지스터를 구성할 수 있다. 또한, 상기 게이트 유전막은 상기 반도체 영역과 상기 게이트 전극 사이에서 상기 반도체 영역으로부터 순차적으로 적층되는 터널링 절연층, 전하 저장층 및 배리어 절연층을 포함할 수 있으며, 상기 스페이서는 상기 배리어 절연층의 물질에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 공기 간극으로 이루어지는 상기 절연 영역은 상기 기판 콘택 전극의 측면 전체를 둘러쌀 수 있다. 또한, 상기 기판 콘택 전극은 상기 기판으로부터 상기 게이트 전극들 중 최상단 게이트 전극보다 높게 형성될 수 있다. 또한, 상기 기판 콘택 전극은 상기 기판으로부터 상기 게이트 전극들 중 메모리 셀 스트링의 메모리 셀 트랜지스터를 구성하는 게이트 전극보다 낮게 형성될 수 있다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 기판의 상기 제 1 영역으로부터 수직으로 연장되는 절연성 필라를 더 포함할 수 있으며, 상기 절연성 필라의 측면 및 상면은 상기 반도체 영역에 의해 둘러싸일 수 있다.
상기 반도체 메모리 소자의 또 다른 예에 따르면, 상기 게이트 유전막은 상기 반도체 영역과 상기 게이트 전극 사이에서 상기 반도체 영역으로부터 순차적으로 적층되는 터널링 절연층, 전하 저장층 및 배리어 절연층을 포함할 수 있다. 또한, 상기 게이트 유전막은 상기 반도체 영역의 측면을 따라서 상기 기판에 수직 방향으로 요철 없이 균일하게 배치될 수 있다. 또한, 상기 게이트 유전막은 상기 게이트 전극들의 상부 표면과 하부 표면을 덮도록 배치될 수 있다. 또한, 상기 게이트 유전막은 상기 게이트 전극들 중 최하단 게이트 전극과 상기 기판 사이에 배치되며, 상기 반도체 영역과 상기 제 2 영역 사이의 상기 기판은 상기 최하단 게이트 전극을 포함하는 트랜지스터의 채널로 이용될 수 있다. 또한, 상기 기판의 상기 제 2 영역의 상부 표면은 상기 기판 콘택 전극의 하부 표면보다 높게 위치할 수 있다.
본 발명의 다른 형태에 따른 반도체 메모리 소자는 제 1 방향과 상기 제 1 방향에 수직한 제 2 방향으로 연장되는 기판, 상기 기판으로부터 상기 제 1 방향 및 상기 제 2 방향에 수직한 제 3 방향으로 연장되며, 상기 제 1 방향 및 상기 제 2 방향으로 이격하여 배열되는 기둥 형상의 반도체 영역들, 상기 반도체 영역들의 측벽들을 따라서 상기 제 3 방향으로 배열되는 메모리 셀 스트링들, 상기 메모리 셀 스트링들 사이에서 상기 제 2 방향으로 연장되도록 상기 기판에 형성되는 불순물 영역, 상기 기판의 상기 불순물 영역에 연결되는 기판 콘택 전극, 및 상기 메모리 셀 스트링들과 상기 기판 콘택 전극 사이에 공기 간극으로 이루어지는 절연 영역을 포함한다.
상기 반도체 메모리 소자의 일 예에 따르면, 상기 기판 콘택 전극은 상기 불순물 영역 상에서 상기 제 2 방향으로 연장되는 라인 형상일 수 있다. 또한, 다른 예에 따르면, 상기 기판 콘택 전극은 상기 불순물 영역 상에서 상기 제 2 방향으로 이격하여 배열되고 상기 제 3 방향으로 연장되는 필라 형상일 수 있다.
본 발명의 또 다른 형태에 따른 반도체 메모리 소자는 제 1 영역 및 제 2 영역을 포함하는 기판, 상기 기판의 상기 제 1 영역 상에 수직하게 배열되는 메모리 셀 스트링, 상기 기판의 상기 제 2 영역 상에 배치되는 기판 콘택 전극, 및 상기 메모리 셀 스트링 및 상기 기판 콘택 전극 사이에 공기 간극(air gap)으로 이루어지는 절연 영역을 포함한다.
본 발명의 반도체 메모리 소자에 따르면, 불순물 영역에 연결된 기판 콘택 전극, 예컨대, 공통 소스 라인과 수직으로 배열된 트랜지스터들 사이의 절연파괴 전압을 증가시키고 기생 캐패시턴스를 감소시킬 수 있으며, 그에 따라 노이즈를 줄일 수 있으며, 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 일 실시예의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자 내의 일부의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예들에 따른 반도체 메모리 소자 내의 일부의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도들이다.
도 5는 본 발명의 다른 실시예들에 따른 반도체 메모리 소자 내의 일부의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도들이다.
도 6a은 도 3의 게이트 유전막을 설명하기 위한 것으로서 도 3의 A 부분에 대한 확대도이며, 도 6b는 본 발명의 다른 실시예에 따라서 도 3에 도시된 실시예의 변형된 게이트 유전막을 확대하여 도시한다.
도 7은 도 5의 게이트 유전막을 설명하기 위한 것으로서 도 5의 B 부분에 대한 확대도이다.
도 8a 내지 도 8l은 도 3의 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다.
도 9a 내지 도 9h는 도 5의 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 5의 사시도를 y 방향에서 바라본 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 개략적인 블록 다이어그램이다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 12는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
상술한 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면, 및 이와 관련된 이하의 발명의 다양한 실시예들을 통해서 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
아래의 설명에서 어떤 막, 층 또는 영역이 다른 막, 층 또는 영역, 또는 기판 상에 존재한다고 기술되는 경우, 이는 다른 막, 층 또는 영역, 또는 기판의 바로 위에 존재할 수도 있고, 그 사이에 제3의 막, 층 또는 영역이 개재될 수도 있다. 또한, 도면들에서 각 막, 층 또는 영역의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 한정하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 막, 층, 영역, 부재, 요소, 단계, 동작, 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 막, 층, 영역, 부재, 요소, 단계, 동작, 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 막, 층, 영역, 부재 및/또는 요소들을 설명하기 위하여 사용되지만, 이들 막, 층, 영역, 부재 및/또는 요소들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 막, 층, 영역, 부재 또는 요소를 다른 막, 층, 영역, 부재 또는 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 막, 층, 영역, 부재 또는 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 막, 층, 영역, 부재 또는 요소를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 일 실시예의 메모리 셀 어레이의 등가회로도이다. 도 1은 수직 채널 구조를 가지는 수직 구조의 NAND 플래시 메모리 소자의 등가회로도를 도시한다.
도 1을 참조하면, 메모리 셀 어레이(10)는 x 방향과 y 방향으로 배열된 복수의 메모리 셀 스트링(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미 도시)의 상부면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1, MC2, ...,, MCn-1, MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬로 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 결합되어 이들에 결합된 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인 측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스 측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1, MC2, ..., MCn-1, MCn) 중 동일 층에 배열된 메모리 셀들(MC1, MC2, ..., MCn-1 또는 MCn)의 각 게이트들에는 y 방향으로 연장되는 워드 라인(WL1, WL2, ..., WLn-1, WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 구동에 따라 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이의 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn) 사이의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL) 사이의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 메모리 셀 어레이의 등가회로도이다. 도 2는 수직 채널 구조를 가지는 수직형 NAND 플래시 메모리 소자에 포함될 수 있는 하나의 메모리 셀 스트링(11A)의 등가회로도가 도시한다.
도 2에서, 도 1에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 1에는 스트링 선택 트랜지스터(SST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 도 1의 스트링 선택 트랜지스터(SST) 대신에, 비트 라인(BL1, BL2, ..., BLm-1, BLm)과 메모리 셀(MC1, MC2, ..., MCn-1, MCn) 사이에 직렬로 배열된 1쌍의 트랜지스터로 이루어지는 스트링 선택 트랜지스터들(SST1, SST2)이 배열되어 있다. 이 경우, 스트링 선택 트랜지스터(SST1, SST2) 각각의 게이트들은 스트링 선택 라인(SSL)에 공통적으로 연결될 수 있다. 여기서, 스트링 선택 라인(SSL)은 도 1의 제1 스트링 선택 라인(SSL1) 또는 제2 스트링 선택 라인(SSL2)에 대응할 수 있다.
또한, 도 1에는 접지 선택 트랜지스터(GST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 도 1의 접지 선택 트랜지스터(GST) 대신에, 복수의 메모리 셀 (MC1, MC2, ..., MCn-1, MCn)과 공통 소스 라인(CSL)과의 사이에 직렬로 배열된 1쌍의 트랜지스터로 이루어지는 접지 선택 트랜지스터들(GST1, GST2)이 배열될 수 있다. 이 경우, 접지 선택 트랜지스터(GST1, GST2) 각각의 게이트들은 접지 선택 라인(GSL)에 공통적으로 연결될 수 있다. 접지 선택 라인(GSL)은 도 1의 제1 접지 선택 라인(GSL1) 또는 제2 접지 선택 라인(GSL2)에 대응할 수 있다.
도 2에서 비트 라인(BL)은 도 1의 비트 라인 (BL1, BL2, ..., BLm-1, BLm)중 어느 하나에 대응할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자 내의 일부의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다. 도 3에서는 도 1 또는 도 2의 메모리 셀 스트링을 구성하는 일부 구성요소가 생략되어 도시되어 있을 수 있다. 예컨대, 도 1 또는 도 2에 도시된 메모리 셀 스트링의 등가회로에서 비트라인은 생략되어 있다. y 방향에서 바라본 상기 사시도는 비트라인을 따라 절단한 면을 도시하며, x 방향에서 바라본 상기 사시도는 기판 콘택 전극이 도시되도록 워드 라인 방향으로 절단한 면을 도시한다. z 방향에서 바라본 상기 사시도는 반도체 영역의 배치가 도시될 수 있도록 반도체 영역 상부에 형성될 수 있는 게이트 유전막을 제거한 단면을 도시한다.
도 3을 참조하면, 반도체 메모리 소자(1000)는 x 방향과 y 방향으로 연장되는 상부면을 가지는 기판(100)을 포함할 수 있다. 기판(100)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(100)의 상부면에 인접하여 형성되는 불순물 영역들(105)은 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 불순물 영역(105)은 기판(100)과 다른 도전형을 가질 수도 있고, 동일한 도전형을 가질 수도 있다. 예컨대, 기판(100)이 p형 기판인 경우, 불순물 영역(105)의 도전형은 n형 또는 p형일 수 있다. 다만, 불순물 영역(105)의 도전형이 기판(100)의 도전형과 동일한 경우, 불순물 영역(105)은 도 3에 도시된 위치가 아닌 다른 위치에 배치될 수도 있다. 다른 실시예에서, 불순물 영역(105)는 기판(100)의 상부면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미 도시), 및 상기 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미 도시)을 포함할 수 있다.
기판(100)의 불순물 영역들(105)의 사이에 기둥 형상의 반도체 영역(120)이 z 방향으로 연장되도록 배치될 수 있다. 반도체 영역(120)은 x 방향과 y 방향으로 이격하여 매트릭스 형태로 배치될 수 있다. 도 3에서 반도체 영역(120)은 x 방향으로 3개가 배치되고 y 방향으로 3개가 배치되어 있는 것으로 도시되어 있지만, 이러한 개수는 예시적이면 본 발명이 이러한 배치로 한정되지 않는다. y 방향으로 배열된 반도체 영역들(120) 사이에는 이들을 절연시키기 위한 절연층들(170)이 배열될 수 있다. 반도체 영역(120)은 기판(100)의 상부면보다 아래에서부터 z 방향으로 연장하도록 배치될 수 있다.
반도체 영역(120)은 z 방향으로 연장되는 절연성 필라(135), 및 절연성 필라(135)의 하면과 x 방향의 양 측면을 덮는 반도체층(125)을 포함할 수 있다. 반도체층(125)은 기판(100)과 직접 접촉될 수 있다. 절연성 필라(135)의 y 방향의 양 측면은 절연층(170)과 접촉될 수 있다. 예를 들면, 절연성 필라(135)는 USG(Undoped Silica Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene)을 포함할 수 있다. 예를 들면, 반도체층(125)은 도핑되지 않은 폴리실리콘막 또는 단결정 실리콘막을 포함할 수 있다. 또한, 반도체 영역(120)은 절연성 필라(135)의 상면을 덮고 반도체 층(130)의 상부와 전기적으로 연결되는 도전층(130)을 포함할 수 있다. 예를 들면, 도전층(130)은 도핑된 폴리실리콘막을 포함할 수 있다. 도전층(130)은 스트링 선택 트랜지스터(SST)의 드레인 영역으로 기능할 수 있다. 다른 실시예에 있어서, 반도체 영역(120)은 내부에서 z 방향으로 연장되는 절연성 필라 없이 반도체 물질로 내부가 가득 채워진 반도체 기둥만으로 이루어질 수도 있다. 다만, 이 경우에도 상기 반도체 기둥은 상부에 도전층(130)에 대응하는 불순물 도핑된 영역을 가질 수 있다.
y 방향으로 교대로 배열되는 반도체 영역(120)과 절연층(170)의 x 방향의 양 측면을 따라 y 방향으로 배열되는 복수의 메모리 셀 스트링들(11)(도 1 참조)이 배열될 수 있다. 하나의 반도체 영역(120)의 x 방향의 양 측면을 따라 z 방향으로 연장되는 2개의 메모리 셀 스트링(11)이 배열될 수 있다. 도 3에 도시된 바와 같이, 반도체 영역(120)의 x 방향의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11)(도 1 참조)이 배열될 수 있다. 메모리 셀 스트링(11 또는 11A)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST)를 포함할 수 있다. x 방향으로 배열된 스트링 선택 트랜지스터들(SST)은 반도체 영역(120)을 통해 비트 라인(BL)(도 1 참조)에 연결될 수 있다. 상기 비트 라인(미 도시)은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 반도체 영역(120)의 도전층(130)에 콘택 플러그(미 도시)를 통해 전기적으로 연결될 수 있다. 또한, x 방향으로 배열된 접지 선택 트랜지스터들(GST)은 각각 이들에 인접한 불순물 영역(105)에 연결될 수 있다.
반도체 영역(120)의 x 방향의 양 측면을 따라 게이트 전극들(150)이 z 방향으로 연장하도록 배열될 수 있으며, 게이트 전극들(150)은 기판(100)으로부터 z 방향으로 서로 이격될 수 있다. 게이트 전극들(150)의 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST)의 게이트일 수 있다. 게이트 전극들(150)은 y 방향으로 배열된 복수의 메모리 셀 스트링에 의해 공통으로 사용될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극(156)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 전극(152 내지 155)은 워드 라인들(WL1, WL2, WL3, WL4)에 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 전극(151)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 전극들(150)은 금속막, 예컨대 텅스텐막을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(150)은 배리어막(미 도시)을 더 포함할 수 있다. 예를 들면, 상기 배리어막은 WN, TaN 또는 TiN으로부터 선택되는 적어도 하나의 막을 포함할 수 있다.
도 3에서, 본 발명의 사상을 쉽게 이해할 수 있도록 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 4개의 메모리 셀들(MC1, MC2, MC3, MC4)이 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 도 1에 도시된 반도체 메모리 소자와 같이 각각 1개씩 배열되어 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 2에 도시된 메모리 셀 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)와 같이 쌍으로 존재할 수도 있다.
z 방향으로 이격하여 배열된 게이트 전극들(150)의 사이에는 층간 절연막들(160)이 배열될 수 있다. 층간 절연막들(160)도 게이트 전극들(150)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연막들(160)의 일 측면은 반도체 영역(120)과 접촉할 수 있다. 층간 절연막들(160)은 산화막 또는 질화막을 포함할 수 있다.
반도체 영역(120)과 게이트 전극들(150) 사이에는 게이트 유전막(140)이 배치될 수 있다. 게이트 유전막(140)은 게이트 전극들(150)의 상면과 하면을 덮도록 배치될 수 있으며, 층간 절연막들(160)의 반도체 영역(120)과 접촉하는 일 측면의 반대쪽 측면을 덮도록 배치될 수 있다. 또한, 게이트 유전막(140)은 접지 선택 트랜지스터(GST)의 게이트 전극(151)과 기판(100) 사이에 배치될 수도 있다. 접지 선택 트랜지스터(GST)가 턴-온되는 경우, 게이트 전극(151) 아래의 기판(100)에는 채널이 형성되어 반도체 영역(120)과 불순물 영역(105)이 전기적으로 연결될 수 있다. 도 3에 도시되지는 않았지만, 게이트 유전막(140)은 최상부 층간 절연막(166)의 상면 및 반도체 영역(120)의 상면을 덮도록 배치될 수도 있다. 게이트 유전막(140)은 도 3에 도시되지 않았지만 반도체 영역(120)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 배리어 절연층을 포함할 수 있다. 상기 터널링 절연층은 F-N 방식으로 전하를 전하 저장층으로 터널링시킬 수 있다. 상기 전하 저장층은 전하 트랩 타입으로 전하를 저장할 수 있다. 예컨대, 상기 전하 저장층은 양자 도트(quantum dots) 또는 나노크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 배리어 절연층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수를 갖는 유전물을 의미한다. 게이트 유전막(140)은 ONA(oxide-nitride-alumina) 또는 ONOA(oxide-nitride-oxide-alumina)를 포함할 수 있다. 이에 대해서는 도 6a를 참조로 더욱 자세히 설명된다.
불순물 영역(105) 상에는 z 방향으로 연장되고 불순물 영역(105)과 오믹 콘택하는 기판 콘택 전극(110)이 배열될 수 있다. 기판 콘택 전극(110)은 불순물 영역(105)을 따라 y 방향으로 연장될 수 있다. 기판 콘택 전극(110)은 기판(100)의 상부면보다 아래에서부터 z 방향으로 연장되도록 배치될 수 있다. 기판 콘택 전극(110)은 W, Al 또는 Cu로부터 선택되는 적어도 하나의 금속 라인을 포함할 수 있다. 도 3에 도시되지는 않았지만, 불순물 영역(105)과 기판 콘택 전극(110) 사이에는 접촉 저항을 낮추기 위한 실리사이드층이 개재될 수 있다. 불순물 영역(105)이 기판(100)과 반대의 도전형을 갖는 경우, 기판 콘택 전극(110)은 공통 소스 라인(CSL)(도 1 참조)에 연결될 수 있으며, 불순물 영역(105)은 접지 선택 트랜지스터(GST)의 소스 영역일 수 있다. 반대로, 불순물 영역(105)이 기판(100)과 동일한 도전형을 갖는 경우, 기판 콘택 전극(110)은 메모리 셀 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택 전극일 수도 있다. 이 경우, 상기 포켓 P 웰 콘택 전극을 통해 고전압이 기판(100)에 인가됨으로써, 기판(100)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터는 소거될 수 있다.
기판 콘택 전극(110)은 게이트 전극들(150)과 절연 영역(115)에 의해 절연될 수 있다. 절연 영역(115)은 공기 간극(air gap)으로 이루어질 수 있다. 공기는 다른 절연 물질보다 유전 상수가 작기 때문에, 기판 콘택 전극(110)과 게이트 전극들(150) 사이의 기생 커패시턴스를 낮출 수 있다. 또한, 기판 콘택 전극(110)과 게이트 전극들(150) 사이의 절연 파괴 전압을 높일 수 있다. 따라서 반도체 메모리 소자(1000)는 신뢰성 있는 동작이 가능하다. 절연 영역(115)의 공기 간극에 의해 노출되는 불순물 영역(105)의 일부 영역은 저농도 불순물 영역일 수 있으며, 기판 콘택 전극(110)과 접촉하는 불순물 영역(105)의 일부 영역은 고농도 불순물 영역일 수 있다.
도 4a 내지 도 4d는 본 발명의 다른 실시예들에 따른 반도체 메모리 소자 내의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도들이다. 도 4a 내지 도 4d에 있어서, 도 3에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 공기 간극으로 이루어진 절연 영역(115)의 일부에는 스페이서(116)가 배치될 수 있다. 스페이서(116)는 기판(100)의 상부면 상에서 기판 콘택 전극(110)과 메모리 셀 스트링의 일부, 예컨대, 스트링 선택 트랜지스터(SST) 및/또는 접지 선택 트랜지스터(GST), 사이에서 y 방향을 따라 연장되도록 배치될 수 있다. 스페이서(116)는 산화막, 질화막, 산질화막 또는 이들의 복합막으로 이루어질 수 있다. 예를 들면, 도 4a에 도시된 바와 같이, 접지 선택 트랜지스터(GST)와 기판 콘택 전극(110) 사이의 공간에는 스페이서(116)가 배치될 수 있다. 스페이서(116)는 기판(100)의 상부면으로부터 접지 선택 트랜지스터(GST)보다 높게, 또는 접지 선택 트랜지스터(GST)와 비슷한 높이로 배치될 수 있다. 접지 선택 트랜지스터(GST)에는 메모리 셀(MC1, MC2, MC3, MC4)에 비하여 상대적으로 낮은 전압이 인가되므로, 접지 선택 트랜지스터(GST)으로부터 용량성 커플링에 의해 기판 콘택 전극(110)에 끼치는 영향은 메모리 셀(MC1, MC2, MC3, MC4)보다 작기 때문이다. 따라서, 스페이서(116)가 메모리 셀 스트링의 일부와 기판 콘택 전극(110) 사이에 배치되더라도 반도체 메모리 소자(1000a)의 신뢰도를 확보할 수 있다. 또한, 스페이서(116)는 기판 콘택 전극(110)이 구조적으로 x 방향으로 기울어지지 않고 안정되게 하는 지지 역할을 수행할 수 있다.
도 4b를 참조하면, 불순물 영역(105) 상에 y 방향으로 이격하여 배치되는 기둥 형상의 기판 콘택 전극들이(111) 배치될 수 있다. 도 4b에 도시된 기판 콘택 전극들(111)의 개수는 본 발명을 한정하지 않는다. 기판 콘택 전극들(111) 사이의 공간에도 공기 간극으로 이루어진 절연 영역(115)이 배치될 수 있다. 기판 콘택 전극들(111)이 기둥 형상으로 배치됨으로써 메모리 셀 스트링들로부터 받을 수 있는 영향은 추가적으로 감소될 수 있다. 기판 콘택 전극들(111)의 형상은 단면이 직사각형인 것으로 도시되었지만, 도시된 형태로 본 발명이 한정되는 것은 아니며, 원형 또는 타원형의 단면을 가질 수도 있다.
도 4c를 참조하면, 불순물 영역(105) 상에서 y 방향으로 연장되는 라인 형태의 기판 콘택 전극(112)이 배치될 수 있다. 기판 콘택 전극(112)을 불순물 영역(105) 상에 형성함으로써, 불순물 영역(105)만으로 이루어지는 경우와 비교하여, 불순물 영역(105)의 상대적으로 높은 전기적 저항을 낮출 수 있다. 또한, 기판 콘택 전극(112)이 상대적으로 낮은 전압이 인가되는 접지 선택 트랜지스터(GST)의 높이와 비슷한 높이로 형성됨으로써 메모리 셀들(MC1, MC2, MC3, MC4)로부터 받게 되는 전기적 영향이 감소될 수 있다. 또한, 공기 간극으로 이루어지는 절연 영역(115)에도 불구하고 기판 콘택 전극(112)의 높이가 줄어듦에 따라 반도체 메모리 소자(1000d)의 구조적 안정도도 향상될 수 있다.
도 4d를 참조하면, 도 3의 반도체 영역(120)은 원기둥의 형태를 갖는 반도체 영역(121)로 대체될 수 있다. 반도체 영역(121)은 기판(100)으로부터 z 방향으로 연장되면서, x 방향과 y 방향으로 이격하여 매트릭스 형태로 배열될 수 있다. 원기둥 형태의 반도체 영역(121)의 최외각에는 반도체층(126)이 배치될 수 있다. 반도체층(126)은 상부가 개방된 실린더 형상을 가지며, 내부에 절연성 필라(131)를 포함할 수 있다. 절연성 필라(131)의 상부에는 반도체층(126)과 연결되는 도전층(131)이 배치될 수 있다. 도 3에 도시된 직각 기둥 형태의 반도체 영역(120)을 갖는 반도체 메모리 소자뿐만 아니라, 도 4d에 도시된 바와 같이 원형 기둥의 형상을 갖는 반도체 영역(121)을 포함하는 반도체 메모리 소자에도, 기판 콘택 전극(110), 및 메모리 셀 스트링들 사이에 공기 간극으로 이루어진 절연 영역(115)을 형성할 수 있다. 도 4d에 도시된 실시예에서, 1개의 반도체 영역(121)을 따라 z 방향으로 연장되는 1개의 메모리 셀 스트링이 배치될 수 있다.
도 4a 내지 도 4d에 예시된 실시예들의 특징들은 단독으로 또는 조합하여 본 발명에 따른 반도체 메모리 소자를 구성할 수도 있다는 것에 주의하여야 한다.
도 5는 본 발명의 다른 실시예들에 따른 반도체 메모리 소자 내의 일부의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도들이다. 도 5에 있어서, 도 3에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 5에서도 도 3에서와 마찬가지로 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소가 생략되어 도시되어 있을 수 있다. y 방향에서 바라본 도 5의 사시도는 비트라인을 따라 절단한 면을 도시하며, x 방향에서 바라본 도 5의 사시도는 기판 콘택 전극이 도시되도록 워드 라인 방향으로 절단한 면을 도시한다. z 방향에서 바라본 도 5의 사시도는 반도체 영역의 배치가 도시될 수 있도록 반도체 영역 상부에 형성될 수 있는 식각 방지막을 제거한 단면을 도시한다.
도 5을 참조하면, 반도체 메모리 소자(2000)는 x 방향과 y 방향으로 연장되는 상부면을 가지는 기판(200)을 포함할 수 있다. 기판(200)의 상부면에 인접하여 불순물 영역들(205)이 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 기판(200) 및 불순물 영역들(205)은 도 3에 도시된 실시예의 기판(100) 및 불순물 영역들(105)과 대응할 수 있다.
기판(200)의 불순물 영역들(205)의 사이에서 원기둥 형상의 반도체 영역(220)이 z 방향으로 연장되도록 배치될 수 있다. 반도체 영역(220)은 x 방향과 y 방향으로 이격하여 배치될 수 있다. 반도체 영역(220)은 기판(200)과 접촉하여 기판(200)의 상부면보다 아래에서부터 z 방향으로 연장하도록 배치될 수 있다.
반도체 영역(220)은 반도체 영역(220)의 외측면 및 하면에 배치되는 반도체층(225)을 포함할 수 있다. 반도체층(225)은 상부가 개방된 실린더 형상을 가질 수 있다. 반도체 영역(220)은 반도체층(225)의 내부를 매립하는 절연성 필라(235)를 더 포함할 수 있다. 반도체 영역(220)은 절연성 필라(235)의 상면을 덮고 반도체층(225)의 상부와 전기적으로 연결되는 도전층(230)을 더 포함할 수 있다. 반도체층(225)의 하부는 기판(200)과 직접 접촉될 수 있다. 다른 실시예에 있어서, 반도체 영역(220)은 절연성 필라(235) 없이 반도체 물질로 이루어진 반도체 원기둥(미 도시) 및 상기 반도체 원기둥의 상부에 배치되는 도전층만으로 이루어질 수도 있다.
z 방향으로 연장되는 반도체 영역들(220)을 따라 z 방향으로 연장되는 메모리 셀 스트링들(11A)(도 2 참조)이 배열될 수 있다. 상기 메모리 셀 스트링들은 반도체 영역들(220)의 배열에 따라 x 방향 및 y 방향으로 이격하여 매트릭스 형태로 배열될 수 있다. 도 3에 도시된 실시예의 구성과 달리, 도 5의 반도체 메모리 소자(2000)에서는 하나의 반도체 영역(220)을 따라 하나의 메모리 셀 스트링이 배열된다. 도 5에 도시된 바와 같이, 메모리 셀 스트링(11A)은 2개의 접지 선택 트랜지스터(GST1, GST2), 복수의 메모리 셀(MC1, MC2, MC3, MC4), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)가 배열될 수 있다. x 방향으로 배열된 제 1 스트링 선택 트랜지스터들(SST1)은 반도체 영역(220)을 통해 비트 라인(BL)(도 1 참조)에 공통적으로 연결될 수 있다. 상기 비트 라인(미 도시)은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 반도체 영역(220)의 도전층(230)에 콘택 플러그(미 도시)를 통해 전기적으로 연결될 수 있다. 또한, 반도체 영역(220)의 도전층(230)은 제 1 스트링 선택 트랜지스터(SST1)의 드레인 영역으로 기능할 수 있다. 또한, x 방향으로 배열된 제 1 접지 선택 트랜지스터들(GST1)은 각각 이들에 인접한 불순물 영역(205)에 연결될 수 있다.
반도체 영역(220)의 측면을 둘러싸는 게이트 전극들(250)은 기판(200)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 전극들(250)은 각각 접지 선택 트랜지스터들(GST1, GST2), 복수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터들(SST1, SST2)의 게이트일 수 있다. 게이트 전극들(250)은 y 방향으로 배열된 복수의 메모리 셀 스트링에 의해 공통으로 사용될 수 있다. 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들(258, 257)은 스트링 선택 라인(SSL)(도 1 참조)에 공통으로 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 전극(253 내지 256)은 워드 라인들(WL1, WL2, WL3, WL4)에 연결될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)의 게이트 전극(251, 252)은 접지 선택 라인(GSL)(도 1 참조)에 공통으로 연결될 수 있다.
도 5에서 4개의 메모리 셀들(MC1, MC2, MC3, MC4)이 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(2000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 하나의 메모리 셀 스트링 내에 포함될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터들(GST1, GST2)는, 도 2에 도시된 반도체 메모리 소자의 메모리 셀 스트링(11A)의 등가 회로도에 도시된 바와 같이, 각각 쌍으로 배열되어 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 1의 메모리 셀 스트링(11)의 등가 회로도에 도시된 바와 같이, 각각 단독으로 존재할 수도 있다. 그러나, 도 2에 도시된 바와 같이 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터들(GST1, GST2)이 쌍으로 존재하는 경우, 이들의 게이트는 메모리 셀들(MC1 내지 MC4)의 게이트와 동일한 두께로 형성될 수 있기 때문에 상기 게이트에 보이드(void)가 발생하는 것을 억제할 수 있다.
반도체 영역(220)의 측면을 덮도록 게이트 유전막(240)이 배치될 수 있다. 게이트 유전막(240)은 반도체 영역(220)의 반도체층(225)의 외측을 둘러싸고 반도체층(225)과 게이트 전극들(250) 사이에 개재되도록 배치될 수 있다. 게이트 유전막(240)은 반도체 영역(220)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 배리어 절연층을 포함할 수 있다. 이에 대해서는 도 7을 참조로 더욱 자세히 설명된다.
불순물 영역(205) 상에는 z 방향으로 연장되고 불순물 영역(205)과 오믹 콘택하는 기판 콘택 전극(210)이 배열될 수 있다. 기판 콘택 전극(210)은 불순물 영역(205)을 따라 y 방향으로 연장될 수 있다. 기판 콘택 전극(210)은 기판(200)의 상부면보다 아래에서부터 z 방향으로 연장되도록 배치될 수 있다. 불순물 영역(205)과 기판 콘택 전극(210) 사이에는 접촉 저항을 낮추기 위한 실리사이드층(미 도시)이 개재될 수 있다. 불순물 영역(205)이 기판(200)과 반대의 도전형을 갖는 경우, 기판 콘택 전극(210)은 공통 소스 라인(CSL)(도 1 참조)에 연결될 수 있으며, 불순물 영역(205)은 제 1 접지 선택 트랜지스터(GST1)의 소스 영역일 수 있다. 반대로, 불순물 영역(205)이 기판(200)과 동일한 도전형을 갖는 경우, 기판 콘택 전극(210)은 메모리 셀 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택 전극일 수도 있다. 이 경우, 상기 포켓 P 웰 콘택 전극을 통해 고전압이 기판(200)에 인가됨으로써, 기판(200)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터는 소거될 수 있다.
기판 콘택 전극(210)과 게이트 전극들(250)은 절연 영역(215)에 의해 서로 절연될 수 있다. 절연 영역(215)은 공기 간극(air gap)으로 이루어질 수 있다. 또한, z 방향으로 이격하여 배열된 게이트 전극들(250)의 사이에는 층간 절연 영역(260)이 배치될 수 있다. 층간 절연 영역(260)은 공기 간극으로 이루어질 수 있다. 층간 절연 영역(260)과 절연 영역(215)은 공기 간극으로 이루어진 임의의 가상 영역으로서 실제로 이 둘은 위치적으로 구분될 수 있다. 층간 절연 영역(260)은 z 방향으로 배치된 게이트 전극들(250) 사이의 영역을 의미할 수 있다. 절연 영역(215)은 게이트 전극들(250) 및 층간 절연 영역(260)과 기판 콘택 전극(210) 사이의 영역을 의미할 수 있다. 일반적으로 공기는 다른 절연 물질보다 유전 상수가 작기 때문에, 기판 콘택 전극(210)과 게이트 전극들(250) 사이의 기생 커패시턴스를 낮출 수 있다. 또한, 기판 콘택 전극(210)과 게이트 전극들(250) 사이의 절연 파괴 전압을 높일 수 있다. 따라서 반도체 메모리 소자(2000)는 신뢰성 있는 동작이 가능하다.
도 5의 실시예의 특징은 도 4a 내지 도 4d에 예시된 실시예들에 개시되는 본 발명의 특징들과 조합될 수도 있다는 것에 주의하여야 한다.
도 6a은 도 3의 게이트 유전막(140)를 설명하기 위한 것으로서 도 3의 A 부분에 대한 확대도이며, 도 6b는 본 발명의 다른 실시예에 따라서 도 3에 도시된 실시예의 변형된 게이트 유전막을 확대하여 도시한다.
도 6a를 참조하면, 메모리 셀 스트링들의 트랜지스터들이 채널로 이용할 수 있는 반도체층(125)이 도시된다. 반도체층(125)의 좌측면 상에 절연성 필라(135)가 배치될 수 있다. 반도체층(125)의 우측면 상에 게이트 전극(150)이 배치될 수 있다. 또한, 반도체층(125)의 우측면에 접하고 게이트 전극(150)의 상부와 하부에 층간 절연막들(160)이 배치될 수 있다. 게이트 유전막(140)은 상부 층간 절연막(160)의 우측면을 덮고, 게이트 전극(150)의 상면, 좌측면, 및 하면을 덮고, 다시 하부 층간 절연막(160)의 우측면을 덮도록 하나의 면을 이루면서 배치될 수 있다.
게이트 유전막(140)은 반도체층(125)의 우측면으로부터 터널링 절연층(141), 전하 저장층(142), 및 배리어 절연층(143)이 차례로 적층된 구조를 가질 수 있다.
터널링 절연층(141)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
전하 저장층(142)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(142)이 플로팅 게이트인 경우에는, 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(142)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
배리어 절연층(143)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 어느 하나 또는 그 이상을 포함하는 단일층이거나 또는 상기 물질들 중 어느 하나 또는 그 이상의 물질들을 각각 포함하는 복수의 층들이 적층된 복합층일 수 있다. 배리어 절연층(143)은 터널링 절연막(152)보다 고유전율(high-k)을 갖는 물질일 수 있으며, 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
게이트 전극(150)과 배리어 절연층(143)의 우측에는 공기 간극으로 이루어진 절연 영역(115)이 배치될 수 있다.
도 6b를 참조하면, 반도체층(125)의 우측면을 전체적으로 덮도록 터널링 절연층(141a)이 배치될 수 있다. 층간 절연막들(160)은 터널링 절연층(141a)의 우측면에 접하도록 배치될 수 있다. 게이트 전극(150)은 터널링 절연층(151a)의 우측에, 그리고 층간 절연막들(160) 사이에 배치될 수 있다. 전하 저장층(142a) 및 배리어 절연층(143a)은 상부 층간 절연막(160)의 우측면을 덮고, 게이트 전극(150)의 상면, 좌측면 및 하면을 덮고, 다시 하부 층간 절연막(160)의 우측면을 덮도록 하나의 면을 이루면서 배치될 수 있다.
도 6b의 터널링 절연층(141a), 전하 저장층(142a) 및 배리어 절연층(143a)은 도 6a의 터널링 절연층(141), 전하 저장층(142), 및 배리어 절연층(143)과 실질적으로 대응할 수 있다. 또한, 도 6a 및 도 6b에 관한 설명에서 좌측 및 우측은 도면에 도시된 방향에 따른 설명일 뿐이며, 도 3에서 반도체 영역(120)의 좌측편에 배치되는 메모리 셀 스트링의 트랜지스터에 대해서는 좌우 방향이 반대일 것임을 이해할 것이다.
또한, 도 6b의 또 다른 변형예로서, 전하 저장층(142a)도 반도체층(125)의 우측면에 전체적으로 접촉하는 터널링 절연층(141a)과 전면적으로 접촉하도록 층간 절연막들(160)의 좌측에 배치될 수도 있다.
도 7은 도 5의 게이트 유전막(240)를 설명하기 위한 것으로서 도 5의 B 부분에 대한 확대도이다.
도 7을 참조하면, 메모리 셀 스트링들의 트랜지스터들이 채널로 이용할 수 있는 반도체층(225)이 도시된다. 반도체층(225)의 좌측면 상에 절연성 필라(235)가 배치될 수 있다. 반도체층(225)의 우측면을 전체적으로 덮도록 게이트 유전막(240)이 배치될 수 있다. 또한, 게이트 유전막(240)의 우측면의 일부 상에 게이트 전극(250)이 배치될 수 있다. 게이트 전극(250)의 상부 및 하부 영역들은 공기 간극으로 이루어진 층간 절연 영역(260)으로 지칭될 수 있고, 게이트 전극(250)의 우측 영역은 공기 간극으로 이루어진 절연 영역(215)으로 지칭될 수 있다.
게이트 유전막(240)은 반도체층(225)의 우측벽으로부터 터널링 절연층(241), 전하 저장층(242), 및 배리어 절연층(243)이 차례로 적층된 구조를 가질 수 있다. 터널링 절연층(241), 전하 저장층(242), 및 배리어 절연층(243)은 각각 도 6a의 터널링 절연층(141), 전하 저장층(142), 및 배리어 절연층(143)과 실질적으로 대응할 수 있다.
또한, 도 7에 관한 설명에서 좌측 및 우측은 도면에 도시된 방향에 따른 설명일 뿐이며, 도 5에서 반도체 영역(220)의 좌측편에 배치되는 메모리 셀 스트링의 트랜지스터에 대해서는 좌우 방향이 반대일 것임을 이해할 것이다.
도 8a 내지 도 8l은 도 3의 반도체 메모리 소자(1000)의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다.
도 3과 함께 도 8a를 참조하면, 기판(100) 상에 희생막들(180) 및 층간 절연막들(160)이 교대로 적층된다. 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 기판(100)은 실리콘 웨이퍼일 수 있다.
변형된 실시예에 따르면, 기판(100)과 희생막들(180) 및 층간 절연막들(160) 사이에는 적어도 하나의 트랜지스터를 포함하는 하부 구조체(미도시)가 배치될 수 있다. 하지만, 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 희생막들(180) 및 층간 절연막들(160)이 기판(100) 상에 직접 형성되는 실시예를 예시적으로 설명할 것이다. 그럼에도 불구하고, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
층간 절연막들(160)은 복수의 절연막들(161 내지 166)을 포함하고, 희생막들(180)은 복수의 희생막들(181 내지 186)을 포함할 수 있으며, 복수의 절연막들(161 내지 166)과 복수의 희생막들(181 내지 186)은 도시된 바와 같이 희생막(181)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다. 희생막들(180)은 층간 절연막들(160)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생막들(180)을 식각하는 공정에서, 희생막(180)은 층간 절연막들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연막(160)의 식각 속도에 대한 희생막(180)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생막(180)은 층간 절연막(160)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 층간 절연막(160)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생막(180)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연막(160)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 층간 절연막들(160)은 실리콘 산화막이고 희생막들(180)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다.
한편, 일 실시예에 따르면, 도시된 바와 같이, 제 1 희생막(181) 및 제 6 희생막(186)은 제 2 내지 제 5 희생막(182 내지 185)보다 두껍게 형성될 수 있다. 후술되겠지만, 제 1 희생막(181)과 제 6 희생막(186)의 두께는 각각 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 게이트들의 두께를 결정하며, 이들은 메모리 셀 스트링에 충분한 전류가 공급될 수 있도록 제 2 내지 제 5 희생막(182 내지 185)의 두께에 의해 그 두께가 결정되는 메모리 셀(MC1 내지 MC4)의 게이트보다 두껍게 형성될 수 있다. 또한, 제 1 층간 절연막(161)과 제 5 층간 절연막(165)은 제 2 내지 제 4 층간 절연막들(162 내지 164)보다 두껍게 형성될 수 있다. 하지만, 층간 절연막들(160) 및 희생막들(180)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연막들(160) 및 희생막들(180)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 3과 함께 도 8b를 참조하면, 서로 교대로 적층된 층간 절연막들(160) 및 희생막들(180)을 관통하는 제 1 개구부들(Ta)이 형성될 수 있다. 제 1 개구부들(Ta)은 반도체 영역들(120) 및 절연층들(170)이 형성될 영역을 한정할 수 있다. 제 1 개구부들(Ta)은 z 방향의 깊이를 가지고, y 방향으로 연장하는 트렌치일 수 있다. 또한, 제 1 개구부들(Ta)은 x 방향으로 소정의 거리만큼 이격되어 반복적으로 형성될 수 있다.
제 1 개구부들(Ta)을 형성하는 단계는 서로 교대로 적층된 층간 절연막들(160) 및 희생막들(180) 상에 제 1 개구부들(Ta)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 층간 절연막들(160) 및 희생막들(180)을 교대로 이방성 식각하는 단계를 포함할 수 있다.
한편, 층간 절연막들(160) 및 희생막들(180)이 기판(100) 상에 직접 형성되는 실시예의 경우, 제 1 개구부(Ta)는 도시된 바와 같이 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서 과도식각(over-etch)의 결과로서, 도시된 바와 같이 제 1 개구부(Ta) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다.
도 3과 함께 도 8c를 참조하면, 도 8b의 제 1 개구부들(Ta)의 측벽들 및 하부면을 컨포멀하게 덮는 반도체층(125)을 형성할 수 있다. 반도체층(125)은 실리콘으로 이루어질 수 있다. 예컨대 반도체층(125)은 다결정 또는 단결정 구조의 실리콘 에피택셜층으로 이루어질 수도 있다. 예컨대, 반도체층(125)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성될 수 있다. 반도체층(125)은 일정한 두께, 예컨대, 제 1 개구부(Ta)의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있으며, 그에 따라 반도체층(125)의 안쪽에도 내부 개구부가 형성될 수 있다.
상기 내부 개구부를 절연성 필라(135)로 매립할 수 있다. 절연성 필라(135)는 USG(Undoped Silica Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene) 등과 같은 산화막을 포함할 수 있다. 본 발명의 변형된 실시예에 따르면, 절연성 필라(135)를 상기 내부 개구부에 매립하기 전에, 반도체층(125)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 반도체층(125) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
최상층의 층간 절연막(166)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 층간 절연막(166)이 노출될 때까지 평탄화 공정, 예컨대, CMP 또는 에치백 공정을 수행함으로써, 제 1 개구부(Ta)의 내부에 반도체층(125) 및 절연성 필라(135)가 형성될 수 있다. 또한, 식각 공정 등을 이용하여 절연성 필라(135)의 상부를 제거할 수 있으며, 절연성 필라(135)의 상부가 제거된 위치에 도전층(130)을 형성할 수 있다. 도전층(130)은 도핑된 폴리실리콘을 포함할 수 있다. 다시, 제 6 층간 절연층(166)이 노출되도록 평탄화함으로써, 절연성 필라(135) 상에 배치되고 반도체층(125)에 연결되는 도전층(130)이 형성될 수 있다.
본 발명의 변형될 실시예에 따르면, 반도체층(125)이 제 1 개구부들(Ta)의 내부를 모두 매립하도록 형성될 수 있다. 이 경우, 절연성 필라(135)를 형성하는 단계는 생략될 수 있다. 또한, 상부에 도전층(130)을 형성하기 위해 제 1 개구부들(Ta)의 내부를 모두 매립하고 있는 반도체층(125)의 상부에 불순물을 주입하여, 도전층(130)에 대응하는 영역을 형성할 수도 있다.
다른 실시예에 있어서, 도 6b에 도시된 게이트 유전막을 형성하기 위해, 제 1 개구부들(Ta) 내에 반도체층(125)을 형성하기 전에, 예컨대, 터널링 절연층(141a)을 제 1 개구부들(Ta)의 측벽에 형성할 수 있다.
도 3과 함께 도 8d를 참조하면, 도 8c의 생성물에 기판(100)을 노출하는 제 2 개구부(Tb)를 형성할 수 있다. 제 2 개구부(Tb)는 기판 콘택 영역(110) 및 이의 양측에 배치되는 절연 영역들(115)이 형성될 영역의 폭보다 약간 더 큰 폭을, 예컨대, 게이트 유전막(140)의 두께의 2배만큼 더 큰 폭을 가질 수 있다. 제 2 개구부(Tb)는 제 1 개구부들(Ta) 사이에 기판(100)에 수직하게 형성될 수 있다.
제 2 개구부(Tb)를 형성하는 단계는 도 8c의 구조물 상에 제 2 개구부(Tb)가 정의되는 식각 마스크를 형성하는 단계, 및 기판(100)의 상부면이 노출될 때까지 상기 식각 마스크 아래의 층간 절연막들(160) 및 희생막들(180)을 교대로 이방성 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 제 2 개구부들(Tb)은 x 방향을 따라 제 1 개구부들(Ta)과 교대로 형성될 수 있다. 즉, 동일한 y 좌표를 가지면서 x 방향을 따라 배열되는 제 1 개구부들(Ta) 및 제 2 개구부들(Tb)의 수는 실질적으로 동일할 수 있다. 그러나, 본 발명의 기술적 사상이 이러한 실시예로 한정되는 것은 아니며, 제 1 및 제 2 개구부들(Ta, Tb)의 상대적 배치는 달라질 수 있다.
도 3과 함께 도 8e를 참조하면, 제 2 개구부들(Tb)을 통해 노출된 희생막들(180)을 선택적으로 제거함으로써, 층간 절연막들(160) 사이에 리세스 영역들을 형성할 수 있다. 상기 리세스 영역들은 제 2 개구부들(Tb)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 반도체 영역(120)의 일부 측벽들을 노출시키도록 형성될 수 있다.
상기 리세스 영역들을 형성하는 단계는 층간 절연막들(160)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(180)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 희생막들(180)이 실리콘 질화막이고 층간 절연막들(160)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 3과 함께 도 8f를 참조하면, 게이트 유전막(140)이 제 2 개구부들(Tb) 및 상기 리세스 영역들에 의해 노출되는 반도체 영역(120), 층간 절연막들(160) 및 기판(100)을 컨포멀하게 덮도록 형성될 수 있다. 상술한 바와 같이, 게이트 유전막(140)은 터널링 절연층, 전하 저장층 및 배리어 절연층을 포함할 수 있다. 따라서, 터널링 절연층, 전하 저장층 및 배리어 절연층의 순서로 반도체 영역(120), 층간 절연막들(160) 및 기판(100)을 덮도록 형성할 수 있다. 상기 터널링 절연층, 상기 전하 저장층 및 상기 배리어 절연층은 각각 ALD 또는 CVD를 이용하여 동일한 두께로 형성될 수 있다. 게이트 유전막(140)은 최상부 층간 절연막(166)의 상면 및 도전층(130)의 상면에도 형성될 수 있으며, 이는 후술되겠지만, 최상부 층간 절연막(166)의 식각을 방지하는 식각 방지막의 역할을 수행할 수 있다.
게이트 유전막(140)은 소정의 두께로 컨포멀하게 형성됨으로써, 제 2 개구부들(Tb) 및 상기 리세스 영역들에 내부 개구부가 형성된다. 게이트 유전막(140)에 의해 둘러싸인 상기 내부 개구부를 완전히 도전층(150a)으로 완전히 매립할 수 있다. 도전층(150a)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 도전층(150a)은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 도전층(150a)은 최상부 층간 절연막(166)의 상부에 형성된 게이트 유전막(140)이 노출될 때까지 평탄화함으로써 형성될 수 있다.
도 3과 함께 도 8g를 참조하면, 기판(100)의 상부면이 노출될 때까지 도전층(150a)의 일부를 제거하여 제 3 개구부들(Tc)을 형성할 수 있다. 상기 도전층(150a)의 일부는 이방성 식각에 의해 제거될 수 있다. 따라서, 상기 리세스 영역에 매립된 게이트 전극들(150)이 형성될 수 있다. 또한, 기판(100)의 상부면 상에 형성된 게이트 유전막(140)의 일부도 이방성 식각에 의해 제거될 수 있다. 다른 실시예에 따르면, 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)도 함께 제거할 수도 있다. 또한, 도전층(150a)의 식각 과정에서, 상기 리세스 영역에 매립되는 게이트 전극들(150)도 반도체 영역들(120)을 향하여 리세스될 수도 있다.
불순물을 제 3 개구부들(Tc)을 통해 기판(100)에 주입함으로써 기판(100)의 상부면에 인접하게 y 방향으로 연장되는 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 기판(100)의 도전성과 동일한 도전성을 갖거나, 또는 이와 반대되는 도전성을 가질 수도 있다. 불순물 영역(105)이 기판(100)의 도전성과 반대되는 도전성을 가지는 경우, 불순물 영역(105)과 기판(100)은 P-N 접합을 구성할 수 있다. 일 실시예에 따르면, 불순물 영역들(105) 각각은 서로 연결되어 등전위 상태에 있을 수 있다.
도 3과 함께 도 8h를 참조하면, 제 3 개구부들(Tc)의 측벽에 스페이서(115a)를 형성할 수 있다. 스페이서(115a)는 게이트 전극들(150)의 물질 및 게이트 유전막(140), 특히 배리어 절연층(143)(도 6a 참조)의 물질에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 스페이서(115a)는 절연 물질을 제 3 개구부들(Tc)에 매립한 후, 이방성 식각으로 상기 절연 물질을 제거함으로써 형성될 수 있다. 상기 이방성 식각에 의해 형성된 스페이서(115a)는 소정의 두께를 가지며, 상기 스페이서(115a)에 의해 한정되고 제 3 개구부들(Tc)보다 작은 폭을 갖는 제 4 개구부들(Td)가 형성될 수 있다. 상기 이방성 식각은 과도 식각됨으로써 불순물 영역(105)의 상부면을 리세스 시킬 수 있다.
도 3과 함께 도 8i를 참조하면, 도전 물질로 제 4 개구부들(Td)을 매립함으로써 불순물 영역(105)과 오믹 콘택하는 기판 콘택 전극(110)을 형성할 수 있다. 일 실시예에 따르면, 접촉 저항을 낮추기 위해, 기판 콘택 전극(110)을 형성하기 전에 불순물 영역(105) 상에 실리사이드층을 먼저 형성할 수도 있다. 예컨대, 기판 콘택 전극(110)은 텅스텐으로 이루어질 수 있다.
도 3과 함께 도 8j를 참조하면, 기판 콘택 전극(110)의 양 측면에 형성된 스페이서(115a)를 제거함으로써, 공기 간극으로 이루어진 절연 영역(115)을 형성할 수 있다. 스페이서(115a)는 게이트 전극들(150) 및 게이트 유전막(140)의 물질들에 대해 식각 선택성을 가지기 때문에, 게이트 전극들(150) 및 게이트 유전막(140)의 손상 없이 제거될 수 있다. 그러나, 게이트 전극들(150) 및 게이트 유전막(140)이 일부 손상되더라도, 메모리 셀 스트링을 구성하는 트랜지스터들의 구성에 영향을 주지 않기 때문에 이의 전체 동작에는 영향을 주지 않는다는 것을 당업자들은 이해할 것이다. 또한, 최상부 층간 절연층(166) 상에도 게이트 유전막(140)이 형성되어 있기 때문에, 이 단계에서 최상부 층간 절연층(166)이 제거되지 않을 것이다.
게이트 전극들(150)과 기판 콘택 전극(110) 간의 절연을 공기에 의해 달성하기 때문에, 게이트 전극들(150)에 인가되는 전압이 커플링에 의해 기판 콘택 전극(110)에 나타나는 현상은 감소될 것이다. 또한 게이트 전극들(150)과 기판 콘택 전극(110) 간의 절연 파괴 전압을 높여 안정된 구동이 가능하게 될 것이다.
도 4a에 도시된 반도체 메모리 소자(1000a)를 제조하기 위한 방법으로서, 도 4a 및 도 8k에 도시된 바와 같이, 스페이서(115a)는 완전히 제거되는 것이 아니라, 제 2 게이트 전극(152)보다 낮게 일부만 제거됨으로써 스페이서(116)을 형성할 수도 있다. 상술한 바와 같이, 제 2 게이트 전극(152)은 메모리 셀(MC1) 트랜지스터를 구성하므로 상대적으로 높은 전압이 인가될 수 있기 때문에 기판 콘택 전극(110)에 전기적 영향을 끼칠 수 있지만, 제 1 게이트 전극(151)이 구성하는 접지 선택 트랜지스터(GST)에는 상대적으로 낮은 전압만이 인가되므로 기판 콘택 전극(110)에 상대적으로 적은 영향만을 끼칠 수 있기 때문이다. 또한, 스페이서(116)는 기판 콘택 전극(110)을 지지하는 역할을 수행하여 안정된 구조를 이룰 수 있게 한다.
다시, 도 3과 함께 도 8i를 참조하면, 도 8i에는 도시되지 않지만, 도 3에 도시된 바와 같이, 반도체 영역(120)을 y 방향으로 분리시키기 위하여 8i의 생성물 상에 식각 마스크가 형성될 수 있으며, 상기 식각 마스크를 이용하여 반도체 영역(120)의 일부를 이방성 식각하여 반도체 기판(100)을 노출시키는 홀을 형성할 수 있다. 상기 홀을 매립하도록 노출된 반도체 기판(100) 상에 절연 물질을 증착하고 이를 다시 평탄화함으로써 도 3에 도시된 절연층(170)을 형성할 수 있다. 다른 실시예에 따르면, 상기 단계는 도 8f의 생성물이 형성된 후에 이루어질 수도 있다. 이 때, 절연층(170)은 스페이서(115a)에 대해 식각 선택성을 가질 수 있는 물질로 이루어질 수 있다.
도 3과 함께 도 8l을 참조하면, 도 8i의 생성물 상에 캡핑층(191)을 형성할 수 있다. 캡핑층(191)의 물질이 절연 영역(115) 내에 들어오지 않도록 캡핑층(191)은 갭필(gap fill)이 잘 되지 않는 방식과 물질을 이용하여 형성될 수 있다. 반도체 영역(120)의 도전층(130) 상에 캡핑층(191)을 관통하는 비트라인 콘택 플러그(195)가 형성될 수 있다. 비트라인 콘택 플러그(195)는 포토 리소그래피 공정 및 식각 공정을 이용하여 형성될 수 있다. x 방향으로 배열된 비트라인 콘택 플러그(195)들을 연결하는 비트라인(193)이 캡핑층(191) 상에 형성될 수 있다. 비트라인(193)도 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다.
도 9a 내지 도 9h는 도 5의 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 5의 사시도를 y 방향에서 바라본 단면도들이다.
도 5와 함께 도 9a를 참조하면, 기판(200) 상에 제 1 절연층(271)부터 시작하여 절연층들(270) 및 희생층들(280)이 교대로 형성될 수 있다. 절연층들(270) 및 희생층들(280)은 서로에 대해 식각 선택성을 갖는 물질들로 이루어질 수 있다.
도 5와 함께 도 9b를 참조하면, 절연층들(270) 및 희생층들(280)을 관통하여 기판(200)을 노출하는 홀들(Ta)이 형성될 수 있다. 홀들(Ta)은 반도체 영역들(220)이 형성될 영역들에 대응하여, 도 5에 도시된 바와 같이, x 방향 및 y 방향으로 서로 이격하여 매트릭스 형태로 배열될 수 있다.
도 5와 함께 도 9c를 참조하면, 홀들(Ta) 내에 게이트 유전막들(240), 반도체층들(225), 절연성 필라(235), 및 도전층(230)이 매립될 수 있다. 상술된 바와 같이, 게이트 유전막들(240)은 터널링 절연층, 전하 저장층 및 배리어 절연층을 포함할 수 있다. 홀들(Ta)의 측벽에 컨포멀하게 배리어 절연층이 형성될 수 있다. 그 후, 배리어 절연층 상에 컨포멀하게 전하 저장층이 형성될 수 있다. 그 후, 터널링 절연층이 전하 저장층 상에 컨포멀하게 형성될 수 있다. 그 후, 이방성 식각을 통해 기판(200)이 노출되도록 기판(200) 상에 형성된 게이트 유전막(240)을 제거할 수 있다. 그 후, 반도체 층(225)을 게이트 유전막(240)의 내벽과 기판(200) 상에 컨포멀하게 형성할 수 있다. 그 후, 반도체 층(225)을 절연성 필라(235)로 매립할 수 있다. 그 후, 절연성 필라(235)의 상부 일부를 제거한 후, 제거된 위치에 도전층(230)을 형성할 수 있다. 도전층(230)은 절연성 필라(235)의 상면을 덮으며 반도체 층(225)에 연결될 수 있다. 그 후, 제 9 절연층(279)가 노출되도록 평탄화할 수 있으며, 그 후, 제 9 절연층(279) 상에 식각 방지막(291)을 형성할 수 있다.
도 5와 함께 도 9d를 참조하면, x 방향으로 배열된 반도체 영역들(120) 사이에 기판(200)을 노출하는 제 2 트랜치(Tb)를 형성할 수 있다. 제 2 트랜치(Tb)는 포토리소그래피 공정을 이용하고, 식각 방지막(291) 및 절연층들(270) 및 희생층들(280)을 이방성 식각함으로써 형성될 수 있다. 제 2 트랜치(Tb)는 절연 영역(215) 및 기판 콘택 영역(210)이 형성될 영역에 대응하며, y 방향으로 연장된다. 제 2 트랜치(Tb)를 통해 노출된 희생층들(280)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 절연층들(270)의 위와 아래로 정의되는 리세스 영역이 형성될 수 있다.
도 5와 함께 도 9e를 참조하면, 상기 제 2 트랜치(Tb) 및 상기 리세스 영역을 도전성 물질로 매립할 수 있다. 그 후, 상기 도전성 물질을 식각하여 제 2 트랜치(Tb)와 실질적으로 폭과 위치가 동일한 제 3 트랜치(Tc)를 형성하여 기판(200)을 노출할 수 있다. 이를 통해, 반도체 영역(220)을 둘러싸는 게이트 전극들(250)이 형성될 수 있다. 제 3 트랜치(Tc)를 통해 불순물을 기판(200)에 주입함으로써 불순물 영역(205)을 형성할 수 있다.
도 5와 함께 도 9f를 참조하면, 제 3 트랜치(Tc)의 측벽에 스페이서(215a)를 형성할 수 있다. 스페이서(215a)는 식각 방지막(291)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있으며, 절연층(270)과 동일한 물질로 이루어질 수도 있다. 스페이서(215a)는 상기 물질을 제 3 트랜치(Tc)에 매립한 후 이방성 식각을 수행함으로써 형성될 수 있다. 상기 이방성 식각에 의해 기판(200)이 과도 식각됨으로써 도 9f에 도시된 바와 같이 기판(200)은 리세스될 수도 있다. 또한, 스페이서(215a)가 형성됨으로써 기판(200)을 노출하는 제 4 트랜치(Td)가 형성될 수 있다.
도 5와 함께 도 9g를 참조하면, 제 4 트랜치(Td)를 도전 물질로 매립하여 기판 콘택 전극(210)을 형성할 수 있다. 그 후, 스페이서(215a) 및 절연층들(280)이 식각 공정에 의해 제거될 수 있다. 이 때, 식각 방지막(291)에 의해 게이트 유전층(240)이 보호될 수 있다. 따라서 게이트 전극들(250)은 공기 간극으로 이루어진 절연 영역(215)에 의해 기판 콘택 전극(210)으로부터 절연될 수 있다.
도 5와 함께 도 9h를 참조하면, 식각 방지막(291) 및 기판 콘택 전극 상에 캡핑층(292)이 형성될 수 있다. 캡핑층(292)의 물질은 절연 영역(215)에 들어가지 않도록 갭필이 좋지 않은 공정에 의해 형성될 수 있다. 반도체 영역(220)의 도전층(230) 상에 식각 방지막(291) 및 캡핑층(292)을 관통하는 비트라인 콘택 플러그들(295)이 형성될 수 있다. x 방향으로 배열된 비트라인 콘택 플러그들(295)이 공통으로 연결되는 비트라인(293)이 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 소자(700)의 개략적인 블록 다이어그램이다.
도 10을 참조하면, 반도체 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 3, 도 4a 내지 도 4d 및 도 5의 반도체 메모리 소자(1000, 1000a 내지 1000d, 2000) 중 어느 하나의 반도체 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 카드(800)를 보여주는 개략도이다.
도 11을 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 도 3, 도 4a 내지 도 4d 및 도 5의 반도체 메모리 소자(1000, 1000a 내지 1000d, 2000) 중 어느 하나의 반도체 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 전자 시스템(900)을 보여주는 블록도이다.
도 12를 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 3, 도 4a 내지 도 4d 및 도 5의 반도체 메모리 소자(1000, 1000a 내지 1000d, 2000) 중 어느 하나의 반도체 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판
105: 불순물 영역
110: 기판 콘택 전극
115: 절연 영역
120: 반도체 영역
125: 반도체 층
130: 도전층
135: 절연성 필라
140: 게이트 유전막
150: 게이트 전극들
160: 층간 절연막
170: 절연층
180: 희생막

Claims (10)

  1. 제 1 영역 및 불순물이 주입된 제 2 영역을 포함하는 기판;
    상기 기판의 상기 제 1 영역으로부터 수직으로 연장되는 반도체 영역;
    상기 반도체 영역의 측벽을 따라서 상기 기판의 제 1 영역 상에 서로 수직으로 이격하여 배열되는 게이트 전극들;
    상기 반도체 영역과 상기 게이트 전극들 사이에 배치되는 게이트 유전막;
    상기 기판의 제 2 영역에 수직하게 연결되는 기판 콘택 전극; 및
    상기 게이트 전극들 중 적어도 일부 및 상기 기판 콘택 전극 사이에, 상기 기판 콘택 전극의 측면 전체를 둘러싸는 공기 간극(air gap)으로 이루어지는 절연 영역;을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 반도체 영역, 상기 게이트 전극들 및 상기 게이트 유전막은 선택 트랜지스터들 및 상기 선택 트랜지스터들 사이에 배열되는 메모리 셀 트랜지스터들을 포함하는 메모리 셀 스트링을 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 기판의 도전형과 상기 제 2 영역에 주입된 불순물의 도전형이 동일하며, 상기 기판 콘택 전극을 통해 상기 기판에 소거 전압이 인가됨으로써 상기 메모리 셀 트랜지스터들에 저장된 데이터가 소거되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 기판의 도전형과 상기 제 2 영역에 주입된 불순물의 도전형이 반대이며, 상기 제 2 영역은 상기 게이트 전극들 중 최하단 게이트 전극을 포함하는 트랜지스터의 소스 영역인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 게이트 전극들 중 일부의 게이트 전극으로부터 상기 기판 콘택 전극을 절연시키기 위해 상기 일부의 게이트 전극과 상기 기판 콘택 전극 사이에 배치되는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 게이트 유전막은 상기 반도체 영역과 상기 게이트 전극 사이에서 상기 반도체 영역으로부터 순차적으로 적층되는 터널링 절연층, 전하 저장층 및 배리어 절연층을 포함하며,
    상기 스페이서는 상기 배리어 절연층의 물질에 대해 식각 선택성을 갖는 물질로 이루어진 것을 특징으로 하는 반도체 메모리 소자.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 기판 콘택 전극은 상기 기판으로부터 상기 게이트 전극들 중 메모리 셀 스트링의 메모리 셀 트랜지스터를 구성하는 게이트 전극보다 낮게 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 1 방향과 상기 제 1 방향에 수직한 제 2 방향으로 연장되는 기판;
    상기 기판으로부터 상기 제 1 방향 및 상기 제 2 방향에 수직한 제 3 방향으로 연장되며, 상기 제 1 방향 및 상기 제 2 방향으로 이격하여 배열되는 기둥 형상의 반도체 영역들;
    상기 반도체 영역들의 측벽들을 따라서 상기 제 3 방향으로 배열되는 메모리 셀 스트링들;
    상기 메모리 셀 스트링들 사이에서 상기 제 2 방향으로 연장되도록 상기 기판에 형성되는 불순물 영역;
    상기 기판의 상기 불순물 영역에 연결되는 기판 콘택 전극; 및
    상기 메모리 셀 스트링들과 상기 기판 콘택 전극 사이에, 상기 기판 콘택 전극의 측면 전체를 둘러싸는 공기 간극(air gap)으로 이루어지는 절연 영역;을 포함하는 반도체 메모리 소자.
  10. 제 1 영역 및 제 2 영역을 포함하는 기판;
    상기 기판의 상기 제 1 영역 상에 수직하게 배열되는 메모리 셀 스트링;
    상기 기판의 상기 제 2 영역 상에 배치되는 기판 콘택 전극; 및
    상기 메모리 셀 스트링 및 상기 기판 콘택 전극 사이에, 상기 기판 콘택 전극의 측면 전체를 둘러싸는 공기 간극(air gap)으로 이루어지는 절연 영역;을 포함하는 반도체 메모리 소자.
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