KR102624519B1 - 수직형 메모리 - Google Patents

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Abstract

수직형 메모리 장치는 기판 하면에 수직한 제1 방향을 따라 서로 이격되도록 상기 기판 아래에 순차적으로 적층되어 하층으로 갈수록 상기 기판 하면에 평행한 제2 방향으로의 연장 길이가 점차 증가하는 계단 형상으로 배치된 제1 게이트 전극들, 상기 제1 방향을 따라 서로 이격되도록 상기 제1 게이트 전극들 아래에 순차적으로 적층되어 하층으로 갈수록 상기 제2 방향으로의 연장 길이가 점차 감소하는 계단 형상으로 배치된 제2 게이트 전극들, 및 상기 제1 및 제2 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널을 포함할 수 있다.

Description

수직형 메모리{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
씨오피(Cell on Peri: COP) 구조의 VNAND 장치 제조 방법에서, 구동 회로 트랜지스터, 및 콘택 플러그, 및 배선을 형성하고, 그 상부에 셀 어레이를 형성한다. 이에 따라, 상기 셀 어레이가 상기 콘택 플러그 및 상기 배선 형성 공정 시 잔류하는 금속 성분에 의해 오염될 수 있다. 또한, 상기 셀 어레이 형성을 위한 고온 공정에 의해서 금속을 포함하는 상기 콘택 플러그 및 배선의 특성이 열화될 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 하면에 수직한 제1 방향을 따라 서로 이격되도록 상기 기판 아래에 순차적으로 적층되어 하층으로 갈수록 상기 기판 하면에 평행한 제2 방향으로의 연장 길이가 점차 증가하는 계단 형상으로 배치된 제1 게이트 전극들, 상기 제1 방향을 따라 서로 이격되도록 상기 제1 게이트 전극들 아래에 순차적으로 적층되어 하층으로 갈수록 상기 제2 방향으로의 연장 길이가 점차 감소하는 계단 형상으로 배치된 제2 게이트 전극들, 및 상기 제1 및 제2 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 하면에 수직한 제1 방향을 따라 서로 이격되도록 상기 기판 아래에 순차적으로 적층된 제1 게이트 전극들, 상기 제1 방향을 따라 서로 이격되도록 상기 제1 게이트 전극들 아래에 순차적으로 적층된 제2 게이트 전극들, 상기 제1 및 제2 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널, 상기 제1 게이트 전극들 상면에 각각 접촉하여 상기 제1 방향으로 연장되며, 상기 채널로부터 멀어질수록 상기 제1 방향으로의 연장 길이가 점차 증가하는 제1 콘택 플러그들, 및 상기 제2 게이트 전극들 하면에 각각 접촉하여 상기 제1 방향으로 연장되며, 상기 채널로부터 멀어질수록 상기 제1 방향으로의 연장 길이가 점차 증가하는 제2 콘택 플러그들을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 하면에 수직한 제1 방향을 따라 서로 이격되도록 상기 기판 아래에 순차적으로 적층되어 하층으로 갈수록 상기 기판 하면에 평행한 제2 방향으로의 연장 길이가 점차 감소하는 계단 형상으로 배치되며, 적어도 하나 이상의 상기 제2 방향의 말단 부분의 하면이 다른 부분들의 하면보다 낮은 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장되며, 상부에서 하부로 갈수록 점차 증가하는 폭을 갖는 채널, 상기 게이트 전극들 하면에 각각 접촉하여 상기 제1 방향으로 연장되며, 상부에서 하부로 갈수록 점차 증가하는 폭을 갖는 제1 콘택 플러그들, 상기 제1 콘택 플러그들에 전기적으로 연결된 하부 배선들, 상기 기판 상에 형성된 상부 배선들, 및 상기 제1 방향으로 연장되어 상기 상부 배선들 및 상기 하부 배선들에 전기적으로 연결되며, 상부에서 하부로 갈수록 점차 감소하는 폭을 갖는 제2 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, SOI 기판 혹은 벌크 기판 상에 메모리 셀 어레이를 형성한 후 이를 뒤집어 상기 기판 상에 트랜지스터를 형성하기 때문에, 상기 트랜지스터는 단결정 실리콘 막 상에 형성되어 우수한 전기적 특성을 가질 수 있다. 또한, 상기 기판을 뒤집기 위해 사용되는 핸들링 기판의 두께나 재질을 조절하여 상기 기판의 휘어짐을 완화시킬 수 있다. 그리고, 상기 기판 일부에 얼라인 키를 형성한 후, 상기 기판을 뒤집어 상기 트랜지스터를 형성하므로, 상기 얼라인 키를 참조로 하여 상기 트랜지스터를 원하는 위치에 정확하게 형성할 수 있다.
도 1 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 23 내지 도 28은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29 내지 도 37은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38 및 39는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치에 대하여 상세하게 설명한다.
도 1 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 6, 8, 11 및 15는 평면도들이고, 도 2-5, 7, 9-10, 12-14 및 16-22는 단면도들이다.
이때, 도 2, 3, 4, 5, 7, 9 및 17-21은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 12-14, 16 및 22는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이다. 한편, 도 10은 도 9의 X 영역의 확대 단면도이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 및 2를 참조하면, 상기 기판 상부에 얼라인 키(130)를 형성한 후, 상기 기판 상에 절연 버퍼막(140) 및 반도체 막(150)을 순차적으로 적층할 수 있다.
상기 기판은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 제1 영역(I)은 메모리 셀 어레이가 형성되는 셀 어레이 영역일 수 있고, 제2 영역(I)은 게이트 전극 패드들이 형성되는 패드 영역일 수 있다. 제3 영역(III)은 상기 메모리 셀 영역을 둘러싸는 스크라이브 레인(scribe lane) 영역일 수 있다. 이하에서 제1 내지 제3 영역들(I, II, III)은 상기 기판 부분뿐만 아니라 그 상하부의 공간까지 포함하는 개념으로 사용하기로 한다.
상기 기판은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 기판은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
이하에서는, 상기 기판이 순차적으로 적층된 제1 단결정 실리콘 막(100), 매립 산화막(110) 및 제2 단결정 실리콘 막(120)을 포함하는 SOI 기판인 경우에 대해서 설명하지만, 본 발명의 개념은 이에 한정되지는 않는다. 예시적인 실시예들에 있어서, 이후 트랜지스터가 형성되는 제2 단결정 실리콘 막(120)은 예를 들어, 2μm 이하의 얇은 두께를 가질 수 있으며, 이에 따라 상기 트랜지스터의 단채널 효과가 감소할 수 있다.
얼라인 키(130)는 제3 영역(III) 내에서 제2 단결정 실리콘 막(120)을 관통하도록 형성될 수 있다. 얼라인 키(130)는 제3 영역(III) 내에서 하나 혹은 일정한 간격으로 복수 개로 형성될 수 있으며, 도면 상에서는 십자 형상을 갖는 얼라인 키(130)가 도시되어 있으나, 이에 한정되지는 않으며 다양한 형상을 가질 수 있다. 얼라인 키(130)는 예를 들어, 금속을 포함할 수 있으나, 반드시 이에 한정되지는 않는다.
절연 버퍼막(140)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 반도체 막(150)은 예를 들어, 폴리실리콘을 포함할 수 있다.
도 3을 참조하면, 반도체 막(150) 상에 제1 절연막(210) 및 희생막(220)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 제1 절연막들(210) 및 복수의 희생막들(220)이 상기 제1 방향을 따라 교대로 적층될 수 있다.
제1 절연막(210) 및 희생막(220)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 제1 절연막(210)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 희생막(220)은 제1 절연막(210)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 4를 참조하면, 최상층에 형성된 제1 절연막(210)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 제1 절연막(210) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 제1 절연막(210) 및 그 하부의 최상층 희생막(220)을 식각한다. 이에 따라, 최상층 희생막(220) 하부에 형성된 제1 절연막(210)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 이를 식각 마스크로 사용하여 최상층 제1 절연막(210), 최상층 희생막(220), 상기 노출된 제1 절연막(210), 및 그 하부의 희생막(220)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제1 희생 패턴(225) 및 제1 절연 패턴(215)으로 각각 구성되는 복수 개의 계단들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다. 이하에서 상기 각 계단들은 외부로 노출되는 부분뿐만 아니라 상층 계단들에 의해 커버되어 외부로 노출되지 않는 부분까지 포함하여, 동일 층에 형성된 제1 희생 패턴(225) 및 제1 절연 패턴(215) 모두를 지칭하는 것으로 한다.
상기 몰드는 제1 및 제2 영역들(I, II) 내에 형성될 수 있다. 이때, 상기 몰드에 포함된 각 계단들의 외부로 노출된 노출부는 제2 영역(II) 내에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 계단들은 하층에서 상층으로 갈수록 상기 각 제2 및 제3 방향들로 연장되는 길이가 감소할 수 있다.
도 5를 참조하면, 제1 희생 패턴들(225) 중 적어도 일부의 상기 제2 방향으로의 각 말단부들의 두께를 증가시킬 수 있다.
일 실시예에 있어서, 각 계단들의 노출부에 포함된 제1 절연 패턴(215)의 말단부를 제거하여 제1 희생 패턴(225)의 말단부를 노출시킨 후, 제1 절연 패턴(215) 및 상기 노출된 제1 희생 패턴(225)의 말단부 상에 낮은 스텝 커버리지 특성을 갖는 증착 공정을 통해 제1 희생 패턴(225)과 동일한 물질을 포함하는 막을 추가로 증착하고, 이에 대해 에치 백 공정을 수행함으로써, 각 제1 희생 패턴들(225)의 말단부의 두께를 증가시킬 수 있다. 이에 따라, 각 제1 희생 패턴들(225)의 상기 제2 방향으로의 말단부는 다른 부분들에 비해 상면의 높이가 더 높을 수 있다.
도 5에서는 최하층 및 최상층을 제외한 각 제1 희생 패턴들(225)의 말단부의 두께가 증가된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 예를 들어 모든 제1 희생 패턴들(225)의 말단부들의 두께가 증가될 수도 있다.
도 6 및 7을 참조하면, 상기 몰드를 커버하는 제1 층간 절연막을 반도체 막(150) 상에 형성하고, 최상층의 제1 절연 패턴(215)의 상면이 노출될 때까지 상기 제1 층간 절연막을 평탄화함으로써, 상기 몰드의 측벽을 커버하는 제1 층간 절연 패턴(230)을 형성할 수 있다.
이후, 상기 몰드의 상면 및 제1 층간 절연 패턴(230)의 상면에 제2 층간 절연막(240)을 형성할 수 있다. 제1 층간 절연 패턴(230) 및 제2 층간 절연막(240)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 이에 따라 서로 병합되거나 혹은 제1 절연 패턴(215)과 병합될 수도 있다.
이후, 제2 층간 절연막(240) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제2 층간 절연막(240), 제1 절연 패턴들(215) 및 제1 희생 패턴들(225)을 식각함으로써, 이들을 관통하여 반도체 막(150) 상면을 노출시키는 채널 홀(hole)(250)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정의 특성 상, 채널 홀(250)은 상부에서 하부로 갈수록 그 폭이 점차 감소할 수 있다.
채널 홀(250)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 일 실시예에 있어서, 상기 채널 홀 어레이는 상기 제3 방향으로 서로 이격된 복수의 채널 홀 블록을 포함할 수 있으며, 상기 채널 홀 블록은 상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 채널 홀 열들(250a, 250b, 250c, 250d)을 포함할 수 있다.
도 8 내지 10을 참조하면, 먼저 상기 제1 마스크를 제거한 후, 채널 홀(250)을 부분적으로 채우는 제1 채널(260)을 형성할 수 있다.
구체적으로, 채널 홀(250)에 의해 노출된 반도체 막(150) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 채널 홀(250)을 부분적으로 채우는 제1 채널(260)을 형성할 수 있다. 이에 따라, 제1 채널(260)은 반도체 막(150)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다.
이후, 채널 홀들(250)의 측벽, 제1 채널(260)의 상면, 및 제2 층간 절연막(240)의 상면에 제1 블로킹 막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 채널 홀들(250)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹 막을 식각함으로써, 제1 채널(260) 및 채널 홀들(250)의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연 패턴(290), 전하 저장 패턴(280) 및 제1 블로킹 패턴(270)을 각각 형성할 수 있다. 이때, 제1 채널(260)의 상부도 부분적으로 함께 제거될 수 있다. 한편, 터널 절연 패턴(290), 전하 저장 패턴(280) 및 제1 블로킹 패턴(270)은 전하 저장 구조물(300)을 형성할 수 있다.
제1 블로킹 패턴(270) 및 터널 절연 패턴(290)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 전하 저장 패턴(280) 및 상기 제1 스페이서는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 제1 채널(260), 터널 절연 패턴(290), 및 제2 층간 절연막(240) 상에 제2 채널막을 형성하고, 채널 홀들(250)의 나머지 부분을 충분히 채우는 충전막을 상기 제2 채널막 상에 형성한다.
이후, 제2 층간 절연막(240)의 상면이 노출될 때까지 상기 충전막 및 상기 제2 채널막을 평탄화함으로써, 각 채널 홀들(250)의 나머지 부분을 채우는 충전 패턴(320)을 형성할 수 있으며, 상기 제2 채널막은 제2 채널(310)로 변환될 수 있다.
이에 따라, 각 채널 홀들(250) 내부의 제1 채널(260) 상에는 전하 저장 구조물(300), 제2 채널(310) 및 충전 패턴(320)이 순차적으로 적층될 수 있다.
제2 채널(310)은 예를 들어, 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있으며, 충전 패턴(320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 채널(260) 및 제2 채널(310)이 형성되는 채널 홀들(250)이 제1 내지 제4 채널 홀 열들(250a, 250b, 250c, 250d)을 포함하는 상기 채널 홀 블록을 정의할 수 있으며, 또한 이들이 상기 채널 홀 어레이를 정의함에 따라, 제1 및 제2 채널들(260, 310) 역시 이에 대응하여 채널 블록 및 채널 어레이를 정의할 수 있다.
이후, 충전 패턴(320), 제2 채널(310), 및 전하 저장 구조물(300)로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(330)을 형성할 수 있다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 캐핑막을 상기 제1 구조물 및 제2 층간 절연막(240) 상에 형성하고, 제2 층간 절연막(240)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화하여 캐핑 패턴(330)을 형성할 수 있다. 캐핑 패턴(330)은 예를 들어, 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 한편, 각 채널 홀들(250) 내부에 형성되는 상기 제1 구조물, 제1 채널(260) 및 캐핑 패턴(330)은 제2 구조물을 정의할 수 있다.
예시적인 실시예들에 있어서, 채널 홀(250)의 형상에 따라, 채널 홀(250) 내에 형성되며 제1 채널(260) 및 제2 채널(310)을 포함하는 상기 제2 구조물은 상부에서 하부로 갈수록 그 폭이 점차 감소할 수 있다.
도 11 및 12를 참조하면, 먼저 제2 층간 절연막(240) 및 캐핑 패턴(330) 상에 제3 층간 절연막(340)을 형성한다.
제3 층간 절연막(340) 상에 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제2 층간 절연막(240), 제1 절연 패턴들(215) 및 제1 희생 패턴들(225)을 관통하여 반도체 막(150)의 상면을 노출시키는 제1 개구(350)를 형성할 수 있다. 제1 개구(350)는 식각 공정의 특성 상, 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다. 제3 층간 절연막(340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 하부의 제2 층간 절연막(240)과 병합될 수도 있다.
예시적인 실시예들에 있어서, 제1 개구(350)는 제1 및 제2 영역들(I, II) 내의 상기 채널 블록들 사이에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 이에 따라 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 인접하는 2개의 제1 개구들(350) 사이에는 각각이 4개의 채널 열들을 포함하는 하나의 채널 블록이 형성될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 제2 마스크를 제거한 후, 제1 개구(350)에 의해 노출된 제1 희생 패턴들(225)을 제거하여, 각 층의 제1 절연 패턴들(215) 사이에 갭(360)을 형성할 수 있으며, 갭(360)에 의해 제1 블로킹 패턴(270)의 외측벽 일부 및 제1 채널(260)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구(350)에 의해 노출된 제1 희생 패턴들(225)을 제거할 수 있다.
도 13을 참조하면, 제1 개구(350)의 측벽, 노출된 제1 블로킹 패턴(270)의 외측벽, 노출된 제1 채널(260)의 측벽, 갭(360)의 내벽, 제1 절연 패턴들(215)의 표면, 노출된 반도체 막(150) 상면, 및 제3 층간 절연막(340)의 상면에 제2 블로킹 막(370)을 형성한 후, 제2 블로킹 막(370) 상에 갭(360)의 나머지 부분을 채우는 제1 도전막을 형성한다. 제2 블로킹 막(370)과 상기 제1 도전막 사이에는 배리어 막(도시되지 않음)을 더 형성할 수도 있다.
제2 블로킹 막(370)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있고, 상기 제1 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이후, 제1 개구(350) 내부 및 이들에 인접한 갭(360) 내부에 형성된 상기 제1 도전막을 제거하여, 갭(360) 내부에 제1 도전 패턴(385)을 형성할 수 있다. 전술한 바와 같이, 상기 배리어 막이 더 형성된 경우에는, 제1 도전 패턴(385)의 상하면 및 측벽 일부를 커버하는 배리어 패턴(도시되지 않음)이 더 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제1 도전막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴(385)은 제1 및 제2 영역들(I, II) 내에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 각 제1 도전 패턴들(385)은 제1 개구(350)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
이하에서는, 제1 도전 패턴(385)의 상기 제2 방향으로의 말단부를 패드로 지칭하기로 한다. 예시적인 실시예들에 있어서, 제1 도전 패턴들(385) 중에서 적어도 일부의 상기 말단부들은 다른 부분들에 비해 높은 상면을 가질 수 있으며, 이에 따라 다른 부분들에 비해 큰 두께를 가질 수 있다. 제1 도전 패턴들(385)의 상기 말단부들은 제2 영역(II) 내에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴(385)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들(410, 420, 430)을 포함할 수 있다. 이때, 제1 게이트 전극(410)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(420)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(430)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(410, 420, 430)은 1개 혹은 복수 개의 층에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(410)은 최하층에 형성되고, 제3 게이트 전극(430)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(420)은 제1 게이트 전극(410) 및 제3 게이트 전극(430) 사이에서 복수의 층들에 형성될 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 14를 참조하면, 제1 개구(350)에 의해 노출된 반도체 막(150) 상부에 제1 불순물 영역(155)을 형성한 후, 제1 개구(350)의 상기 제3 방향으로의 양 측벽에 제2 스페이서(390)를 형성하고, 제1 개구(350)의 나머지 가운데 부분을 채우는 제1 공통 소스 라인(CSL)(400)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(390)는 상부에서 하부로 갈수록 상기 제3 방향으로의 두께 점차 증가할 수 있으며, 이에 따라 제1 CSL(400)은 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다.
제1 불순물 영역(155)은 예를 들어, 인, 비소와 같은 n형 불순물을 포함할 수 있고, 제2 스페이서(390)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 CSL(400)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 CSL(400)은 상기 제2 방향으로 연장되어 동일 층에 형성된 제1 도전 패턴들(385)을 서로 분리시킬 수 있으나, 그 측벽이 제2 스페이서(390)에 의해 커버되어 제1 도전 패턴들(385)과는 전기적으로 절연될 수 있다. 한편, 제1 CSL(400)은 반도체 막(150) 상부에 형성된 제1 불순물 영역(155) 상면에 접촉하여 이에 전기적으로 연결될 수 있다.
제1 영역(I) 내에 제1 내지 제3 게이트 전극들(410, 420, 430), 제1 채널(260) 및 제2 채널(310), 및 제1 CSL(400)이 형성됨에 따라서, 상기 수직형 메모리 장치의 메모리 셀 어레이가 형성될 수 있다.
도 15 내지 17을 참조하면, 제3 층간 절연막(340) 및 제1 CSL(400) 상에 제4 층간 절연막(450)을 형성한 후, 제3 및 제4 층간 절연막들(340, 450)을 관통하여 캐핑 패턴(330) 상면에 접촉하는 제1 콘택 플러그(462), 및 제1 층간 절연 패턴(230) 및 제2 내지 제4 층간 절연막들(240, 340, 450)을 관통하여 제1 도전 패턴(385)의 패드 상부에 접촉하는 제2 콘택 플러그(464)를 형성할 수 있다.
제1 도전 패턴(385)을 포함하는 제1 내지 제3 게이트 전극들(410, 420, 430) 중 적어도 일부의 패드들은 다른 부분들에 비해 큰 두께를 가지므로, 이들 상에 형성되는 각 제2 콘택 플러그들(464)이 보다 용이하게 이들의 상부에 접촉하도록 형성될 수 있다.
이후, 제4 층간 절연막(450), 및 제1 및 제2 콘택 플러그들(462, 464) 상에 제5 층간 절연막(470)을 형성하고, 이를 관통하여 제1 및 제2 콘택 플러그들(462, 464)의 상면에 각각 접촉하는 제1 및 제2 배선들(482, 484)을 제1 및 제2 영역들(I, II) 내에 각각 형성할 수 있다. 한편, 제3 영역(III) 내에는 제5 층간 절연막(470)을 관통하는 제3 배선(486)이 형성될 수 있다.
예시적인 실시예들에 있어서 제1 및 제2 콘택 플러그들(462, 464)은 식각 공정의 특성 상, 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 고온 공정이 필요한 상기 메모리 셀 어레이가 형성된 후, 제1 및 제2 콘택 플러그들(462, 464) 및 제1 및 제2 배선들(482, 484)이 형성되므로, 이들은 열 내성이 비교적 작은 물질도 포함할 수 있다. 이에 따라, 제1 및 제2 콘택 플러그들(462, 464) 및 제1 및 제2 배선들(482, 484)은 예를 들어, 텅스텐, 구리, 알루미늄 등의 금속을 포함할 수 있으며, 금속 질화물을 포함하며 이들의 저면 및 측벽을 커버하는 배리어 패턴(도시되지 않음)을 더 포함할 수도 있다.
도시하지는 않았으나, 제4 층간 절연막(450)을 관통하여 제1 CSL(400) 상면에 접촉하는 제3 콘택 플러그(도시되지 않음), 및 제5 층간 절연막(470)을 관통하여 상기 제3 콘택 플러그의 상면에 접촉하는 제4 배선(도시되지 않음)을 더 형성할 수도 있다.
일 실시예에 있어서, 제1 배선(482)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 제1 배선(482)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다.
한편, 도 15에 도시된 제1 내지 제3 배선들(482, 484, 486)의 레이아웃은 예시적인 것으로서 본 발명의 개념은 이에 한정되지 않으며, 제1 내지 제3 배선들(482, 484, 486)보다 상층에 상부 배선들(도시되지 않음)이 더 형성될 수도 있다.
도 18을 참조하면, 제6 층간 절연막(490)을 제5 층간 절연막(470) 및 제1 내지 제3 배선들(482, 484, 486) 상에 형성하고, 제6 층간 절연막(490) 상에 핸들링 기판(500)을 형성한 후, 이를 이용하여 상기 구조물들이 형성된 상기 기판을 뒤집을 수 있다. 이에 따라 이하에서는, 도면 상에서 보이는 방향대로 상하부를 지칭하도록 한다. 즉, 예를 들어, 각 제2 콘택 플러그들(464)은 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 증가하는 폭을 가질 수 있다.
일 실시예에 있어서, 핸들링 기판(500)은 실리콘 탄화물(SiC) 혹은 사파이어를 포함할 수 있으며, 이에 따라 상기 기판의 휘어짐이 방지될 수 있다. 다른 실시예에 있어서, 핸들링 기판(500)은 실리콘을 포함할 수 있으며, 다만 핸들링 기판(500)의 두께가 두꺼울수록 상기 기판의 휘어짐이 보다 완화될 수 있다.
핸들링 기판(500)과 제6 층간 절연막(490) 사이에는 절연성 접착막(도시되지 않음)이 더 형성될 수도 있다.
도 19를 참조하면, 레이저 리프트 오프(laser lift-off) 공정 혹은 래핑(lapping) 공정을 통해 SOI 기판의 제1 단결정 실리콘 막(100)을 제거할 수 있으며, 이에 따라 매립 산화막(110)이 노출될 수 있다.
이후, 노출된 매립 산화막(110)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제2 단결정 실리콘 막(120)이 노출될 수 있다.
만약, 상기 기판이 SOI 기판이 아닌 벌크 기판인 경우, 상기 레이저 리프트 오프 공정 혹은 래핑 공정에 의해, 상기 벌크 기판의 상부를 제거하고 하부를 잔류시킬 수 있다.
도 20을 참조하면, 제1 및 제2 영역들(I, II) 내에서 제2 단결정 실리콘 막(120)의 일부 영역에 불순물을 주입하여 웰(well)(520)을 형성한 후, 웰(520) 상에 트랜지스터를 형성할 수 있다.
웰(520)은 형성하고자 하는 트랜지스터의 도전형에 따라 n형 혹은 p형 불순물을 포함할 수 있다. 이와는 달리, 예를 들어 얕은 트렌치 소자 분리(STI) 공정을 수행하여 제2 단결정 실리콘 막(120)의 일부를 제거하고 소자 분리 패턴(도시되지 않음)을 형성하여 액티브 영역을 형성한 후, 상기 액티브 영역 상에 상기 트랜지스터를 형성할 수도 있다.
상기 트랜지스터는 웰(520) 상에 게이트 구조물(560)을 형성하고, 게이트 구조물(560)에 인접한 웰(520) 상부에 제2 불순물 영역(570)을 형성함으로써 형성할 수 있다. 게이트 구조물(560)은 순차적으로 적층된 게이트 절연 패턴(530), 게이트 도전 패턴(540) 및 게이트 마스크(550)를 포함할 수 있다.
게이트 절연 패턴(530)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 도전 패턴(540)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있으며, 게이트 마스크(550)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 제2 불순물 영역(570)은 n형 혹은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 트랜지스터는 제3 영역(III)에 형성된 얼라인 키(130)를 참조함으로써 당초 설계된 정확한 위치에 형성할 수 있다.
한편, 상기 트랜지스터가 제2 단결정 실리콘 막(120) 상에 형성되므로, 예를 들어 폴리실리콘 막 상에 형성되는 것에 비해서 우수한 특성을 가질 수 있다. 또한, 제2 단결정 실리콘 막(120)이 예를 들어, 2μm 이하의 얇은 두께를 가짐으로써, 상기 트랜지스터에 발생할 수 있는 단채널 효과가 감소할 수 있다.
도 21 및 22를 참조하면, 상기 트랜지스터를 커버하는 제7 층간 절연막(580)을 제2 단결정 실리콘 막(120) 상에 형성한 후, 제7 층간 절연막(580) 내에 제4 및 제5 콘택 플러그들(590, 610) 및 제5 및 제6 배선들(600, 620)을 형성할 수 있다.
한편, 제2 영역(II) 내에서 제7 층간 절연막(580)의 하부, 제2 단결정 실리콘 막(120), 절연막(140), 반도체 막(150), 제1 층간 절연 패턴(230), 제2 내지 제5 층간 절연막들(240, 340, 450, 470)을 관통하여 제3 배선(486)에 접촉하는 제6 콘택 플러그(595) 및 제6 콘택 플러그(595) 상에 제7 배선(605)을 더 형성할 수 있다. 제6 콘택 플러그(595)는 상기 메모리 셀 어레이와 상기 트랜지스터들 사이의 전기적 연결을 위해 형성하는 관통 비아(through via: THV) 역할을 수행할 수 있으며, 제3 배선(486)은 제6 콘택 플러그(595)에 대한 랜딩 패드(landing pad) 역할을 수행할 수 있다.
제4 내지 제6 콘택 플러그들(590, 610, 595)은 식각 공정의 특성 상, 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다. 일 실시예에 있어서, 제4 내지 제6 콘택 플러그들(590, 610, 595)의 상면은 서로 동일한 높이에 형성될 수 있으며, 제5 및 제7 배선들(600, 605)의 상면은 서로 동일한 높이에 형성될 수 있다.
제7 층간 절연막(580) 상에는 제8 배선(630)을 더 형성할 수 있으며, 도시되지는 않았으나 추가적인 배선을 더 형성하여 상기 수직형 메모리 장치를 완성할 수 있다.
한편, 핸들링 기판(500), 및 얼라인 키(130)가 형성된 제3 영역(III)은 추후 제거될 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조와는 반대 개념인 피오씨(Peri Over Cell: POC) 구조를 가질 수 있으며, 이에 따라 고온 공정이 필요한 메모리 셀 어레이 이후에 콘택 플러그들 및 배선들을 형성하므로, 이들의 재질이 한정되지 않을 수 있으며, 또한 상기 콘택 플러그들 및 상기 배선들이 포함하는 금속 성분에 의해 상기 메모리 셀 어레이가 오염되는 것이 차단될 수 있다.
한편, SOI 기판 혹은 벌크 기판 상에 상기 메모리 셀 어레이를 형성한 후 이를 뒤집어 상기 기판 상에 트랜지스터를 형성하기 때문에, 상기 트랜지스터는 단결정 실리콘 막 상부에 형성될 수 있으며, 이에 따라 예를 들어, 폴리실리콘 막을 증착하여 그 상부에 형성되는 트랜지스터에 비해서 우수한 전기적 특성을 가질 수 있다. 또한, 상기 기판을 뒤집기 위해 사용되는 핸들링 기판이 두꺼운 두께를 갖거나 혹은 예를 들어, 실리콘 탄화물 또는 사파이어를 포함함으로써, 메모리 셀들이 다수의 층들에 적층됨으로써 발생할 수 있는 기판의 휘어짐을 완화시킬 수 있다.
그리고, 상기 기판 일부에 얼라인 키를 형성한 후, 상기 기판을 뒤집어 상기 트랜지스터를 형성하므로, 상기 얼라인 키를 참조로 하여 상기 트랜지스터를 원하는 위치에 정확하게 형성할 수 있다.
전술한 공정들에 의해 제조된 상기 수직형 메모리 장치는 다음과 같은 구조적 특징들을 가질 수 있다.
제1 도전 패턴들(385)은 기판 즉, 제2 단결정 실리콘 막(120)의 하면에 수직한 상기 제1 방향을 따라 서로 이격되도록 제2 단결정 실리콘 막(120)의 아래에 순차적으로 적층되어, 하층으로 갈수록 제2 단결정 실리콘 막(120)의 하면에 평행한 상기 제2 방향으로의 연장 길이가 점차 감소하는 계단 형상으로 배치될 수 있으며, 이들 중 적어도 하나 이상의 상기 제2 방향의 말단 부분 즉, 패드의 하면은 다른 부분들의 하면보다 낮을 수 있다.
이때, 제1 도전 패턴들(385)은 상층에서 하층으로 순차적으로 적층된 제1 내지 제3 게이트 전극들(410, 420, 430)을 포함할 수 있으며, 이들은 각각 GSL, 워드 라인 및 SSL 역할을 수행할 수 있다. 일 실시예에 있어서, 제1 게이트 전극(410)은 최상층에 형성될 수 있고, 제3 게이트 전극(430)은 최하층 및 그 바로 위 상층에 형성될 수 있으며, 제2 게이트 전극(420)은 제1 및 제3 게이트 전극들(410, 430) 사이의 복수의 층들에 형성될 수 있다.
제1 및 제2 채널들(260, 310)을 포함하는 상기 제1 구조물은 제1 내지 제3 게이트 전극들(410, 420, 430)을 관통하여 상기 제1 방향으로 연장될 수 있으며, 상부에서 하부로 갈수록 점차 증가하는 폭을 가질 수 있다.
제2 콘택 플러그(464)는 각 제1 내지 제3 게이트 전극들(410, 420, 430)의 패드 하면에 접촉하여 상기 제1 방향으로 연장될 수 있으며, 상부에서 하부로 갈수록 점차 증가하는 폭을 가질 수 있다. 또한, 제1 CSL(400)은 상기 제2 방향으로 연장되어 상기 제3 방향으로 제1 내지 제3 게이트 전극들(410, 420, 430)을 분리시킬 수 있으며, 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 증가하는 폭을 가질 수 있다.
이와는 달리, 제4 내지 제6 콘택 플러그들(590, 610, 595)은 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다.
도 23 내지 도 28은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 23 및 25-27은 A-A'선을 절단한 단면도들이고, 도 24 및 28은 B-B'선을 절단한 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 절연 버퍼막(140)과 반도체 막(150) 사이에 CSL 플레이트(700)를 더 형성할 수 있다.
CSL 플레이트(700)는 예를 들어, 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 24를 참조하면, 도 3 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제1 개구(350)를 제2 스페이서(390)가 모두 채울 수 있으며, 이에 따라 별도의 제1 CSL(400)은 형성되지 않을 수 있다. 또한, 제1 개구(350)에 인접한 반도체 막(150) 상부에 제1 불순물 영역(155)도 형성되지 않을 수 있다.
도 25를 참조하면, 도 15 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 전술한 바와 같이, 절연 버퍼막(140)과 반도체 막(150) 사이에는 CSL 플레이트(700)가 형성되어 있다.
도 26을 참조하면, 도 18 내지 도 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 제3 영역(III)에 인접한 제2 영역(II)의 가장자리 부분 내의 반도체 막(150), CSL 플레이트(700), 절연 버퍼막(140) 및 제2 단결정 실리콘 막(120) 부분을 제거하여 제2 개구(도시되지 않음)를 형성한 후, 상기 제2 개구를 채우는 제2 절연 패턴(710)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 절연 패턴(710)은 상기 제1 방향을 따라 제1 내지 제3 게이트 전극들(410, 420, 430)을 포함하는 계단 형상 구조물과는 오버랩되지 않을 수 있다. 제2 절연 패턴(710)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 27을 참조하면, 도 20 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
다만, 제7 층간 절연막(580), 제2 단결정 실리콘 막(120) 및 절연 버퍼막(140)을 관통하여 CSL 플레이트(700) 상면에 접촉하는 제7 콘택 플러그(597), 및 제7 콘택 플러그(597) 상에 형성된 제9 배선(607)을 더 형성할 수 있다. 제7 콘택 플러그(597)는 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다.
한편, 제6 콘택 플러그(595)는 제1 층간 절연 패턴(230) 및 제7 층간 절연막(580) 사이에 형성된 제2 절연 패턴(710)도 관통할 수 있다.
도 29 내지 도 37은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 29, 31-34 및 36은 A-A'선을 절단한 단면도들이고, 도 30, 35 및 37은 B-B'선을 절단한 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 29를 참조하면, 도 1 내지 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 순차적으로 적층된 제1 절연막들(210) 및 희생막들(220)을 전부 패터닝하여 계단 형상의 몰드를 형성하지 않으며, 상층의 일부 제1 절연막들(210) 및 희생막들(220)만을 패터닝하여 제1 몰드를 형성할 수 있다.
도면 상에서는 상부 각 4개 층들에 형성된 제1 절연막들(210) 및 희생막들(220)로 상기 제1 몰드를 형성한 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 임의의 복수의 층들에 형성된 제1 절연막들(210) 및 희생막들(220)로 상기 제1 몰드를 형성할 수 있다.
도 30을 참조하면, 도 5 내지 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 개구(350)의 저면이 예를 들어, 위에서 5번째 층에 형성된 제1 절연막(210)의 저면 및 상면 사이에 형성될 수 있으며, 제1 개구(350)에 의해 노출된 희생막들(220), 예를 들어 최상층으로부터 4번째 층까지 형성된 희생막들(220)만이 제거되어 제1 도전 패턴(385)을 형성할 수 있다.
또한, 제1 개구(350)를 채우는 제2 스페이서(390) 및 제1 CSL(400)이 형성될 수 있다. 제1 CSL(400)은 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다.
도 31을 참조하면, 도 15 내지 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제2 콘택 플러그들(464)은 제1 도전 패턴들(385)의 패드 상면에 접촉하도록 형성되며, 그 하부의 희생막들(220) 상면에는 형성되지 않을 수 있다.
도 32를 참조하면, 도 18 내지 19를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 제2 및 제3 영역들(II, III) 내의 반도체 막(150), 절연 버퍼막(140) 및 제2 단결정 실리콘 막(120) 부분들을 제거하여 제1 절연막(210)을 노출시키고, 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 계단 형상의 제2 몰드를 형성할 수 있다.
이에 따라, 제2 영역(II) 내에서 제1 층간 절연 패턴(230)을 노출시키는 제3 개구(750)를 형성할 수 있으며, 상기 제2 몰드는 순차적으로 적층된 제3 절연 패턴(217) 및 제2 희생 패턴(227)으로 구성되는 계단들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 몰드의 최하층 계단은 상기 제1 몰드의 최상층 계단과 상기 제1 방향으로 얼라인되도록 형성될 수 있다. 또한, 상기 제2 몰드에 포함된 계단들이 상기 제1 방향을 따라 하부에서 상부로 갈수록 상기 제2 방향으로 연장되는 길이의 감소폭은 상기 제1 몰드에 포함된 계단들이 상기 제1 방향을 따라 상부에서 하부로 갈수록 상기 제2 방향으로 연장되는 길이의 감소폭과 실질적으로 동일할 수 있으며, 이에 따라 상기 제1 및 제2 몰드들에 포함된 계단들은 상기 제1 방향으로 서로 얼라인될 수 있다.
한편, 제3 영역(III) 내에는 제1 층간 절연 패턴(230) 상에 제4 절연 패턴(219) 및 제3 희생 패턴(229)이 잔류할 수 있다.
도 33을 참조하면, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제2 희생 패턴들(227) 중 적어도 일부의 상기 제2 방향으로의 말단부의 두께를 증가시킴으로써, 상기 말단부의 상면의 높이가 다른 부분들의 높이에 비해 증가될 수 있다. 도면상에서는 최상층을 제외한 나머지 층들에 형성된 제2 희생 패턴들(227)의 말단부의 두께가 증가된 것이 도시되어 있으며, 본 발명의 개념은 반드시 이에 한정되는 것은 아니다.
이후, 제3 개구(750)를 채우는 제8 층간 절연 패턴(760)을 형성할 수 있다. 제8 층간 절연 패턴(760)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제1 층간 절연 패턴(230)과 병합될 수도 있다.
도 34 및 35를 참조하면, 도 11 내지 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 제1 절연막들(210) 및 희생막들(220)을 관통하여 제1 개구(350)에 대응하는 위치에 제4 개구(도시되지 않음)가 형성될 수 있으며, 상기 제4 개구에 의해 노출된 희생막들(220), 예를 들어 최상층으로부터 3번째 층까지 형성된 희생막들(220)이 제거되어 제2 도전 패턴(387)을 형성할 수 있다. 제2 도전 패턴들(387) 사이에는 제3 절연 패턴(217)이 형성될 수 있다.
상기 제1 방향을 따라 순차적으로 적층된 제1 및 제2 도전 패턴들(385, 387)은 제1 내지 제3 게이트 전극들(410, 420, 430)을 포함할 수 있다. 이때, 예를 들어 제1 게이트 전극(410)은 최상층에 형성될 수 있고, 제3 게이트 전극들(430)은 최하층 및 바로 위 상층에 형성될 수 있으며, 제2 게이트 전극들(420)은 제1 및 제2 게이트 전극들(410, 430) 사이에 형성될 수 있다.
또한, 상기 제4 개구를 채우는 제3 스페이서(395) 및 제2 CSL(405)이 형성될 수 있다. 제2 CSL(405)은 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 감소하는 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 CSL들(400, 405)은 상기 제1 방향으로 서로 얼라인될 수 있으며, 서로 실질적으로 동일한 물질을 포함할 수 있다. 이에 따라, 제1 및 제2 CSL들(400, 405)은 하나의 CSL 구조물로서 역할을 수행할 수 있다. 예시적인 실시예들에 있어서, 상기 CSL 구조물의 폭은 상기 제1 방향을 따라 상부에서 하부로 갈수록 점차 감소하다가 다시 점차 증가할 수 있다.
한편, 제2 CSL(405)에 인접한 반도체 막(150) 부분 혹은 제2 단결정 실리콘 막(120) 부분에는 제3 불순물 영역(도시되지 않음)이 더 형성되어 제2 CSL(405)에 전기적으로 연결될 수 있다.
도 36 및 37을 참조하면, 도 20 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
이때, 각 제2 도전 패턴들(387)의 상면에 접촉하는 제8 콘택 플러그(468), 및 제8 콘택 플러그(468) 상에 형성되는 제10 배선(488)이 형성될 수 있다.
전술한 바와 같이, 게이트 전극들을 포함하는 계단 구조물을 한꺼번에 형성하는 대신에 2번으로 나눠 형성함으로써, 상기 게이트 전극들에 접촉하도록 형성되는 콘택 플러그들이 높은 종횡비에 의해 잘 형성되지 못하는 것을 개선시킬 수 있다.
한편, 전술한 공정들을 통해 제조된 상기 수직형 메모리 장치는 다음과 같은 구조적 특징들을 가질 수 있다.
제2 도전 패턴들(387)은 기판 즉, 제2 단결정 실리콘 막(120)의 하면에 수직한 상기 제1 방향을 따라 서로 이격되도록 제2 단결정 실리콘 막(120)의 아래에 순차적으로 적층되어, 하층으로 갈수록 제2 단결정 실리콘 막(120)의 하면에 평행한 제2 방향으로의 연장 길이가 점차 증가하는 계단 형상으로 배치될 수 있으며, 제1 도전 패턴들(385)은 상기 제1 방향을 따라 서로 이격되도록 제2 도전 패턴들(387) 아래에 순차적으로 적층되어 하층으로 갈수록 상기 제2 방향으로의 연장 길이가 점차 감소하는 계단 형상으로 배치될 수 있다.
이때, 제1 및 제2 채널들(260, 310)을 포함하는 상기 제1 구조물은 제1 및 제2 도전 패턴들(385, 387)을 관통하여 상기 제1 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향으로 서로 인접하는 제1 및 제2 도전 패턴들(385, 387) 즉, 제2 도전 패턴들(387) 중에서 최하층에 형성된 것의 상기 제2 방향의 연장 길이와 제1 도전 패턴들(385) 중에서 최상층에 형성된 것의 상기 제2 방향의 연장 길이는 서로 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 제2 도전 패턴들(387) 중에서 적어도 하나의 상기 제2 방향으로의 말단부 즉, 패드의 상면은 다른 부분들의 상면보다 높을 수 있으며, 제1 도전 패턴들(385) 중에서 적어도 하나의 상기 제2 방향으로의 말단부 즉, 패드의 하면은 다른 부분들의 하면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제2 도전 패턴들(387)의 상층으로부터 하층까지의 상기 제2 방향의 연장 길이의 증가폭은 제1 도전 패턴들(385)의 상층으로부터 하층까지의 상기 제2 방향의 연장 길이의 감소폭과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 각 제2 도전 패턴들(387)의 상면에 접촉하는 제8 콘택 플러그(468)는 상기 제1 방향을 따라 상층에서 하층으로 갈수록 점차 감소하는 폭을 가질 수 있으며, 각 제1 도전 패턴들(385)의 하면에 접촉하는 제2 콘택 플러그(464)는 상기 제1 방향을 따라 상층에서 하층으로 갈수록 점차 증가하는 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 CSL(405)은 상기 제2 방향으로 연장되어 상기 제3 방향으로 제2 도전 패턴들(387)을 분리시키며, 상기 제3 방향으로의 폭이 상부에서 하부로 갈수록 점차 감소할 수 있다. 또한, 제1 CSL(400)은 제2 CSL(405) 아래에서 상기 제2 방향으로 연장되어 상기 제3 방향으로 제1 도전 패턴들(385)을 분리시키며, 상기 제3 방향으로의 폭이 상부에서 하부로 갈수록 점차 증가할 수 있다. 이때, 제1 및 제2 CSL들(400, 405)은 상기 제1 방향으로 서로 얼라인 되어 서로 접촉할 수 있으며, 서로 실질적으로 동일한 물질을 포함할 수 있다.
도 38 및 39는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 38은 A-A'선을 절단한 단면도이고, 도 39는 B-B'선을 절단한 단면도이다.
상기 수직형 메모리 장치는 도 29 내지 도 37을 참조로 설명한 수직형 메모리 장치에 도 23 내지 도 28을 참조로 설명한 수직형 메모리 장치의 개념을 적용시킨 것이다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 38 및 39를 참조하면, 반도체 막(150) 및 절연 버퍼막(140) 사이에 CSL 플레이트(700)가 형성될 수 있으며, 제1 제2 CSL들(400, 405)이 형성되지 않으므로, 제2 스페이서(390) 및 제3 스페이서(395)가 제1 개구(350) 및 제4 개구를 각각 채울 수 있다.
한편, CSL 플레이트(700) 상면에 접촉하는 제7 콘택 플러그(597), 및 제7 콘택 플러그(597) 상에 형성된 제9 배선(607)은 제2 영역(II) 대신에 제1 영역(I) 내에 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 120: 제1, 제2 단결정 실리콘 막 110: 매립 산화막
130: 얼라인 키 140: 절연 버퍼막
150: 반도체 막 155, 570: 제1, 제2 불순물 영역
210: 제1 절연막 215: 제1 절연 패턴
220: 희생막
225, 227, 229: 제1 내지 제3 희생 패턴
230, 760: 제1, 제8 층간 절연 패턴
240, 340, 450, 470, 490, 580: 제2 내지 제7 층간 절연막
250: 채널 홀 260, 310: 제1, 제2 채널
270: 제1 블로킹 패턴 280: 전하 저장 패턴
290: 터널 절연 패턴 300: 전하 저장 구조물
320: 충전 패턴 330: 캐핑 패턴
350, 750: 제1, 제3 개구 360: 갭
370: 제2 블로킹 막 385, 387: 제1, 제2 도전 패턴
390, 395: 스페이서 400, 405: 제1, 제2 CSL
410, 420, 430: 제1 내지 제3 게이트 전극
462, 464: 제1, 제2 콘택 플러그
482, 484, 486: 제1 내지 제3 배선 500: 핸들링 기판
520: 웰 530: 게이트 절연 패턴
540: 게이트 도전 패턴 550: 게이트 마스크
560: 게이트 구조물
590, 610, 595, 597, 468: 제4 내지 제8 콘택 플러그
600, 620, 605, 630, 607, 488: 제5 내지 제10 배선
700: CSL 플레이트 710, 217, 219: 제2 내지 제4 절연 패턴

Claims (10)

  1. 기판 하면에 수직한 제1 방향을 따라 서로 이격되도록 상기 기판 아래에 순차적으로 적층되어 하층으로 갈수록 상기 기판 하면에 평행한 제2 방향으로의 연장 길이가 점차 증가하는 계단 형상으로 배치된 제1 게이트 전극들;
    상기 제1 방향을 따라 서로 이격되도록 상기 제1 게이트 전극들 아래에 순차적으로 적층되어 하층으로 갈수록 상기 제2 방향으로의 연장 길이가 점차 감소하는 계단 형상으로 배치된 제2 게이트 전극들;
    상기 제1 및 제2 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 제2 방향으로 연장되어 상기 기판 하면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 상기 제1 게이트 전극들을 분리시키며, 상기 제3 방향으로의 폭이 상부에서 하부로 갈수록 점차 감소하는 제1 공통 소스 라인(CSL); 및
    상기 제2 방향으로 연장되어 상기 제3 방향으로 상기 제2 게이트 전극들을 분리시키며, 상기 제3 방향으로의 폭이 상부에서 하부로 갈수록 점차 증가하는 제2 공통 소스 라인(CSL)을 더 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 게이트 전극들 중 최하층에 형성된 것의 상기 제2 방향의 연장 길이와 상기 제2 게이트 전극들 중 최상층에 형성된 것의 상기 제2 방향의 연장 길이가 서로 실질적으로 동일한 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 제1 게이트 전극들 중 적어도 하나의 상기 제2 방향으로의 말단 부분 상면은 다른 부분들의 상면보다 높고, 상기 제2 게이트 전극들 중 적어도 하나의 상기 제2 방향으로의 말단 부분 하면은 다른 부분들의 하면보다 낮은 수직형 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 게이트 전극들 상면에 각각 접촉하여 상기 제1 방향으로 연장된 제1 콘택 플러그들; 및
    상기 제2 게이트 전극들 하면에 각각 접촉하여 상기 제1 방향으로 연장된 제2 콘택 플러그들을 더 포함하는 수직형 메모리 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 제1 게이트 전극들 상에 형성된 폴리실리콘 막;
    상기 폴리실리콘 막 상에 형성된 CSL 플레이트;
    상기 CSL 플레이트 상에 형성된 절연 버퍼막;
    상기 기판 상면을 커버하는 층간 절연막; 및
    상기 층간 절연막, 상기 기판 및 상기 절연 버퍼막을 관통하여 상기 CSL 플레이트에 접촉하는 제6 콘택 플러그를 더 포함하는 수직형 메모리 장치.
  7. 기판 하면에 수직한 제1 방향을 따라 서로 이격되도록 상기 기판 아래에 순차적으로 적층된 제1 게이트 전극들;
    상기 제1 방향을 따라 서로 이격되도록 상기 제1 게이트 전극들 아래에 순차적으로 적층된 제2 게이트 전극들;
    상기 제1 및 제2 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 제1 게이트 전극들 상면에 각각 접촉하여 상기 제1 방향으로 연장되며, 상기 채널로부터 멀어질수록 상기 제1 방향으로의 연장 길이가 점차 증가하는 제1 콘택 플러그들; 및
    상기 제2 게이트 전극들 하면에 각각 접촉하여 상기 제1 방향으로 연장되며, 상기 채널로부터 멀어질수록 상기 제1 방향으로의 연장 길이가 점차 증가하는 제2 콘택 플러그들을 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 각 제1 콘택 플러그들의 폭은 상부에서 하부로 갈수록 점차 감소하며, 상기 각 제2 콘택 플러그들의 폭은 상부에서 하부로 갈수록 점차 증가하는 수직형 메모리 장치.
  9. 제7항에 있어서,
    상기 기판 하면에 평행한 제2 방향으로 연장되어 상기 기판 하면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 상기 제1 게이트 전극들을 분리시키며, 상기 제3 방향으로의 폭이 상부에서 하부로 갈수록 점차 감소하는 제1 공통 소스 라인(CSL); 및
    상기 제1 CSL과 접촉하여 상기 제2 방향으로 연장되어 상기 제3 방향으로 상기 제2 게이트 전극들을 분리시키며, 상기 제3 방향으로의 폭이 상부에서 하부로 갈수록 점차 증가하는 제2 공통 소스 라인(CSL)을 더 포함하는 수직형 메모리 장치.
  10. 삭제
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