KR101040154B1 - 3차원 플래시 메모리 소자 - Google Patents

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Abstract

본 발명은 셀 면적은 증가시키지 않으면서, 공통 소스 라인의 저항을 감소시킬 수 있는 3차원 플래시 메모리 소자에 관한 것이다. 본 발명에 따른 3차원 플래시 메모리 소자는 상면과 하면을 관통하는 관통홀이 형성되어 있는 소자 형성 기판과, 관통홀에 갭-필되어 있는 도전체와, 도전체 상에 형성되며 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 수직 채널과, 도전체와 전기적으로 연결되어 있는 공통 소스 라인을 구비한다.

Description

3차원 플래시 메모리 소자{3-dimensional flash memory device}
본 발명은 플래시 메모리 소자에 관한 것으로, 보다 상세하게는 3차원 LSI 기술을 이용한 플래시 메모리 소자에 관한 것이다.
플래시 메모리(flash memory) 소자는 지속적인 스케일링(scaling)에 의해 대용량화되어 다양한 분야에서 저장용 메모리로 이용되고 있다. 현재 30nm 급의 32 Gbit 제품의 양산화를 예상하고 있으며, 플로팅 게이트 기술(floating gate technology)로 10nm 이하까지 스케일링될 것으로 예측되고 있다.
플래시 메모리 소자의 고집적화를 위해, 현재의 2차원 구조에서 3차원 구조로의 대체가 요구된다. 낸드(NAND) 플래시 메모리 소자는 메모리 셀(cell) 당 콘택(contact) 형성이 필요 없이 스트링(string) 형태로 메모리 셀을 연결할 수 있으므로, 수직 방향의 다양한 3차원 구조 구현에 유리하다. 이에 따라 최근에 3차원 낸드 플래시 메모리가 다양하게 연구되고 있다.
현재 제안되고 있는 3차원 낸드 플래시 메모리는 Si 벌크(bulk) 내에 N+ 정션(junction) 확산층을 배치하고 이를 공통 소스 라인으로 활용하는 형태이다. 이러한 구조는 간단한 장점을 가지고 있지만, 확산층에서의 저항이 상당히 커서 메모 리 셀 특성 열화가 심각하다는 문제점이 있다. 이를 개선하기 위해, 소스 라인을 상부로 배치하여 금속층으로 공통 소스 라인을 구성하는 구조도 제안되고 있으나, 이러한 구조는 셀의 면적이 증가하는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 셀 면적은 증가시키지 않으면서, 공통 소스 라인의 저항을 감소시킬 수 있는 3차원 플래시 메모리 소자를 제공하는 데에 있다.
상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 3차원 플래시 메모리 소자의 바람직한 일 실시예는 상면과 하면을 관통하는 관통홀이 형성되어 있는 소자 형성 기판; 상기 관통홀에 갭-필되어 있는 도전체; 상기 도전체 상에 형성되며, 상기 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 수직 채널; 및 상기 도전체와 전기적으로 연결되어 있으며 전도성 물질로 형성된 공통 소스 라인;을 구비한다.
상기 3차원 플래시 메모리 소자는 상기 소자 형성 기판의 하측에 배치되는 소자 지지 기판; 및 상기 소자 지지 기판 상에 형성되며, 상기 도전체와 전기적으로 연결되어 있는 도전성 박막;을 더 구비할 수 있으며, 상기 공통 소스 라인은 상기 도전성 박막과 전기적으로 연결된다.
상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 3차원 플래시 메모리 소자의 바람직한 다른 실시예는 상면과 하면을 관통하는 제1 관통홀이 형성되어 있는 제1 소자 형성 기판과, 상기 제1 관통홀에 갭-필되어 있는 제1 도전체와, 상기 제1 도전체 상에 형성되며 상기 제1 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 제1 수직 채널을 구비하는 제1 소자부; 상면과 하면을 관통하는 제2 관통홀이 형성되어 있는 제2 소자 형성 기판과, 상기 제2 관통홀에 갭-필되어 있는 제2 도전체와, 상기 제2 도전체 상에 형성되며 상기 제2 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 제2 수직 채널을 구비하는 제2 소자부; 상기 제1 소자부와 상기 제2 소자부의 사이에 배치되며 상면과 하면을 관통하는 공통 관통홀이 형성되어 있는 소자 지지 기판; 상기 소자 지지 기판과 상기 제1 소자부 사이에 형성되며, 상기 제1 도전체와 전기적으로 연결되어 있는 제1 도전성 박막; 상기 소자 지지 기판과 상기 제2 소자부 사이에 형성되며, 상기 제2 도전체와 전기적으로 연결되어 있는 제2 도전성 박막; 상기 공통 관통홀이 갭-필되도록 형성되며, 상기 제1 도전성 박막과 상기 제2 도전성 박막을 전기적으로 연결시키는 공통 도전체; 및 상기 제1 도전성 박막 및 상기 제2 도전성 박막 중 적어도 하나와 전기적으로 연결되어 있는 공통 소스 라인;을 구비한다.
본 발명에 따른 3차원 플래시 메모리 소자는 소자 형성 기판의 하부를 관통하는 관통홀을 이용하여 소자 형성 기판의 하부에 공통 소스 라인을 금속 물질을 이용하여 형성함으로써, 셀 면적을 증가시키지 않고 공통 소스 라인의 저항을 현저히 감소시킬 수 있다.
본 발명은 3차원 플래시 메모리 소자의 공통 소스 라인의 저항을 감소시키기 위해, 수직 채널이 형성되어 있는 기판의 하부에 관통홀을 형성한 후, 관통홀에 도전성 물질을 갭-필하고 이를 공통 소스 라인과 연결되도록 한다. 이를 통해, 공통 소스 라인은 N+ 확산층이 아닌 도전성 물질로 이루어지므로, 공통 소스 라인의 저항이 감소하게 된다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 3차원 플래시 메모리 소자의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 3차원 플래시 메모리 소자의 바람직한 일 실시예의 개략적인 구성을 나타내는 단면도이고, 도 2는 소자 형성 기판의 후면을 나타낸 도면이며, 도 3은 수직 채널, 터널링 절연막, 전하 저장막, 블로킹 절연막 층 및 게이트를 나타낸 도면이다.
도 1 내지 도 3을 함께 참조하면, 본 발명에 따른 3차원 플래시 메모리 소자(100)는 크게 소자부와 지지부로 구분된다.
소자부는 소자 형성 기판(160), 도전체(170, 172), 제1 상측 범프(150), 제2 상측 범프(155), 수직 채널(190), 하층 절연층(187), 절연층(180), 전도층(185), 상층 절연층(182) 및 비트라인(195)을 구비한다. 그리고 지지부는 소자 지지 기판(110), 분리막(120), 도전성 박막(130), 제1 하측 범프(140) 및 제2 하측 범프(145)를 구비한다. 소자부와 지지부는 상측 범프(150, 155)와 하측 범프(140, 145)에 의해 연결된다.
소자 지지 기판(110)은 실리콘 기판일 수 있으며, 소자 지지 기판(110) 상에 는 절연물질로 이루어진 분리막(120)과 전도성 물질로 이루어진 도전성 박막(130)이 형성되어 있다. 도전성 박막(130)은 소자 형성 기판(160)에 형성되어 있는 관통홀(165, 167)의 크기와 위치에 대응되도록 패터닝되어 있다. 다만, 도전성 박막(130)의 하부는 모두 연결되도록 패터닝되어 있다. 그리고 패터닝된 도전성 박막(130)의 상측에는 전도성 물질로 이루어진 제1 하측 범프(140) 및 제2 하측 범프(145)가 형성되어 있다. 제1 하측 범프(140)는 제1 상측 범프(150)와 전기적으로 연결되고, 제2 하측 범프(145)는 제2 상측 범프(155)와 전기적으로 연결되어, 소자부와 지지부가 연결되도록 한다.
소자 형성 기판(160)은 실리콘 기판일 수 있으며, 소자 형성 기판(160)에는 상면과 하면을 관통하는 관통홀(165, 167)이 형성되어 있다. 도전체(170, 172)는 전도성 물질인 금속으로 이루어질 수 있으며, 소자 형성 기판(160)에 형성되어 있는 관톨홀(165, 167)에 갭-필되어 있다. 참조번호 165로 표시된 관통홀과 이 관통홀(165)에 갭-필되어 있는 도전체(170)는 수직 채널(190)의 하부에 형성되어 있는 것으로, 관통홀(165)의 크기는 수 μm에서 수십 μm의 크기 정도로 수직 채널(190)을 블락(block) 단위로 연결하게 된다. 그리고 도전체(170, 172)의 하부에는 전도성 물질로 이루어진 제1 상측 범프(150) 및 제2 상측 범프(155)가 형성되어 있다. 제1 상측 범프(150)는 제1 하측 범프(140)와 전기적으로 연결되고, 제2 상측 범프(155)는 제2 하측 범프(145)와 전기적으로 연결되어, 소자부와 지지부가 연결되도록 한다.
참조번호 165로 표시된 관통홀에 갭-필되어 있는 도전체(170) 모두는 제1 상 측 범프(150), 제1 하측 범프(140) 및 도전성 박막(130)에 의해 전기적으로 연결된다. 그리고 참조번호 167로 표시된 관통홀과 이 관통홀(167)에 갭-필되어 있는 도전체(172)는 소자 형성 기판(160)의 상측에서 외부 입력 신호를 입력받기 위한 것으로, 도전성 박막(130)과는 제2 하측 범프(145)와 제2 상측 범프(155)에 의해 전기적으로 연결된다. 즉 도전성 박막(130), 제2 하측 범프(145), 제2 상측 범프(155) 및 참조번호 172로 표시된 도전체가 공통 소스 라인을 구성하여, 공통 소스 라인으로 입력되는 외부 신호를 참조번호 170으로 표시된 도전체 상에 형성되어 있는 수직 채널(190)에 제공한다. 결국, 공통 소스 라인이 모두 금속과 같은 전도성 물질로 형성되므로, 종래의 N+ 확산층으로 공통 소스 라인에 비해 저항이 현저히 감소하게 된다.
수직 채널(190)은 폴리 실리콘(poly-Si)으로 이루어질 수 있으며, 소자 형성 기판(160)의 참조번호 165로 표시된 관통홀에 갭-필되어 있는 도전체(170) 상에 형성되며, 소자 형성 기판(160)의 상측 방향으로 길게 뻗은 형상으로 형성된다. 수직 채널(190)의 직경은 수십 ~ 수백 nm일 수 있다. 그리고 수직 채널(190)의 상부에는 전도성 물질로 이루어진 비트라인(195)이 형성되어 있다.
그리고 소자 형성 기판(160) 상에는 복수의 절연층(180)과 전도층(185)이 교번적으로 적층되어 있는 적층막(180, 185)이 형성되어 있다. 절연층(180)은 산화 실리콘(SiO2)로 이루어질 수 있으며, 전도층(185)은 폴리 실리콘(poly-Si)으로 이루어질 수 있다. 절연층(180)과 전도층(185)은 수십 nm의 두께로 형성될 수 있다. 각 각의 절연층(180)과 전도층(185)은 수직 채널(190) 각각을 감싸도록 형성되어 있다. 도전체(170)와 전도층(185)이 전기적으로 분리되도록 적층막(180, 185)의 하부에는 절연물질로 이루어진 하부 절연층(187)이 형성되어 있다. 그리고 전도층(185)와 비트라인(195)이 전기적으로 분리되고, 비트라인(195)이 보호되도록 적층막(180, 185)의 상부에는 절연물질로 이루어진 상부 절연층(182)이 형성되어 있다.
그리고 도 3에 도시된 바와 같이, 수직채널(190)과 상기 적층막(180, 185)의 사이에는 터널링 절연막(181)이 형성되어 있다. 터널링 절연막(181)은 산화 실리콘으로 이루어질 수 있다. 그리고 터널링 절연막(181)과 전도층(185) 사이에는 전하 저장막(183)과 블로킹 절연막(184)가 순차적으로 형성되어 있다. 전하 저장막(183)은 질화 실리콘(SiN)으로 이루어질 수 있으며, 블로킹 절연막(184)은 산화실리콘으로 이루어질 수 있다. 그리고 터널링 절연막(181), 전하 저장막(183) 및 블로킹 절연막(184)은 수 nm의 두께로 형성될 수 있다.
도 1 및 도 3과 같은 형태로 소자가 구성되면, 전도층(185)은 콘트롤 게이트로서 기능하게 된다. 그리고 비트라인(195)과 공통 소스 라인과 전도층(185)에 전위를 인가함으로써, 전하 저장막(183) 내에 전하를 충전, 방전시킬 수 있게 된다. 따라서 터널링 절연막(181), 전하 저장막(183) 및 블로킹 절연막(184)은 메모리 셀로서 기능하게 된다. 그리고 각 전하 저장막(183)은 절연층(185)에 의해 전기적으로 분리되어 있으므로, 전하 저장막(183)에 충전되어 있는 전하는 외부에 누설되기 어렵다. 이러한 형태로 플래시 메모리가 구성되면, 하나의 수직 채널(190) 당 전도층(185)의 개수만큼의 메모리 셀이 존재하게 되므로, 집적도를 크게 증가시킬 수 있다.
도 4 내지 도 10은 도 1에 도시된 3차원 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 도면들이다. 도 1에 도시된 3차원 플래시 메모리 소자(100)는 소자부와 지지부를 별도로 형성한 후, 소자부와 지지부를 연결하는 방식으로 제조한다. 도 4 내지 도 7은 소자부를 제조하는 방법을 나타낸 도면이고, 도 8 내지 도 10은 지지부를 제조하는 방법을 나타낸 도면이다.
도 1에 도시된 3차원 플래시 메모리 소자(100)의 소자부를 제조하기 위해, 우선, 도 4에 도시된 바와 같이, 소자 형성 기판(160) 상에 도 3의 구조를 갖는 플래시 메모리를 형성한다. 도 3의 구조는 다음과 같은 방법으로 형성할 수 있다.
소자 형성 기판(160) 상에 산화 실리콘으로 이루어진 절연층(180)과 폴리 실리콘으로 이루어진 전도층(185)을 순차적으로 적층시킨 후, 수직 채널(190)이 형성될 부분을 패터닝하여 채널-홀을 형성한다. 그리고 채널-홀 내부를 선택 질화처리를 하여 질화 실리콘으로 이루어진 전하 저장막(183)을 형성한다. 채널-홀 내부를 선택 질화처리하게 되면, 폴리 실리콘으로 이루어진 전도층(185)의 표면 일부가 질화되어 전도층(185) 표면에 질화 실리콘이 형성된다. 그리고 채널-홀 내부를 고압 산화처리하여, 전도층(185)과 전하 저장막(183) 사이에 산화 실리콘으로 이루어진 블로킹 절연막(184)을 형성한다. 그리고 채널-홀 내부 전 영역에 CVD 또는 ALD법을 이용하여 산화 실리콘으로 이루어진 터널링 절연막(181)을 형성한다. 다음으로, 채널-홀 하부에 형성된 산화 실리콘을 에칭하여 제거한 후, 채널-홀을 폴리 실리콘으로 갭-필하여, 폴리 실리콘 수직 채널(190)을 형성한다. 그리고 상층 절연층(182) 과 비트라인(195)을 형성한다.
다음으로, 도 5에 도시된 바와 같이, 소자 형성 기판(160)의 하부를 수직 채널(190)이 노출되도록 에칭하여, 소자 형성 기판(160)을 관통하는 관통홀(165, 167)을 형성한다. 참조번호 165로 표시된 관통홀은 블록 단위의 수직 채널(190)이 노출되도록 도 2에 도시되어 있는 바와 같이 수 μm 내지 수십 μm의 크기로 형성한다. 그리고 참조번호 167로 표시된 관통홀을 외부 입력을 입력받기 위한 것으로, 도 5에 도시된 바와 같이, 소자 형성 기판(160)의 상부가 노출될 수 있는 부분에 형성한다. 이러한 관통홀(165, 167)은 TSV(through-silicon-via) 기술을 이용하여 형성할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 소자 형성 기판(160)의 후면을 랩핑(lapping)한 후, 관통홀(165, 167)을 전도성 물질로 갭-필하여 도전체(170, 172)를 형성한다. 그리고 소자 형성 기판(160)의 후면을 평탄화하고, 그라인딩(grinding)하여, 소자 형성 기판(160)의 후면이 노출되도록 한다.
다음으로, 도 7에 도시된 바와 같이, 관통홀(165, 167)에 갭-필되어 있는 도전체(170, 172)에 제1 상측 범프(150)와 제2 상측 범프(155)를 각각 형성한다.
그리고 도 1에 도시되어 있는 3차원 플래시 메모리 소자(100)의 지지부를 제조하기 위해, 우선, 도 8에 도시된 바와 같이, 소자 지지 기판(110) 상에 절연물질로 이루어진 분리막(120)을 형성한다.
다음으로, 도 9에 도시된 바와 같이, 분리막(120) 상에 도전성 박막(130)을 형성한다. 도전성 박막(130)은 하부가 연결되어 있고 상부가 패터닝되어 있는 형태 로 형성한다. 도전성 박막(130)의 패턴의 크기와 위치는 소자부의 관통홀(165, 167)과 대응되도록 한다. 도전성 박막(130)의 패터닝을 위해, 도전성 박막(130)을 분리막(120) 상에 형성한 후, 포토리쏘그라피(photolithography) 공정과 건식 식각(dry etching) 공정을 이용한다.
다음으로, 도 10에 도시된 바와 같이, 패터닝된 도전성 박막(130) 상에 제1 하측 범프(140)와 제2 하측 범프(145)를 형성한다.
그리고 소자부의 제1 상측 범프(150)와 지지부의 제1 하측 범프(140)를 연결하고, 소자부의 제2 상측 범프(155)와 지지부의 제2 하측 범프(145)를 연결하여, 도 1에 도시되어 있는 3차원 플래시 메모리 소자(100)를 제조한다.
도 11은 본 발명에 따른 3차원 플래시 메모리 소자의 바람직한 다른 실시예의 개략적인 구성을 나타내는 단면도이다.
도 11을 함께 참조하면, 본 발명에 따른 3차원 플래시 메모리 소자(300)는 크게 제1 소자부, 제2 소자부 및 지지부로 구분된다.
제1 소자부는 제1 소자 형성 기판(360a), 제1 도전체(370a, 372a), 제1-1 상측 범프(350a), 제1-2 상측 범프(355a), 제1 수직 채널(390a), 제1 하층 절연층(387a), 제1 절연층(380a), 제1 전도층(385a), 제1 상층 절연층(287a) 및 제1 비트라인(395a)을 구비한다. 그리고 제2 소자부는 제2 소자 형성 기판(360b), 제2 도전체(370b, 372b), 제2 상측 범프(350b), 제2 수직 채널(390b), 제2 하층 절연층(387b), 제2 절연층(380b), 제2 전도층(385b), 제2 상층 절연층(387b) 및 제2 비트라인(395b)을 구비한다. 그리고 지지부는 소자 지지 기판(310), 제1 분리 막(320a), 제1 도전성 박막(330a), 제1-1 하측 범프(340a), 제1-2 하측 범프(345a), 제2 분리막(320b), 제2 도전성 박막(330b), 제2 하측 범프(340b) 및 공통 도전체(315)를 구비한다. 지지부는 제1 소자부와 제2 소자부의 사이에 배치된다. 지지부와 제1 소자부는 제1-1 상측 범프(350a)와 제1-1 하측 범프(340a)를 연결하고, 제1-2 상측 범프(355a)와 제1-2 하측 범프(345a)를 연결함으로써 연결된다. 그리고 지지부와 제2 소자부는 제2 상측 범프(350b)와 제2 하측 범프(340b)를 연결함으로써 연결된다.
제1 소자부와 제2 소자부는 각각 도 1에 도시되어 있는 3차원 플래시 메모리 소자(100)의 소자부에 대응된다. 즉, 도 1에 도시되어 있는 3차원 플래시 메모리 소자(100)의 소자부와 그 명칭이 동일한 제1 소자부와 제2 소자부의 구성요소는 도 1에 도시되어 있는 3차원 플래시 메모리 소자(100)의 소자부의 구성요소에 대응된다. 다만, 공통 소스 라인을 위한 외부 입력은 제1 소자부에서만 입력받으면 되므로, 제2 소자부에는 외부 입력을 입력받기 위한 도전체(도 1의 172)와 제2 상측 범프(도 1의 155)는 구비하지 않을 수 있다.
소자 지지 기판(310)은 실리콘 기판일 수 있다. 소자 지지 기판(310)의 상측과 하측에는 각각 절연물질로 이루어진 제1 분리막(320a)과 제2 분리막(320b)이 형성되어 있다. 그리고 소자 지지 기판(310), 제1 분리막(320a) 및 제2 분리막(320b)에는 소자 지지 기판(310), 제1 분리막(320a) 및 제2 분리막(320b)을 관통하는 관통홀(313)이 형성되어 있으며, 이 관통홀(313)에는 전도성 물질로 이루어진 공통 도전체(315)가 갭-필되어 있다.
제1 분리막(320a) 상에는 전도성 물질로 이루어진 제1 도전성 박막(330a)이 형성되어 있으며, 제1 도전성 박막(330a)과 공통 도전체(315)는 전기적으로 연결되어 있다. 제1 도전성 박막(330a)은 제1 소자 형성 기판(160a)에 형성되어 있는 관통홀(165a, 167a)의 위치와 크기에 대응되도록 패터닝되어 있다. 다만, 제1 도전성 박막(330a)의 하부는 모두 연결되도록 패터닝된다. 마찬가지로, 제2 분리막(320b) 상에는 전도성 물질로 이루어진 제2 도전성 박막(330b)이 형성되어 있으며, 제2 도전성 박막(330b)과 공통 도전체(315)는 전기적으로 연결되어 있다. 제2 도전성 박막(330b)은 제2 소자 형성 기판(160b)에 형성되어 있는 관통홀(165b)의 위치와 크기에 대응되도록 패터닝되어 있다. 다만, 제2 도전성 박막(330b)의 하부는 모두 연결되도록 패터닝된다.
패터닝된 제1 도전성 박막(330a)의 상측에는 전도성 물질로 이루어진 제1-1 하측 범프(340a) 및 제1-2 하측 범프(345a)가 형성되어 있다. 제1-1 하측 범프(340a)는 제1-1 상측 범프(350a)와 전기적으로 연결되고, 제1-2 하측 범프(345a)는 제1-2 상측 범프(355a)와 전기적으로 연결되어, 제1 소자부와 지지부가 연결되도록 한다. 그리고 패터닝된 제2 도전성 박막(330b)의 하측에는 전도성 물질로 이루어진 제2 하측 범프(340b)가 형성되어 있다. 제2 하측 범프(340b)는 제2 상측 범프(350b)와 전기적으로 연결되어, 제2 소자부와 지지부가 연결되도록 한다.
이와 같이, 3차원 플래시 메모리 소자(300)가 구성되면, 제1 소자부와 제2 소자부는 모두 전도성 물질로 이루어진 하나의 공통 소스 라인으로 구성되므로, 종래의 N+ 확산층으로 공통 소스 라인에 비해 저항이 현저히 감소하게 된다. 또한, 지지부의 상하로 각각 제1 소자부와 제2 소자부가 구성되므로, 면적당 집적도를 도 1의 플래시 메모리 소자(100)에 비해 2 배 정도 증가시킬 수 있게 된다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명에 따른 3차원 플래시 메모리 소자의 바람직한 일 실시예의 개략적인 구성을 나타내는 단면도이다.
도 2는 본 발명에 따른 3차원 플래시 메모리 소자에 있어서, 소자 형성 기판의 후면을 나타낸 도면이다.
도 3은 본 발명에 따른 3차원 플래시 메모리 소자에 있어서, 수직 채널, 터널링 절연막, 전하 저장막, 블로킹 절연막 층 및 게이트를 나타낸 도면이다.
도 4 내지 도 10은 도 1에 도시된 3차원 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 도면들이다.
도 11은 본 발명에 따른 3차원 플래시 메모리 소자의 바람직한 다른 실시예의 개략적인 구성을 나타내는 단면도이다.

Claims (7)

  1. 상면과 하면을 관통하는 관통홀이 형성되어 있는 소자 형성 기판;
    상기 관통홀에 갭-필되어 있는 도전체;
    상기 도전체 상에 형성되며, 상기 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 수직 채널; 및
    상기 도전체와 전기적으로 연결되어 있으며 전도성 물질로 형성된 공통 소스 라인;을 포함하는 것을 특징으로 하는 3차원 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 소자 형성 기판의 하측에 배치되는 소자 지지 기판; 및
    상기 소자 지지 기판 상에 형성되며, 상기 도전체와 전기적으로 연결되어 있는 도전성 박막;을 더 구비하며,
    상기 공통 소스 라인은 상기 도전성 박막과 전기적으로 연결되어 있는 것을 특징으로 하는 3차원 플래시 메모리 소자.
  3. 제2항에 있어서,
    상기 소자 지지 기판과 상기 도전성 박막 사이에 형성되며, 절연물질로 이루어진 분리막을 더 구비하는 것을 특징으로 하는 3차원 플래시 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소자 형성 기판 상에 상기 수직 채널을 감싸도록 형성되어 있는 복수의 전도층;
    상기 복수의 전도층 사이에 상기 수직 채널을 감싸도록 형성되어 있는 절연층;
    상기 수직 채널과 상기 전도층 사이에 형성되어 있는 터널링 절연막;
    상기 터널링 절연막과 상기 전도층 사이에 형성되어 있는 전하 저장막;
    상기 전하 저장막과 상기 전도층 사이에 형성되어 있는 블로킹 절연막; 및
    상기 수직 채널 상부에 형성되어 있는 비트라인;을 더 구비하며,
    상기 전하 저장막은 상기 절연층에 의해 분리되어 있는 것을 특징으로 하는 3차원 플래시 메모리 소자.
  5. 상면과 하면을 관통하는 제1 관통홀이 형성되어 있는 제1 소자 형성 기판과, 상기 제1 관통홀에 갭-필되어 있는 제1 도전체와, 상기 제1 도전체 상에 형성되며 상기 제1 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 제1 수직 채널을 구비하는 제1 소자부;
    상면과 하면을 관통하는 제2 관통홀이 형성되어 있는 제2 소자 형성 기판과, 상기 제2 관통홀에 갭-필되어 있는 제2 도전체와, 상기 제2 도전체 상에 형성되며 상기 제2 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 제2 수직 채널을 구비하는 제2 소자부;
    상기 제1 소자부와 상기 제2 소자부의 사이에 배치되며 상면과 하면을 관통하는 공통 관통홀이 형성되어 있는 소자 지지 기판;
    상기 소자 지지 기판과 상기 제1 소자부 사이에 형성되며, 상기 제1 도전체와 전기적으로 연결되어 있는 제1 도전성 박막;
    상기 소자 지지 기판과 상기 제2 소자부 사이에 형성되며, 상기 제2 도전체와 전기적으로 연결되어 있는 제2 도전성 박막;
    상기 공통 관통홀이 갭-필되도록 형성되며, 상기 제1 도전성 박막과 상기 제2 도전성 박막을 전기적으로 연결시키는 공통 도전체; 및
    상기 제1 도전성 박막 및 상기 제2 도전성 박막 중 적어도 하나와 전기적으로 연결되어 있는 공통 소스 라인;을 포함하는 것을 특징으로 하는 3차원 플래시 메모리 소자.
  6. 제5항에 있어서,
    상기 소자 지지 기판과 상기 제1 도전성 박막 사이에 형성되며, 절연물질로 이루어진 제1 분리막; 및
    상기 소자 지지 기판과 상기 제2 도전성 박막 사이에 형성되며, 절연물질로 이루어진 제2 분리막;을 더 구비하는 것을 특징으로 하는 3차원 플래시 메모리 소자.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 소자부는,
    상기 제1 소자 형성 기판 상에 상기 제1 수직 채널을 감싸도록 형성되어 있는 복수의 제1 전도층과, 상기 복수의 제1 전도층 사이에 상기 제1 수직 채널을 감싸도록 형성되어 있는 제1 절연층과, 상기 제1 수직 채널과 상기 제1 전도층 사이에 형성되어 있는 제1 터널링 절연막과, 상기 제1 터널링 절연막과 상기 제1 전도층 사이에 형성되어 있는 제1 전하 저장막과, 상기 제1 전하 저장막과 상기 제1 전도층 사이에 형성되어 있는 제1 블로킹 절연막과, 상기 제1 수직 채널 상부에 형성되어 있는 제1 비트라인을 더 구비하고,
    상기 제2 소자부는,
    상기 제2 소자 형성 기판 상에 상기 제2 수직 채널을 감싸도록 형성되어 있는 복수의 제2 전도층과, 상기 복수의 제2 전도층 사이에 상기 제2 수직 채널을 감싸도록 형성되어 있는 제2 절연층과, 상기 제2 수직 채널과 상기 제2 전도층 사이에 형성되어 있는 제2 터널링 절연막과, 상기 제2 터널링 절연막과 상기 제2 전도층 사이에 형성되어 있는 제2 전하 저장막과, 상기 제2 전하 저장막과 상기 제2 전도층 사이에 형성되어 있는 제2 블로킹 절연막과, 상기 제2 수직 채널 상부에 형성되어 있는 제2 비트라인을 더 구비하며,
    상기 제1 전하 저장막은 상기 제1 절연층에 의해 분리되어 있고, 상기 제2 전하 저장막은 상기 제2 절연층에 의해 분리되어 있는 것을 특징으로 하는 3차원 플래시 메모리 소자.
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