KR101914038B1 - 3차원 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
고압 초임계 기반 산화물 조성비 최적화 기술을 적용하여 종횡비가 매우 큰 3차원 플래시 메모리 소자의 유전체 필러(Dielectric filler)를 초임계 증착 또는 고압 치밀화(Densification) 공정으로 형성하는 3차원 플래시 메모리 소자의 제조방법에 관한 것으로, 유전체를 충진하는 유전체 필러(Dielectric filler)를 저온 고압 열처리로 충진하여, 3차원 플래시 메모리 소자의 특성과 신뢰성을 개선할 수 있다.
Description
본 발명은 높은 종횡비(Aspect ratio)에서 보이드 프리 유전체 갭을 충진하는 3차원 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 고압 초임계 기반 산화물 조성비 최적화 기술을 적용하여 종횡비가 매우 큰 3차원 플래시 메모리 소자의 유전체 필러(Dielectric filler)를 초임계 증착 또는 고압 치밀화(Densification) 공정으로 형성하는 3차원 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 플래시 메모리(flash memory) 소자는 셀의 구성 및 동작에 따라 NAND 타입과 NOR 타입으로 구분된다.
또 단위 셀에 사용되는 전하 저장층(전하 저장막)의 물질의 종류에 따라 플로팅 게이트 계열의 메모리 소자, MONOS(Metal Oxide Nitride Oxide Semiconductor) 구조 또는 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 구조의 메모리 소자로 나누어진다.
플로팅 게이트 계열의 메모리 소자는 전위우물(potential well)을 이용하여 기억 특성을 구현하는 소자이며, MONOS 또는 SONOS 계열은 유전막인 실리콘 질화막의 벌크(bulk) 내에 존재하는 트랩사이트 또는 유전막과 유전막 사이의 계면 등에 존재하는 트랩사이트를 이용하여 기억특성을 구현한다. 상기 MONOS는 컨트롤 게이트가 금속으로 이루어진 경우를 지칭하고, SONOS는 컨트롤 게이트가 폴리실리콘으로 이루어진 경우를 지칭한다.
특히, SONOS 또는 MONOS 타입은 플로팅 게이트 타입의 플래시 메모리에 비해 상대적으로 용이한 스케일링(scaling)과 개선된 지속성 특성(endurance) 및 고른 문턱전압 분포를 가지는 장점이 있다. 그러나 고집적화를 위해 터널링 절연막 및 블로킹 절연막의 두께를 얇게 하는 경우, 기록 보존성(retention)과 지속성에서 특성저하를 야기한다.
최근에 플래시 메모리 소자는 지속적인 스케일링에 의해 대용량화되어 다양한 분야에서 저장용 메모리로 이용되고 있으며, 20nm 급의 128 Gbit 제품의 양산화도 실행되며, 플로팅 게이트 기술(floating gate technology)로 10nm 이하까지 스케일링될 것으로 예측되고 있다.
또 플래시 메모리 소자의 고집적화를 위해, 2차원 구조에서 3차원 구조로 실행되며, 낸드(NAND) 플래시 메모리 소자는 메모리 셀(cell) 당 콘택(contact) 형성이 필요 없이 스트링(string) 형태로 메모리 셀을 연결할 수 있으므로, 수직 방향의 다양한 3차원 구조가 실현되고 있다.
이러한 3차원 낸드 플래시 메모리는 Si 벌크(bulk) 내에 N+ 정션(junction) 확산층을 배치하고 이를 공통 소스 라인으로 활용하는 형태이다. 이러한 구조는 장점을 가지고 있지만, 확산층에서의 저항이 커서 메모리 셀 특성 열화가 발생한다.
한편, 메모리 셀의 각 소자들을 전기적으로 격리시키는 아이솔레이션 영역의 사이즈를 축소하는 기술개발도 이루어지고 있다. 상기 아이솔레이션 영역에 필드산화막을 형성하는 LOCOS(local oxidation of silicon) 공정은 필드 산화막이 상기 활성영역으로 침입하는 상기 활성영역의 유효면적을 축소시키는 버즈비크(bird's beak)가 문제점으로 지적되어 왔다. 이러한 LOCOS의 문제점을 개선하기 위해 샐로우 트렌치 아이솔레이션(STI : shallow trench isolation)공정이 제안되었다. 상기 STI공정의 경우, 설계 룰(design rule)이 감소함에 따라 트렌치의 폭이 작아지는 반면, 트렌치의 깊이는 거의 일정하여 트렌치의 종횡비(aspect ratio)가 점차 증가하였다. 이로 인하여, 상기 트렌치 내의 공간에 절연물을 완전히 채우는 것이 점차 어려워지고 있다.
이러한 기술의 일 예가 하기 문헌 등에 개시되어 있다.
예를 들어, 하기 특허문헌 1에는 반도체기판의 표면상에 다층 절연막들을 적층한 후 통상의 사진 식각 공정에 의해 샐로우 트렌치를 형성하는 단계, 상기 샐로우 트렌치의 저면 및 내측면에 산화막을 형성하는 단계, 상기 산화막의 표면상에 하지막 의존성이 없는 소정 막을 형성하는 단계 및 상기 소정 막이 형성된 상기 샐로우 트렌치를 채울 수 있도록 소정 절연막을 소정 두께만큼 적층하는 단계를 포함하는 샐로우 트렌치 아이솔레이션(STI) 방법에 대해 개시되어 있다.
또 하기 특허문헌 2에는 (a) 하나 이상의 피처들을 갖는 피처부를 포함하는 기판을 제공하는 단계로서, 상기 피처 각각은 피처 개구부를 포함하는 기판을 제공하는 단계, (b) 상기 피처들을 부분적으로 충진하기 위해 상기 기판을 코발트 함유 전구체에 노출시키는 단계, (c) 상기 기판을 질소 함유 가스 및 플라즈마에 노출시키는 단계, (d) 선택적으로 상기 단계 (b) 및 상기 단계 (c) 를 반복하는 단계 및 (e) 차동 억제 프로파일에 따라 상기 피처 내에 코발트를 증착하는 단계를 포함하고, 약 400℃ 미만의 온도에서 실행되는 반도체 기판을 프로세싱하는 방법에 대해 개시되어 있다.
또 하기 특허문헌 3에는 상면과 하면을 관통하는 관통 홀이 형성되어 있는 소자 형성 기판, 상기 관통 홀에 갭-필되어 있는 도전체, 상기 도전체 상에 형성되며, 상기 소자 형성 기판의 상측 방향으로 길게 뻗은 형상으로 형성된 수직 채널 및 상기 도전체와 전기적으로 연결되어 있으며 전도성 물질로 형성된 공통 소스 라인을 포함하는 3차원 플래시 메모리 소자에 대해 개시되어 있다.
또 하기 특허문헌 4에는 패터닝된 피처를 포함하는 반도체 기판을 습식 세정한 후, 건조 단계를 수행하지 않고 상기 반도체 기판의 상기 패터닝된 피처 상에 막 용액을 증착하는 단계, 베이킹 온도로 상기 기판을 가열함으로써 상기 막 용액에 의해 형성된 막의 용매와 미반응 용액 중 적어도 하나를 베이킹 아웃하는 단계, 스핀-온(spin-on) 방법을 사용하여 상기 패터닝된 피처에 상기 막 용액을 도포하는 단계를 포함하고, 가열, 열 어닐링, 자외선(UV) 경화, 플라즈마 경화 또는 화학적으로 반응성인 경화를 실행하는 스핀-온 유전체를 사용하여 높은 종횡비 피처들의 커버리지에 대해 개시되어 있다.
또한, 하기 비특허문헌 1에는 H2O 초임계 조건에서 일반적인 공정으로 산화가 매우 어려운 Si3N4를 400~500℃ 저온에서 산화시키는 기술에 대해 개시되어 있다.
Low-Temperature Oxidation of silicon nitride by water in supercritical condition, Journal of the European Ceramic Society, Vol.16, no.10, 1996, p.1111.
그러나 상술한 바와 같은 종래의 기술에서는 마카로니(Macaroni) Si 채널 기반의 플래시 메모리 소자에서 유전체를 충진하는 경우, 높은 종횡비로 인해 보이드(void)나 심(seam)을 발생시키는 문제가 있었다.
즉, 현재 3차원 플래시 메모리 소자의 경우, 종횡비가 매우 큰 구조이고, 마카로니(macaroni) 구조의 실리콘 채널의 중앙부에 유전체 필러(dielectric filler)로 충진되는 구조에서 이곳을 충분히 조성비가 맞는 산화물로 채워서 소자의 안정적인 동작특성의 확보가 필요하다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, 종횡비가 매우 큰 3차원 플래시 메모리 소자의 유전체 필러에 대해 저온 고압 열처리를 실행하여 유전체 필러의 충진 과정에서 보이드와 심이 형성되지 않는 3차원 플래시 메모리 소자의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 3차원 플래시 메모리 소자에 대한 소자 특성과 신뢰성을 극대화하는 3차원 플래시 메모리 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법은 높은 종횡비를 갖는 갭에 보이드 프리(void-free)인 유전체를 충진하는 3차원 플래시 메모리 소자의 제조방법으로서, 상기 유전체를 충진하는 유전체 필러(Dielectric filler)를 저온 고압 열처리로 충진하는 것을 특징으로 한다.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에서, 상기 유전체 필러는 산화막인 것을 특징으로 한다.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에서, 상기 저온 고압 열처리는 1~20기압 및 100~500℃ 온도 조건에서 실행되는 것을 특징으로 한다.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에서, 상기 열처리는 H2O를 이용하여 30분 동안 실행되는 것을 특징으로 한다.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에서, (a) 기판상에 컨트롤 게이트를 위한 층간 절연막과 희생층을 다층으로 적층하여 몰딩 구조체를 형성하는 단계, (b) 상기 몰딩 구조체를 에칭하여 갭을 형성하는 단계, (c) 상기 층간 절연막 및 희생층의 내벽에 게이트 절연막을 형성하는 단계, (d) 상기 게이트 절연막 내벽에 채널을 형성하는 단계, (e) 상기 채널의 내부에 유전체 필러를 초임계 증착 또는 고압 치밀화 공정으로 충진하는 단계, (f) 상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 한다.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에서, 상기 단계 (e)는 (e1) 상기 채널의 내부에 폴리실라제인 용액을 이용하여 스핀 온 글래스(SOG) 절연막을 도포하는 단계, (e2) 상기 절연막의 용매 성분을 제거하기 위해 일정 온도에서 프리 베이크를 실시하는 단계, (e3) 고압 상태에서 습식 열처리인 열처리를 실행하는 단계를 포함하는 것을 특징으로 한다.
또 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에서, 상기 단계 (e2)는 50~350℃ 범위에서 20분~40분 동안 실행되는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에 의하면, 마카로니 구조를 구비하고 높은 종횡비를 갖는 3차원 플래시 메모리 소자에서 보이드(Void)를 최소화함으로써, 소자 특성과 신뢰성을 개선할 수 있다는 효과가 얻어진다.
또, 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에 의하면, 저온 고압 열처리를 실행하여 3차원 플래시 메모리 소자의 유전체 필러를 초임계 증착 또는 고압 치밀화 공정으로 형성할 수 있다는 효과도 얻어진다.
또, 본 발명에 따른 3차원 플래시 메모리 소자의 제조방법에 의하면, Ge 또는 III-V 등 차세대소자에서 STI(Shallow trench isolation)공정을 적용할 경우, 매우 저온에서 양질의 산화막을 치밀화하여 열 소모 비용(thermal budget)을 줄여줄 수 있는 효과도 얻어진다.
도 1은 본 발명에 적용되는 3차원 플래시 메모리 소자인 NAND형 플래쉬 메모리 장치의 셀 영역을 나타내는 사시도,
도 2는 도 1의 셀 영역을 구성하는 셀 트랜지스터의 일 예들을 나타내는 사시도,
도 3은 도 1의 셀 영역을 구성하는 셀 트랜지스터의 다른 예들을 나타내는 사시도,
도 4 내지 도 8은 컨트롤 게이트 내에 게이트 절연막, 채널, 절연체를 순차적으로 형성하는 과정을 설명하기 위한 단면도,
도 9는 본 발명의 실시 예에 따라 형성된 절연체의 단면을 나타낸 SEM 이미지.
도 2는 도 1의 셀 영역을 구성하는 셀 트랜지스터의 일 예들을 나타내는 사시도,
도 3은 도 1의 셀 영역을 구성하는 셀 트랜지스터의 다른 예들을 나타내는 사시도,
도 4 내지 도 8은 컨트롤 게이트 내에 게이트 절연막, 채널, 절연체를 순차적으로 형성하는 과정을 설명하기 위한 단면도,
도 9는 본 발명의 실시 예에 따라 형성된 절연체의 단면을 나타낸 SEM 이미지.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 본 발명의 구성을 도면에 따라서 설명한다.
도 1은 본 발명에 적용되는 3차원 플래시 메모리 소자인 NAND형 플래쉬 메모리 장치의 셀 영역을 나타내는 사시도 이고, 도 2는 도 1의 셀 영역을 구성하는 셀 트랜지스터의 일 예들을 나타내는 사시도 이며, 도 3은 도 1의 셀 영역을 구성하는 셀 트랜지스터의 다른 예들을 나타내는 사시도 이다.
본 발명에 적용되는 3차원 플래시 메모리 소자로서 수직 낸드형(vertical NAND-type) 플래시 메모리 장치(100)는 메모리 셀들이 포함되는 셀 영역과 메모리 셀들을 동작시키는 주변 회로가 포함되는 주변 영역을 포함한다. 즉, 상기 수직 낸드형 플래시 메모리 장치(100)는 로우(row) 제어회로, 페이지 버퍼 회로, 공통 소스 라인 제어회로, 메모리 셀 어레이 및 칼럼 게이트 회로를 포함한다. 이러한 수직 낸드형 플래쉬 메모리 장치는 완전히 전하가 공핍되는(fully depleted) 채널을 갖는 GAA(Gate-All-Around) 구조로 마련되므로, 프로그램 금지 동작(program inhibition) 동안에 프로그램 금지 특성이 우수하다.
하기 설명에서는 셀 영역인 메모리 셀 어레이에 대해 설명하지만 이에 한정되는 것은 아니고 상술한 바와 같은 주변 영역에도 적용할 수 있다.
예를 들어, 상기 셀 영역은 반도체 기판(10) 상에서 Z 방향으로 수직 적층되고 X-Y 평면을 이루는 플레이트 형상의 다수의 컨트롤 게이트(15), 다수의 컨트롤 게이트(15)의 아래에 마련된 하부 선택 게이트(13), 다수의 컨트롤 게이트(15)의 위에 마련된 다수의 상부 선택 게이트(14), 상부 선택 게이트(14) 상에 적층되고 Y 방향으로 연장된 다수의 비트 라인(11) 및 반도체 기판(10) 상에서 Z 방향으로 수직 연장된 다수의 채널(16)을 포함한다.
다수의 채널(16)의 각각은 반도체 기판(10)에서부터 비트 라인(11)까지 연장되어 상하부 선택 게이트(13, 14)와 컨트롤 게이트(15)를 관통하도록 마련된다. 또 반도체 기판(10)은 P형 실리콘 기판을 적용하지만, 이에 한정되는 것은 아니고, 채널(16)은 반도체 기판(10)과 동일 유사한 물질로 구성되고, 동일한 도전형일 수 있다. 반도체 기판(10)은 N형의 소스를 포함할 수 있다.
도 1에 도시된 바와 같이, 본 발명에 적용되는 3차원 플래시 메모리 소자에서 채널(16)과 컨트롤 게이트(15)는 메모리 트랜지스터를 구성하고, 채널(16)과 하부 선택 게이트(13)는 하부 선택 트랜지스터를 구성하고, 채널(16)과 상부 선택 게이트(14)는 상부 선택 트랜지스터를 구성할 수 있다.
상술한 바와 같이, 본 발명에 적용되는 수직 낸드형 플래시 메모리 장치(100)는 도 1에 도시된 바와 같이, 하나의 채널(16)에 형성된 다수의 메모리 트랜지스터와 상하부 트랜지스터가 직렬로 연결되어 하나의 셀 스트링(12)을 구성한다.
또 도 1에 도시된 구조에서 하나의 셀 스트링(12)을 4개의 메모리 트랜지스터로 나타내었지만, 하나의 셀 스트링(12)의 메모리 트랜지스터의 수는 이에 한정되는 것은 아니며, 메모리 용량에 의존하여 임의의 개수, 예를 들어 8개, 16개, 32개 등일 수 있다. 또한, 도 1에 도시된 구조에서 채널(16)을 원기둥 형상으로 나타내었지만, 이에 한정되는 것은 아니고, 사각기둥 형상 등을 적용할 수 있다.
상술한 바와 같은 메모리 트랜지스터 및 상하부 선택 트랜지스터는 채널(16)에 소스와 드레인이 존재하지 않는 공핍형(depletion) 트랜지스터를 나타내었지만, 이에 한정되는 것은 아니며, 메모리 트랜지스터 및 상하부 선택 트랜지스터가 채널(16)에 소스와 드레인을 구비한 증가형(enhancement) 트랜지스터로 구성될 수 있다.
다수의 채널(16)은 Z 방향으로 다수의 컨트롤 게이트(15)를 관통하고, 이에 따라 다수의 컨트롤 게이트(15)와 다수의 채널(16) 사이의 교점들은 3차원적으로 분포된다. 본 발명에 따른 메모리 트랜지스터는 이와 같은 3차원적으로 분포된 교점들에 각각 형성된다.
본 발명에 적용되는 수직 낸드형 플래시 메모리 장치(100)에서 메모리 트랜지스터는 도 2에 도시된 바와 같이, 채널(16)과 컨트롤 게이트(15) 사이에 전하 저장막을 포함하는 게이트 절연막(20)이 마련될 수 있다. 상기 전하 저장막은 전하를 트랩할 수 있는 절연막을 포함할 수 있다. 예를 들어, 게이트 절연막(20)이 실리콘 산화막과 실리콘 질화막(또는 실리콘 산화질화막)과 실리콘 산화막이 적층된 이른바 오엔오(ONO ; Oxide-Nitride-Oxide)막인 경우 전하는 실리콘 질화막(또는 실리콘 산화질화막)에 트랩되어 유지될 수 있다. 또한, 상기 전하 저장막은 전도체로 구성된 플로팅 게이트를 포함할 수 있다.
또 본 발명에 적용되는 수직 낸드형 플래시 메모리 장치(100)에서 메모리 트랜지스터는 도 3에 도시된 바와 같이, 채널(16)의 내부에 유전체 필러(Dielectric filler)인 절연체(21)를 갖는 소위 마카로니(macaroni) 형태일 수 있다. 절연체(21)는 채널(16)의 형상에 대응하여 기둥 형상으로 마련된다. 절연체(21)가 채널(16)의 내부를 차지하므로 채널(16)은 도 2의 구조에 비해 더 얇은 두께를 가질 수 있고, 이는 캐리어의 트랩 싸이트(trap site)를 줄일 수 있다.
또한, 도 1에서 상하부 선택 트랜지스터(14,13)는 도 2 또는 도 3에 도시된 바와 동일 유사한 구조를 가질 수 있다. 상하부 선택 트랜지스터의 게이트 절연막(20)은 예를 들어 실리콘 산화막이나 실리콘 질화막으로 구성될 수 있다.
다음에 본 발명에 따른 높은 종횡비(Aspect ratio)를 갖는 3차원 플래시 메모리 소자에서 절연체(21)를 형성하는 과정에서 채널(16)에 마련된 갭(300)에 보이드 프리(void-free)인 유전체를 충진하는 방법에 대해 도 4 내지 도 9에 따라 설명한다.
도 4 내지 도 8은 컨트롤 게이트 내에 게이트 절연막, 채널, 절연체를 순차적으로 형성하는 과정을 설명하기 위한 단면도이고, 도 9는 본 발명의 실시 예에 따라 형성된 절연체의 단면을 나타낸 SEM 이미지이다.
또 이하의 설명에서는 도 3에 도시된 바와 같은 마카로니(macaroni) 구조의 3차원 플래시 메모리 소자를 예시적으로 설명하지만 이에 한정되는 것은 아니고, 도 2에 도시된 구조에도 적용 가능하다. 또한, 설명의 편의상 기판(10) 상에 컨트롤 게이트(15)가 적층된 스트링 구조로 설명하지만, 이에 한정되는 것은 아니고, 도 1에 도시된 바와 같이 기판(10) 상에 하부 선택 게이트(13) 및 상부 선택 게이트(14)가 마련된 구조에 적용 가능하다.
먼저, 도 4에 도시된 바와 같이, 기판(10) 상에 컨트롤 게이트(15)를 위한 층간 절연막과 희생층(200)을 다층으로 적층하여 몰딩 구조체를 형성한다. 기판(10)은 반도체 물질, 예를 들어 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판 또는 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(10)은 반도체 기판상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예를 들면, 실리콘층, 실리콘-게르마늄층 또는 게르마늄층)을 포함할 수 있다.
상기 희생층(200)은 층간 절연막에 대해 식각 선택성을 가지는 물질로서 층간 절연막에 비해 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 갖게 형성되는 것이 바람직하다. 예를 들면, 층간 절연막은 실리콘 산화막 또는 실리콘 질화막일 수 있고, 희생층(200)은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드, 실리콘, 실리콘 게르마늄 중에서 선택된 것으로, 층간 절연막에 대해 식각 선택비가 있는 물질일 수 있다. 예를 들면, 상기 층간 절연막으로서는 금속 질화물을 사용할 수 있고, 상기 희생층(200)으로서는 실리콘 산화물을 사용할 수 있다. 이러한 층간 절연막 및 희생층(200)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 형성될 수 있다.
또 도 4에서는 설명의 편의상, 4개의 컨트롤 게이트(15)를 위한 구조를 도시하였지만 이에 한정되는 것은 아니고 8개, 12개 등으로 이루어진 스트링 구조에도 적용가능하다.
다음에, 도 5에 도시된 바와 같이, 상기 몰딩 구조체를 에칭하여 대략 원통형의 갭(300)을 형성한다. 갭(300)은 몰딩 구조체 상에 마스크 패턴을 형성하고, 마스크 패턴을 에칭 마스크로 이용하여 몰딩 구조체를 이방성 에칭하여 형성한다. 상기 갭(300)은 3차원 플래시 메모리 소자의 대용량화에 따라 종횡비가 예를 들어, 50 이상으로 증가되게 형성된다.
다음에, 도 3 및 도 6에 도시된 바와 같이, 층간 절연막인 컨트롤 게이트(15) 및 희생층(200)의 내벽에 게이트 절연막(20)을 형성한다. 이 게이트 절연막(20)은 채널로부터의 전하를 트랩할 수 있는 전하 저장막을 포함할 수 있으며, 플래시 메모로서 예를 들어, MONOS 또는 SONOS 계열인 경우 전하는 실리콘 질화막(또는 실리콘 산화질화막)에 트랩되어 유지될 수 있다. 또한, 상기 게이트 절연막(20)은 블로킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 예를 들면, 블로킹 절연막, 전하 저장막 및 터널 절연막이 컨트롤 게이트(15) 및 희생층(200)의 내벽으로부터 차례로 형성될 수 있다.
이어서, 도 7에 도시된 바와 같이, 상기 게이트 절연막(20) 내벽에 채널(16)을 형성한다. 상기 채널(16)은 서브 임계 특성의 제어를 용이하게 실현할 수 있는 Poly-Si로 마련될 수 있다.
다음에, 도 8에 도시된 바와 같이, 채널(16)의 내부에 유전체 필러(Dielectric filler)를 초임계 증착 또는 고압 치밀화 공정으로 충진하고, 상기 몰딩 구조체에 트렌치(미도시)를 형성하고, 트렌치에서 노출된 희생층(200)을 제거하여, 컨트롤 게이트(15)를 위한 층간 절연막 사이에 개구 영역을 형성하는 것에 의해 다수의 컨트롤 게이트(15)가 채널(16)에 의해 이격되게 마련되어 도 1에 도시된 바와 같은 구조가 형성된다. 상기 희생층(200)의 제거는 예를 들어, 희생층(200)이 실리콘 질화막이고, 층간 절연막이 실리콘 산화막인 경우, 인산을 포함하는 에칭액을 사용하여 희생층(200)을 등방성 에칭하여 개구 영역을 형성할 수 있다.
다음에 보이드(void)나 심(seam)의 발생을 방지하면서 채널(16)에 유전체 필러인 절연체(21)를 충진하는 과정에 대해 설명한다.
상기 채널(16)에는 50 이상의 종횡비를 갖는 홀이 마련된다.
기판(10) 상에 마련된 최상부의 컨트롤 게이트(15)의 표면상에 폴리실라제인 용액을 이용하여 스핀 온 글래스(SOG) 절연막을 도포한다. 즉, 높은 종횡비를 갖는 홀에 유전체 필러를 충진하여 절연체(21)를 형성하기 위해 공기 분위기에서 예를 들어 1500rpm 속도로 30초 동안 폴리실라제인 용액을 스핀 코팅 방식으로 도포하여 충진한다. 상기 설명에서는 스핀 코팅 방식으로 1500rpm 속도로 30초 동안 실행하는 과정으로 설명하였지만, 이에 한정되는 것은 아니고 종횡비의 값에 따라 변경 가능하다. 상기 폴리실라제인은 -(SixNyHz)-로 표시될 수 있는 물질로, 크실렌이나 디부틸 에테르(dibuthylether) 같은 용매에 용해되어 일정 중량비를 갖는 용액을 형성한 것을 사용한다. 또 폴리실라제인 도포 전에 갭 충진 능력이 양호한 고밀도 플라즈마 CVD, PECVD, LPCVD 등을 이용하여 Al2O3 버퍼층을 형성할 수 있다.
그 후, 절연체(21)의 용매 성분을 제거하기 위해 50 내지 350℃ 온도 범위에서 프리 베이크를 실시한다. 프리 베이크는 동일한 가열로 혹은 가열 장비의 서셉터에서 기판을 상온부터 단계적으로 온도를 높이는 방식으로 50~350℃ 범위에서 일정 시간(예를 들어, 30분) 가열하는 방식으로 이루어진다. 이 과정을 통해 대부분의 용매 성분이 제거된다. 상술한 온도와 시간은 3차원 플래시 메모리 소자의 형성 조건에 따라 조절 가능하다.
이후 상기 절연체(21)에 대해 열처리를 실행한다. 본 발명에서의 열처리는 저온 고압 상태에서 습식 열처리를 실행한다.
즉, 저온고압 습식 열처리는 프리 베이크 후에 1~20기압 및 100~500℃ 온도 조건에서 예를 들어 스핀 코팅된 폴리실라제인과 충분히 반응할 수 있는 양(예를 들어, 20㎖)의 H2O를 이용해 30분 동안 실행한다.
상술한 바와 같은 열처리 동안 스핀 코팅된 폴리실라제인은 H2O와 반응하여 SiO2 절연체(21)를 생성한다.
상술한 바와 같은 열처리 결과, 채널(16) 내에 유전체 필러인 절연체(21)가 충진된 상태를 도 9에 나타내었다.
도 9는 본 발명의 실시 예와 같이 10기압 조건에서 형성된 절연체(21)의 단면을 나타낸 SEM 이미지로, 상부 및 하부 모두에 보이드와 심 없이 균일하게 절연체(21)가 충진된 것을 볼 수 있다. 이는 고압 열처리를 통해 H2O와 폴리실라제인이 채널(16)의 깊은 곳에서도 충분히 반응하기 때문이다.
상술한 바와 같이, 본 발명에 따르면 고압 초임계 기반 산화물 조성비 최적화 기술을 적용하여 종횡비가 매우 큰 3차원 플래시 메모리 소자의 유전체 필러를 초임계 증착 또는 고압 치밀화 공정으로 형성하여 보이드 및 심을 최소화할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시 예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시 예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명에 따른 3차원 플래시 메모리 소자의 제조방법을 사용하는 것에 의해 3차원 플래시 메모리 소자에서 보이드를 최소화함으로써, 소자 특성과 신뢰성을 개선할 수 있다.
15 : 컨트롤 게이트
16 : 채널
20 : 게이트 절연막
21 : 절연체
16 : 채널
20 : 게이트 절연막
21 : 절연체
Claims (7)
- 갭에 유전체를 충진하는 3차원 플래시 메모리 소자의 제조방법으로서,
(a) 기판상에 컨트롤 게이트를 위한 층간 절연막과 희생층을 다층으로 적층하여 몰딩 구조체를 형성하는 단계;
(b) 상기 몰딩 구조체를 에칭하여 갭을 형성하는 단계;
(c) 상기 층간 절연막 및 희생층의 내벽에 게이트 절연막을 형성하는 단계,
(d) 상기 게이트 절연막 내벽에 채널을 형성하는 단계;
(e) 상기 채널의 내부에 유전체 필러를 고압 치밀화 공정으로 충진하는 단계;
(f) 상기 희생층을 제거하는 단계;를 포함하여 구성되고,
상기 단계 (e)는
(e1) 상기 채널의 내부에 폴리실라제인 용액을 이용하여 스핀 온 글래스(SOG) 절연막을 도포하는 단계,
(e2) 상기 절연막의 용매 성분을 제거하기 위해 일정 온도에서 프리 베이크를 실시하는 단계,
(e3) 고압 상태에서 습식 열처리인 열처리를 실행하는 단계를 포함하며,
상기 유전체를 충진하는 유전체 필러(Dielectric filler)를 저온 고압 열처리로 충진하고,
상기 저온 고압 열처리는 1~20기압 및 100~500℃ 온도 조건에서 실행되며,
상기 열처리는 H2O를 이용하여 30분 동안 실행되는 것을 특징으로 하는 3차원 플래시 메모리 소자의 제조방법. - 제1항에서,
상기 유전체 필러는 산화막인 것을 특징으로 하는 3차원 플래시 메모리 소자의 제조방법. - 삭제
- 삭제
- 삭제
- 삭제
- 제1항에서,
상기 단계 (e2)는 50~350℃ 범위에서 20분~40분 동안 실행되는 것을 특징으로 하는 3차원 플래시 메모리 소자의 제조방법.
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