JP2022532474A - 3次元水平nor型メモリアレイの製造方法 - Google Patents
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Abstract
Description
Claims (30)
- HNORデバイスを作製する方法であって、
半導体基板の平坦な表面上に、前記平坦な表面に対して実質的に平行をなす第1の方向に沿って互いに離間された、半導体材料からなる複数のアクティブスタックを形成するステップであって、各アクティブスタックが、
(i)前記平坦な表面に対して実質的に平行をなし、かつ前記第1の方向に対して実質的に垂直をなす第2の方向に沿って長手方向に延在し、かつ、
(ii)それぞれが、(a)前記第2の方向に沿って延在し、かつ(b)第1の導電型を有する第1の半導体層及び第2の半導体層、並びに前記第1の半導体層と前記第2の半導体層との間に配置された犠牲層を含む、1以上のアクティブストリップを含む、該ステップと、
前記アクティブスタック上に亘って保護層を設けるステップと、
前記保護層を貫通し、隣接する前記アクティブスタックのうちの少なくとも一方の側壁を露出させるように、前記隣接する前記アクティブスタック間に複数のシャフトを形成するステップと、
前記アクティブストリップの露出した前記側壁から前記アクティブストリップの前記犠牲層の大部分に至るまでの部分を除去することにより、前記犠牲層に代えてキャビティを形成するように、前記アクティブスタックから前記犠牲層を選択的に除去するためのエッチング液を提供するステップと、
前記第1の半導体層及び前記第2の半導体層にそれぞれ当接する第1の部分及び第2の部分を有し、かつ前記第1の導電型と反対の導電型である第2の導電型を有する第3の半導体層を、コンフォーマルに堆積するステップと、
前記アクティブストリップの前記第1の半導体層及び前記第2の半導体層の大部分を除去することなく、前記シャフトの露出した前記側壁から前記第3の半導体層を除去するステップと、
前記第3の半導体層をアニーリングすることにより、前記第3の半導体層を再結晶化させ、前記第3の半導体層の前記第1の部分及び前記第2の部分を前記第2の導電型から前記第1の導電型に変化させるために、前記第1の半導体層及び前記第2の半導体層中のドーパントを前記アクティブストリップの前記第3の半導体層の前記第1の部分及び前記第2の部分内に拡散させるステップと、を含む方法。 - 請求項1に記載の方法であって、
前記保護層を設ける前記ステップの前に、(i)前記アクティブスタックの前記側壁上に電荷トラップ複層を形成し、かつ、(ii)それぞれが隣接する前記アクティブスタックの前記電荷トラップ複層に当接するローカルワード線を、前記隣接する前記アクティブスタック間に形成するステップを更に含む方法。 - 請求項2に記載の方法であって、
前記電荷トラップ複層の形成が、(i)トンネル誘電体層、(ii)電荷トラップ層、及び(iii)ブロッキング誘電体層を形成するステップを含む方法。 - 請求項3に記載の方法であって、
前記トンネル誘電体層の形成が、(i)前記アクティブスタックの前記側壁上に窒化シリコン層を堆積させるステップと、(ii)前記窒化シリコン層の一部が酸化窒化シリコン層をなすように前記窒化シリコン層を酸化させるステップと、を含む方法。 - 請求項4に記載の方法であって、
前記第3の半導体層を堆積させる前記ステップの前に、前記窒化シリコン層のうちの酸化されていない部分を除去するステップを更に含む方法。 - 請求項4に記載の方法であって、
前記第3の半導体層をコンフォーマルに堆積させる前記ステップが、それぞれ前記アクティブスタックの互いに対向する前記側壁の前記トンネル誘電体層に当接する、第3の部分及び第4の部分を生じさせる方法。 - 請求項6に記載の方法であって、
前記ローカルワード線が、ゲート電極を形成し、
前記ローカルワード線に当接する前記電荷トラップ複層が、ストレージ層を形成し、
前記電荷トラップ複層の前記トンネル誘電体層に当接する、前記第3の半導体層の前記第3の部分又は前記第4の部分が、チャネル領域を形成し、
前記第3の半導体層が、薄膜ストレージトランジスタのソース領域及びドレイン領域を形成する方法。 - 請求項7に記載の方法であって、
前記アクティブストリップの一方側に沿った隣接する前記薄膜ストレージトランジスタが、NOR型メモリストリングを形成する方法。 - 請求項7に記載の方法であって、
前記薄膜ストレージトランジスタが、前記ローカルワード線が0ボルトにバイアスされた場合に実質的に空乏状態となるチャネル領域を有する方法。 - 請求項3に記載の方法であって、
前記電荷トラップ複層が、シリコンリッチな窒化シリコン、シリコンのナノ結晶、ゲルマニウム、及び窒化シリコン又は酸化シリコンが埋め込まれたナノドット材料のうちから選択される1以上の材料を含む方法。 - 請求項3に記載の方法であって、
前記トンネル誘電体層が、0.0~4.0nmの範囲の厚さを有する方法。 - 請求項3に記載の方法であって、
前記トンネル誘電体層が、4.0~7.0nmの範囲の厚さを有する方法。 - 請求項2に記載の方法であって、
前記電荷トラップ複層が、1.0~8.0nmの範囲の厚さを有する方法。 - 請求項1に記載の方法であって、
前記第3の半導体層をコンフォーマルに堆積させる前記ステップの後に、
(a)前記保護層を除去するステップと、
(b)(i)前記アクティブスタックの前記側壁上に電荷トラップ複層を形成し、かつ、(ii)それぞれが隣接する前記アクティブスタックの前記電荷トラップ複層に当接するローカルワード線を、前記隣接する前記アクティブスタック間に形成するステップと、を更に含む方法。 - 請求項14に記載の方法であって、
前記電荷トラップ複層の形成が、(i)トンネル誘電体層、(ii)電荷トラップ層、及び(iii)ブロッキング誘電体層のうちの少なくとも1つを形成するステップを含む方法。 - 請求項15に記載の方法であって、
前記保護層を設ける前記ステップが、
前記アクティブスタックの前記側壁上に亘ってコンフォーマルな窒化シリコン層を堆積させるステップと、
後の前記第3の半導体層をコンフォーマルに堆積させる前記ステップが、それぞれ前記アクティブスタックの互いに対向する前記側壁上に堆積された前記コンフォーマルな窒化シリコンと当接する、前記第3の半導体層の第3の部分及び第4の部分を生じさせるように、ポリシリコン層を堆積させる方法。 - 請求項16に記載の方法であって、
前記ローカルワード線が、ゲート電極を形成し、
前記ローカルワード線に当接している前記電荷トラップ複層が、ストレージ層を形成し、
前記電荷トラップ複層の前記トンネル誘電体層に当接している前記第3の半導体層の前記第3の部分又は前記第4の部分が、チャネル領域を形成し、
前記第3の半導体層が、薄膜ストレージトランジスタのソース領域及びドレイン領域を形成する方法。 - 請求項17に記載の方法であって、
前記アクティブストリップの一方側に沿った隣接する前記薄膜ストレージトランジスタが、NOR型メモリストリングを形成する方法。 - 請求項17に記載の方法であって、
前記薄膜ストレージトランジスタが、前記ローカルワード線が0ボルトにバイアスされた場合に実質的に空乏状態となるチャネル領域を有する方法。 - 請求項16に記載の方法であって、
前記電荷トラップ複層が、シリコンリッチな窒化シリコン、シリコンのナノ結晶、ゲルマニウム、及び窒化シリコン又は酸化シリコンが埋め込まれたナノドット材料のうちから選択される1以上の材料を含む方法。 - 請求項16に記載の方法であって、
前記トンネル誘電体層が、0.0~4.0nmの範囲の厚さを有する方法。 - 請求項16に記載の方法であって、
前記トンネル誘電体層が、4.0~7.0nmの範囲の厚さを有する方法。 - 請求項16に記載の方法であって、
前記電荷トラップ複層が、1.0~8.0nmの範囲の厚さを有する方法。 - 請求項15に記載の方法であって、
前記電荷トラップ複層が、1.0~8.0nmの範囲の厚さを有する方法。 - 請求項1に記載の方法であって、
前記ドーパントが、リン、ヒ素、アンチモン、及びビスマスのうちの1つを含む方法。 - 請求項1に記載の方法であって、
前記アクティブストリップの各々に、前記第1の半導体層に当接する第1の金属層、及び前記第2の半導体層に当接する第2の金属層を形成するステップを更に含む方法。 - 請求項1に記載の方法であって、
前記第3の半導体層の第3の部分と第4の部分との間を分離するために、前記第3の半導体層によって囲まれた空間内に誘電体材料を設けるステップを更に含む方法。 - 請求項1に記載の方法であって、
前記第3の半導体層によって囲まれた空間が、前記第3の半導体層の第3の部分と第4の部分との間にエアギャップを形成する方法。 - 請求項1に記載の方法であって、
前記第3の半導体層をコンフォーマルに堆積させるステップの後に、 - 請求項1に記載の方法であって、
前記アクティブストリップの前記第3の半導体層が、前記キャビティを充填しない方法。
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