KR20220008275A - 3차원 수평의 nor 메모리 어레이 형성 공정 - Google Patents

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선라이즈 메모리 코포레이션
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Abstract

공정은 채널 물질의 일부가 접합 접촉에 의해 소스 영역과 접하고 채널층의 다른 일부가 접합 접촉에 의해 드레인 영역과 접하도록, 소스 영역과 드레인 영역 가장자리의 공동 내에 얇은 채널층을 공형적으로 증착함으로써 개선된 채널 영역을 갖는 박막 저장 트랜지스터(예를 들어, HNOR 소자)를 형성한다. 공동은 또한 저장층으로 둘러싸인다. 공정의 한 형태에서, 채널 영역은 저장층이 형성되기 전에 형성된다. 다른 형태에서 저장층은 채널 영역이 형성되기 전에 형성된다.

Description

3차원 수평의 NOR 메모리 어레이 형성 공정
본 발명은 집적 회로의 제조 공정에 관한 것이다. 특히, 본 발명은 3차원 수평의 NOR형 메모리 스트링을 형성하기 위한 제조 공정에 관한 것이다.
정규 출원(Non-provisional Application)은 활성 수평 반도체 스트립(- 본 명세서에서, 평탄한 반도체 기판 위에 형성되는 구조물에 대하여 "수평" 또는 "수직"이라는 용어는 평탄한 반도체 기판의 표면을 기준으로 일컫는 방향을 의미한다 -)을 따라 형성되는 NOR 메모리 스트링("HNOR 소자")으로 구성된 박막 저장 트랜지스터를 형성하기 위한 공정을 개시한다. 정규 출원의 교시에 따르면, HNOR 소자는 비휘발성 메모리("NVM") 소자 또는 준휘발성 메모리("QVM") 소자로서 사용될 수 있다.
정규 출원 I은, 도 5c-5e 및 단락 [0142]-[0150]('014 간행물에 공개됨)의 첨부된 설명에서, 희생 물질인 SAC-1를 저농도 도핑된 실리콘 또는 폴리실리콘 물질로 대체하여 HNOR 소자의 채널 영역을 형성하는 것을 개시한다.
본 발명은 개선된 채널 영역을 갖는 박막 저장 트랜지스터(예를 들어, HNOR 소자)를 형성하는 공정을 제공한다. 본 발명의 일부 실시예에 따르면, 이러한 공정은: (1) 반도체 기판의 평탄한 표면 위에 복수의 반도체 물질의 활성 스택을 형성하는 것 - 활성 스택은 평탄한 표면에 실.질적으로 평행한 제1 방향을 따라 서로 이격되어 있고, 각 활성 스택은 (i) 평탄한 표면에 실질적으로 평행하고 제1 방향에 실질적으로 직교하는 제2 방향을 따라 길이 방향으로 연장하고, (ii) 하나 이상의 활성 스트립을 포함하고, 각 활성 스트립은 (i) 또한 제2 방향을 따라 길이방향으로 연장하고, (ii) (a) 제1 도전형의 제1 및 제2 반도체층; 및 (b) 제1 및 제2 반도체층 사이의 희생층을 포함함; (2) 활성 스택 위에 보호층을 제공하는 것; (3) 보호층을 관통하여 복수의 샤프트를 형성하는 것 - 각 샤프트는 인접한 활성 스택 사이에 제공되고 인접한 활성 스택 중 적어도 하나의 각 활성 스트립의 측벽을 노출시킴; (4) 활성 스트립의 희생층이 실질적으로 제거될 때까지 활성 스트립의 노출된 측벽으로부터 진행하여, 각 활성 스트립으로부터 희생층을 선택적으로 제거하기 위한 식각액을 제공하는 것 - 이로 인해 희생층 대신 공동을 생성함 -; (5) 제3 반도체층을 공형적으로(conformally) 증착하는 것 - 상기 제3 반도체층은 상기 제3 반도체 층의 제1 부분 및 제2 부분이 각각 제1 및 제2 반도체층과 접하도록 제1 도전형과 반대되는 제2 도전형임; 및 (6) 제3 반도체층의 제1 및 제2 부분을 제2 도전형에서 제1 도전형으로 변화시키기에 충분하도록 제1 및 제2 반도체층 내의 도펀트가 활성 스트립의 반도체층의 제1 및 제2 부분으로 확산하도록 하는 온도를 각 활성 스트립의 제1, 제2 및 제3 반도체층에 가하는 것을 포함할 수 있다.
본 발명의 일 실시예("전하 포획층 우선 공정")에 따르면, 공정은 보호층을 제공하기 전에, (i) 활성 스택의 측벽 위의 전하 포획 다중층, 및 (ii) 인접한 활성 스택 사이에 각각 제공되는 로컬 워드 라인을 형성하는 것을 더 포함할 수 있다. 각 워드 라인은 상기 인접한 활성 스택의 상기 전하 포획 다중층에 접할 수 있다. 전하 포획 다중층을 형성하는 것은 (i) 터널링 유전층; (ii) 전하 포획층; 및 (iii) 차단 유전층을 형성하는 것을 포함한다. 터널 유전층을 형성하는 것은 (i) 각 활성 스택의 상기 측벽 위에 실리콘 질화물층을 증착하는 것; 및 (ii) 실리콘 질화물층의 일부가 실리콘 산질화물층이 되도록 실리콘 질화물층을 부분적으로 산화시키는 것을 포함할 수 있다. 실리콘 질화물층의 산화되지 않은 부분은 제거되거나 손상되지 않은 상태로 남을 수 있다.
본 발명의 다른 실시예("채널 우선 공정")에 따르면, 공정은, 제3 반도체층을 공형적으로 증착하는 것에 이어서, (a) 보호층을 제거하는 것, 및 (b) (i) 활성 스택의 측벽 위에 전하 포획 다중층, 및 (ii) 인접한 활성 스택 사이에 각각 제공되는 로컬 워드 라인을 형성하는 것을 포함할 수 있다. 각 워드 라인은 인접한 활성 스택의 상기 전하 포획 다중층에 접할 수 있다. 전하 포획 다중층을 형성하는 것은 (i) 터널링 유전층; (ii) 전하 포획층; 및 (iii) 차단 유전층을 형성하는 것을 포함한다. 채널 우선 공정에서 보호층을 제공하는 것은 (a) 활성 스택의 측벽 위에 공형 실리콘 질화물층을 증착하는 것, 및 (b) 폴리실리콘층을 증착하는 것을 포함할 수 있어, 제3 반도체층의 후속 공형 증착이 활성 스택의 대향 측벽 상에 공형 실리콘 질화물층과 접하는 제3 반도체층의 제3 부분 및 제4 부분을 생성하도록 한다.
본 발명의 공정에서, 각 로컬 워드 라인, 워드 라인과 접하는 전하 저장 다중층, 해당 전하 저장 다중층의 터널 유전층과 접하는 제3 반도체층의 제3 또는 제4 부분 및 제3 및 제4 반도체층은, 각각, 게이트 전극, 저장층, 채널 영역 및 박막 저장 트랜지스터의 소스 및 드레인 영역을 형성한다. 활성 스트립의 일 측을 따라 인접한 박막 저장 트랜지스터는 NOR형 메모리 스트링을 형성한다. 일 실시예에서, 본 발명의 박막 저장 트랜지스터는 워드 라인이 0 볼트로 바이어스될 때 실질적으로 공핍되는 채널 영역을 갖는다. 저장층의 전하 포획층은 실리콘이 풍부한 실리콘 질화물, 실리콘의 나노결정, 게르마늄 및 나노도트 물질이 매립된 실리콘 질화물 또는 실리콘 산화물 중 하나 이상으로부터 선택된 물질을 포함할 수 있다. QVM 애플리케이션을 고려하면, 터널 유전층은 0.0 내지 4.0 nm 두께일 수 있다. 대안적으로, NVM 애플리케이션을 고려하면, 터널 유전층은 4.0 내지 7.0 nm 두께일 수 있다. 박막 저장 트랜지스터의 소스 및 드레인 영역의 도펀트는 인(phosphorus), 비소(arsenic), 안티몬(antimony) 및 비스무트(bismuth) 중 임의의 것이거나, 또는 이들 도펀트의 임의의 조합일 수 있다.
본 발명은, HNOR 소자와 같은 박막 저장 트랜지스터에서, 채널 영역과 인접한 소스 및 드레인 영역 사이의 견고한 전기 접촉을 제공한다. 이러한 견고한 접촉은 HNOR 소자의 순방향 전류와 활성 스택의 활성 스트립에 있는 HNOR 소자 전반의 균일성을 모두 향상시킨다. 이러한 균일성 이점은 동일한 반도체 다이 또는 웨이퍼에 형성된 모든 HNOR 소자 간에 달성될 수 있다.
일 실시예에서, 본 발명은 활성 스트립의 대향 측면 상에 위치한 인접한 HNOR 소자의 채널 영역 사이에 에어 갭을 제공한다. 상기 에어 갭은 활성 스트립을 따라 인접한 박막 저장 트랜지스터 사이의 방해(즉, 전기 간섭)를 줄인다.
일 실시예에서, 본 발명의 박막 저장 트랜지스터의 채널 영역은 소스 및 드레인층 및 전하 포획층의 형성 이후에 형성되어, 인접한 고농도 도핑된 소스 및 드레인 영역에서 채널 영역으로 도펀트 확산의 역효과를 일으킬 수 있는 열적 단계가 채널 영역 형성 전에 수행될 수 있다.
본 발명은 첨부된 도면과 함께 아래의 상세한 설명을 고려하면 더 잘 이해될 것이다.
도 1은, HNOR 소자 형성의 중간 단계에서, 반도체 기판(6) 위에 형성된 예시적인 활성 스택(10, 20, 30, 40)을 포함하는 반도체 구조(150)를 도시하며, 각 활성 스택은 4개의 예시적인 HNOR 소자의 활성 스트립 또는 층(0-3)을 포함한다.
도 2는 얇은 실리콘 질화물(SiN)층(110) 및 제2 희생 물질층(SAC-2) (120)이, 예를 들어, 저압 화학 기상 증착(LPCVD) 단계를 사용하여 증착된 이후의, 도 1의 반도체 구조(150)를 도시한다.
도 3은 수직 샤프트(130)의 행을 형성하기 위하여, SAC-2층(120)의 일부 및 하부의 SiN층(110)을 이방성으로 제거하기 위해 포토리소그래피 기술을 사용하여 패터닝한 이후의, 도 2의 반도체 구조(150)를 도시하며, 각 샤프트는 인접한 활성 스택 사이에 제공되고 각 활성 스택의 활성 스트립 0 이하의 깊이에 도달한다.
도 4는 등방성 불화수소산(HF) 식각에 의해 SAC-1층(70)을 제거한 이후의, 도 3의 반도체 구조(150)를 도시한다.
도 5는 얇은 인-시튜 p-도핑된 실리콘층(160)의 증착 이후의, 도 4의 반도체 구조(150)를 도시한다.
도 6은 공동(165) 외부의 노출된 표면(즉, 참조 번호 170으로 표시된 영역 및 샤프트(130) 내의 영역)으로부터 p-도핑된 실리콘층(160) 및 얇은 증착된 유전층 모두를 이방성 또는 측방 식각으로 제거한 이후의, 도 5의 반도체 구조(150)를 도시한다.
도 7은 실리콘 산화물(예를 들어, SiO2)을 샤프트(130)(도시되지 않음) 내로 증착한 이후 및 SAC-2층(120)과 SiN층(110) 모두를 제거한 이후의, 도 6의 반도체 구조(150)를 도시한다.
도 8a는 전하 포획층(181)을 증착하고 각 활성 스택의 대향 측면 상에 수직 로컬 워드 라인(182 및 183)을 형성한 이후의, 반도체 구조(150)를 도시한다.
도 8b는 활성 스트립의 대향 측면 상의 박막 저장 트랜지스터의 상세한 단면도를 나타낸다.
도 9a는 예를 들어, 전하 포획층(191) 및 로컬 워드 라인(182 및 183)의 형성 이후의, 활성 스택(10)의 활성 스트립을 도시하는 상세한 단면도이다.
도 9b는 예를 들어, 전하 포획층(191a), 로컬 워드 라인(182 및 183) 및 p-도핑된 채널 영역(161 및 162)의 형성 이후의, 활성 스택(10)의 활성 스트립을 도시하는 상세한 단면도이다.
본 상세한 설명에서, 본 발명의 일 실시예에 대해 설명된 공정 단계는 그러한 공정 단계가 그러한 다른 실시예와 함께 사용되도록 명시적으로 설명되지 않은 경우에도 다른 실시예에서 사용될 수 있다. 달리 명시적으로 언급되지 않는 한, 방법이 2개 이상의 정의된 단계를 갖는 것으로 본원에 설명된 경우, 정의된 단계는 임의의 순서로 또는 동시에 수행될 수 있으며, 방법은 또한 정의된 임의의 단계 전에, 정의된 단계 중 임의의 두 단계 사이, 또는 임의의 수의 정의된 단계가 수행된 후 수행되는 하나 이상의 다른 단계를 포함할 수 있다.
도 1은, HNOR 소자 형성의 중간 단계에서, 반도체 기판(6) 위에 형성된 예시적인 활성 스택(10, 20, 30, 40)을 포함하는 반도체 구조(150)를 도시하며, 각 활성 스택은 4개의 예시적인 HNOR 소자의 활성 스트립(또는 층)(0-3)을 포함한다. 도 1은 4개의 활성 스택 각각에 4개의 활성 HNOR 소자 스트립만을 보여주지만, 활성 스트립의 수와 활성 스택의 수는 단지 예로서 제공된 것이며, 임의의 수의 활성 스택 및 임의의 수의 활성 스트립(예를 들어, 1, 2, 4, 8, 12, 16개 또는 그 이상)이 제공될 수 있다. HNOR 소자 동작을 위한 지원 회로(도시되지 않음)는 반도체 기판 내에 또는 반도체 기판 상에 형성될 수 있다. 이러한 회로는, 예를 들어, 디코더, 감지 증폭기, 전압 소스 및 제어 논리 회로를 포함할 수 있다. 상기 회로는 전도체로 채워진 비아, 매립된 접촉, 상호접속 전도체층 또는 임의의 적절한 방법에 의해 HNOR 소자에 전기적으로 연결될 수 있다. 활성 스택(10, 20, 30, 40)은 소정의 거리만큼 서로 이격되어 있고; 구조적 무결성을 보장하기 위해 버팀대(bracing)(도시되지 않음)가 제공될 수 있다.
도 1에 도시된 바와 같이, 활성 스트립 0-3은 각각 (i) 유전층(100), (ii) 금속 스트랩층(90)을 갖는 소스층(80), (iii) 희생 물질(SAC-1)층(70) 및 (iv) 금속 스트랩층(50)을 갖는 드레인층(60)을 포함한다. SAC-1은, 예를 들어, 실리콘 산화물(예를 들어, SiO2)일 수 있다. 유전층(100)은 활성 스택의 인접한 활성 스트립을 서로 전기적으로 격리시킨다. 금속 스트랩층(50 및 90)은 정규 출원 II에 개시된 대체 공정을 사용하여 형성될 수 있다. 본 상세한 설명의 예에서, 소스층(80) 및 드레인층(60)은, 예를 들어, 1.0 Х 1020 cm-3을 넘는 도펀트 농도로 n+ 도핑된다(예를 들어, 인, 비소, 안티몬, 비스무트 또는 이들 도펀트의 임의의 조합으로 도핑된다).
도 2는 얇은 실리콘 질화물(SiN)층(110) 및 제2 희생 물질(SAC-2)층(120)이, 예를 들어, 저압 화학 기상 증착(LPCVD) 단계를 사용하여 증착된 이후의, 도 1의 반도체 구조(150)를 도시한다. SiN층(110)은 활성 스택(10, 20, 30, 40)의 측벽 및 상부 표면을 코팅한다. SAC-2층(120)은 SiN층(110)보다 더 두꺼울 수 있으며 폴리실리콘 또는 게르마늄으로 형성될 수 있고, 인접한 활성 스택 사이의 트렌치(trenches)를 채운다.
그 후, 도 3에 도시된 바와 같이, 반도체 구조(150)는 SAC-2층(120)의 일부와 하부의 SiN층(110)의 일부를 모두 이방성으로 제거하기 위해 포토리소그래피 기술을 사용하여 패터닝되어, 수직 샤프트의 행(130)을 형성하며, 행(130)의 각 샤프트는 인접한 활성 스택 사이에 제공되며, 각 샤프트는 각 활성 스택에서 활성 스트립 0의 바닥 또는 그 아래 깊이까지 도달한다. SAC-2층(120)의 이방성 제거 후에, 아래에 있는 SiN층(110)은, 예를 들어, 뜨거운 인산을 사용하여 제거될 수 있다. 잔류물은 간단한 등방성 식각에 의해 샤프트의 행(130)으로부터 제거될 수 있다. 각 샤프트는 각 활성 스택의 각 활성 스트립 측벽의 수직 부분을 노출한다. 도 3은 활성 스택(10, 20, 30, 40)을 위한 샤프트의 단일 행만을 보여주지만, 하나를 넘는 이러한 샤프트 행이 형성될 수 있으며, 샤프트의 각 행은 미리 결정된 거리만큼 활성 스택의 길이를 따라 인접한 행으로부터 이격된다.
도 4는 등방성 불화수소산(HF) 식각에 의해 SAC-1층(70)을 제거한 이후의, 도 3의 반도체 구조(150)를 도시한다. 고도로 선택적인 HF 식각은 활성 스트립의 다른 어떤 층보다 SAC-1층(70)에서 더 높은 식각률을 갖는다. HF 식각액은 먼저 샤프트에 의해 노출된 각 활성 스트립의 SAC-1층(70)의 측벽 부분에 개구(135)를 생성하고, 개구(135)로부터 진행하여 활성 스트립의 길이를 따라 양방향으로 나머지 SAC-1층(70)을 제거한다. 도 4는 HF 식각에 의해 SAC-1층(70)을 제거한 후, 제거된 SAC-1 물질 대신에 공기가 채워진 공동 또는 터널(140)을 갖는 반도체(150)를 도시한다.
도 5는 상대적으로 낮은 온도(예를 들어, 약 550℃)에서, 예를 들어, LPCVD 기술을 사용하여, 얇은 인-시튜 p-도핑된 실리콘층(160)(예를 들어, 3.0 내지 20.0 nm 두께)을 증착한 후의, 도 4의 반도체 구조(150)를 도시한다. 생성된 p-도핑된 실리콘층(160)은 우수한 스텝-커버리지(step-coverage) 및 우수한 두께 균일성을 갖는다. 매끄러운 표면을 달성하기 위해, p-도핑된 실리콘층(160)은 먼저 비정질 실리콘으로 증착되고 후속적으로 더 높은 온도에서 재결정화될 수 있다. 대안적으로, p-도핑된 실리콘층(160)은 더 높은 온도에서 다결정 실리콘으로 증착될 수 있다. p-도핑된 실리콘(160)은 모든 피처의 측벽을 공형적으로 코팅하여, 각 활성 스트립의 길이를 따라 공동(165)을 둘러싸는 벽(161, 162, 163, 164)(즉, 감소된 공동(140))을 형성한다(즉, p-도핑된 실리콘층(160)이 각 활성 스트립에 마카로니 모양의 튜브를 형성한다).
도 5에 도시된 바와 같이, 각 활성 스트립의 대향 측면을 따른 벽(161 및 162)은 더 짧은 범위를 따른 영역에서 활성 스트립의 인접한 소스층(80) 및 드레인층(60)과 접합 접촉한다. p-도핑된 실리콘층(160)의 상부 및 하부 벽(163 및 164)은 그들의 더 긴 범위를 따른 영역에서 소스층(80) 및 드레인층(60) 층과 각각 밀접 접촉한다. 결과적으로, 벽(163 및 164)은 소스층(80) 및 드레인층(60) 내의 n+ 도펀트가 접촉 영역 위의 벽(163 및 164) 내로 확산될 때, 후속 열 어닐링 단계에 의해 n+ 도핑된다. 그러나, 중요한 점은 더 짧은 범위를 따른 영역에서 소스층(60) 및 드레인층(60)과 접촉하는 벽(161 및 162)은 재결정화 후에 p-도핑된 상태를 유지하도록 체적적으로 제한된다는 점이다. 이는 얇은 재결정화된 p-도핑된 채널 영역(즉, 벽(161 및 162)) 내에서 n+형 도펀트(예를 들어, 비소 또는 안티몬)의 열확산이 벽(163 및 164)의 벌크 다결정 실리콘 내의 n+의 열확산보다 훨씬 느리고, 아마도 수십 배 더 느리기 때문이다. 결과적으로, 벽(161 및 162)의 p-도핑된 채널 영역은 비교적 짧고 얇은 채널(예를 들어, 100.0 nm 이하의 채널 길이 및 30.0 nm 이하의 채널 두께)에서도 트랜지스터 소스-드레인 펀치-스루(punch-through)를 방지한다. 공동(165)은 공기가 채워진 상태(즉, 에어 갭)로 남을 수 있거나 각 활성 스트립의 개구(135)를 통한 유전체의 증착에 의해 부분적으로 채워질 수 있다. 적절한 유전체는 예를 들어 실리콘 산화물(미도시)일 수 있다. 공기가 채워진 채로 남아 있던지 증착된 유전체에 의해 부분적으로 채워져 있던지, 유전체 절연은 활성 스트립의 대향 측면 상의 p-도핑된 채널 영역(161 및 162) 사이의 공동(165)에 제공된다.
도 6은 공동(165) 외부의 노출된 표면(즉, 참조 번호 170으로 표시된 영역 및 샤프트(130) 내의 영역)으로부터 p-도핑된 실리콘층(160) 및 얇은 증착된 유전층 모두를 이방성 또는 측방 식각으로 제거한 이후의, 도 5의 반도체 구조(150)를 도시한다. 샤프트(예를 들어, 행(130))의 수직 측벽으로부터 p-도핑된 실리콘의 임의의 잔류물을 추가로 제거하기 위해 짧은 등방성 식각이 사용될 수 있다. 그러나, 각각의 활성 스트립의 공동(165) 내부의 p-도핑된 실리콘이 개구(135)로부터 수 나노미터를 넘어 실질적으로 손상되지 않은 상태로 유지되도록 주의해야 한다.
도 7은 실리콘 산화물(예를 들어, SiO2)을 샤프트의 행(130)(도시되지 않음) 내로 증착한 후 및 SAC-2층(120)과 SiN층(110) 모두를 제거한 이후의, 도 6의 반도체 구조(150)를 도시한다. 샤프트의 행(130) 내로 증착 후, 실리콘 산화물은 에치백 기술 또는 화학 기계적 연마(CMP) 기술을 사용하여 평탄화될 수 있다. 생성된 실리콘 산화물은 높은 다층 활성 스택(10, 20, 30, 40)의 긴 활성 스트립에 기계적 안정성을 제공하는 실리콘 산화물 버팀대(180)를 형성한다. 그런 다음 희생층(120)과 SiN층(110)은 선택적 식각에 의해 제거될 수 있다.
도 8a는 전하 포획층(181)을 증착하고 각 활성 스택의 대향 측면 상에 수직 로컬 워드 라인(182 및 183)을 형성한 이후의, 반도체 구조(150)를 도시한다. 전하 포획층(181)(예를 들어, 산화물-질화물-산화물(ONO) 삼중층)의 증착 및 로컬 워드 라인(181 및 182)의 형성은 위에서 참조로 포함된 정규 출원 III에 개시된 제조 방법을 따를 수 있다. 로컬 워드 라인은 폴리실리콘과 같은 전도성 물질로 형성될 수 있다.
도 8b는 활성 스트립의 대향 측면 상의 박막 저장 트랜지스터의 상세한 단면도를 나타낸다. 도 8b에 도시된 바와 같이, 점선은 로컬 워드 라인(183)(게이트 전극 형성), 전하 포획층(181)(예를 들어, ONO 삼중층) 및 n+ 도핑된 소스층(80) 및 n+ 도핑된 드레인층(60)과 접합 연결되는 p-도핑된 채널 영역(161)을 포함하는 영역(189)을 둘러싼다. 상기 영역(189)은 박막 저장 트랜지스터를 나타낸다. 로컬 워드 라인(182), 전하 포획층(181)(예를 들어, ONO 삼중층) 및 n+ 도핑된 소스층(80) 및 n+ 도핑된 드레인층(60)과 접합 연결되는 p-도핑된 채널 영역(162)을 포함하는 영역(190)도, 유사하게 활성 스트립에서 박막 저장 트랜지스터(189) 반대편에 박막 저장 트랜지스터를 형성한다. 전하 포획층(181)을 제공하기 전에 p-도핑된 채널 영역(161 및 162)을 형성하는, 위에서 설명된 공정은 본원에서 "채널 우선" 공정으로 지칭하며, 다음에 설명할 대안적인 실시예의 공정("전하 포획층 우선 공정")과 구분된다.
전하 포획층 우선 공정에서, 전술한 채널 우선 공정과 달리, 본 발명의 박막 저장 트랜지스터는 전하 포획층이 형성된 후에 형성된 p-도핑된 채널 영역으로 형성된다. 이러한 대안적인 공정에서, SAC-2층(120)의 증착 이전에, 도 1의 반도체 구조(150) 상에 전하 포획층 및 로컬 워드 라인이 형성된다(도 2 참조). 도 9a는, 예를 들어, 전하 포획 삼중층(191) 및 로컬 워드 라인(182, 183)의 형성 이후에, 활성 스택(10)의 활성 스트립을 보여주는 상세한 단면도이다.
도 9a의 예에서, SAC-1층(70)에서 실리콘 산화물을 사용하는 대신, SAC-1층(70)은 예를 들어 실리콘 게르마늄(SiGe), 게르마늄 또는 실리콘 질화물을 사용하여 형성될 수 있다. 전하 포획 삼중층(191)은 초박형 터널 산화물층(191-1), 전하 포획층(191-2) 및 차단 유전층(191-3)을 포함할 수 있다. 터널 산화물층(191-1)은 프로그래밍 또는 소거 동작이 직접 터널링에 의해 달성되는 애플리케이션에서(예를 들어, QVM 애플리케이션에서) 0.0 내지 4.0 nm 두께일 수 있고, 프로그래밍 및 소거 동작이 파울러-노드하임(Fowler-Nordheim) 터널링에 의해 달성되는 애플리케이션에서(예를 들어, NVM 애플리케이션에서) 4.0 내지 7.0 nm 두께일 수 있다. 전하 포획층(191-2)은 2.0 내지 7.0 nm 두께일 수 있으며, 유전체(예를 들어, 실리콘이 풍부한 실리콘 질화물, 실리콘 나노 결정, 게르마늄 또는 다른 나노도트 물질이 매립된 실리콘 질화물 또는 실리콘 산화물, 또는 다른 적절한 전하 포획 물질)에 의해 형성된다. 차단 유전층(193-3)은 3.0 내지 8.0 nm 두께일 수 있으며, 당업자에게 공지된 바와 같이, 실리콘 산화물, 알루미늄 산화물, 높은 유전 상수를 갖는 다른 유전 물질, 또는 이들 물질의 임의의 조합에 의해 형성된다. 전하 포획 삼중층(191) 및 로컬 워드 라인은 채널 우선 공정과 관련하여 (예를 들어, 정규 출원 III에 개시된 공정을 사용하여) 위에서 설명된 것과 실질적으로 동일한 방식으로 형성될 수 있다.
그 후, SAC-2층(120)의 증착 후에, 도 3과 관련하여 위에서 설명된 것과 실질적으로 동일한 기술을 사용하여, 하나 이상의 샤프트 행(예를 들어, 도 3의 행(130))이 형성될 수 있다. 샤프트의 인접한 행은 활성 스택(10, 20, 30, 40)의 길이를 따라 미리 결정된 수의 로컬 워드 라인에서 이격될 수 있다. 예를 들어, 샤프트의 인접한 행에 대한 개구부는 64, 128 또는 임의의 적절한 수의 로컬 워드 라인마다 제공될 수 있다. 도 3의 샤프트의 행(130)에서와 같이, 각 샤프트는 각 활성 스트립의 SAC-1층(70)의 측벽에서 개구부(예를 들어, 도 4의 개구부(135)를 노출시킨다. 샤프트에서 수행되는 식각 단계 동안 SAC-2층(120)이 전하 포획 삼중층(예를 들어, 도 9a의 전하 포획 삼중층(191))을 완전히 보호하도록 주의해야 한다. SAC-1층(70)은 선택적 식각에 의해 제거될 수 있으며, 각각의 활성 스트립에 길쭉한 중공 공동 또는 터널(140)이 남는다. SAC-1층(70)은 선택된 식각액에 의해 높은 식각 선택성을 갖는 물질로 형성되어, 선택된 식각액에 의해 터널 유전층(191-1)의 식각률보다 몇 배 더 높은 식각률로 제거될 수 있어, 터널 유전층(191-1)의 무결성을 보존할 수 있음을 유의한다. 터널 유전층(191-1)이 비교적 두꺼운 실리콘 산화물일 수 있는 NVM 애플리케이션의 경우, 이러한 선택적 식각이 용이하게 달성될 수 있다. 그러나, 터널 산화물층(191-1)이 "초박형"일 것으로 예상되는 QVM 애플리케이션의 경우, 선택적 식각에 의해 SAC-1 물질을 제거하는 동안 이 터널 산화물의 하나 또는 두 개의 원자 층의 손실조차 바람직하지 않다. SAC-1층(70)을 제거하는 동안 초박형 터널 산화물 층(191-1)을 완전히 보호하기 위하여, 전하 포획 삼중층 대신, 도 9b의 전하 포획 사중층(191a)에 예시된 것과 같은, 전하 포획 사중층이 사용될 수 있다.
도 9b 는 예를 들어 전하 포획층(191a), 로컬 워드 라인(182 및 183), 및 p-도핑된 채널 영역(161 및 162)의 형성 이후의, 활성 스택(10)의 활성 스트립을 도시하는 상세한 단면도이다. 도 9b에서, SAC-1층(70) 위에 전하 포획 삼중층(예를 들어, 초박형 터널 산화물/전하 포획 질화물/차단 산화물 또는 ONO 삼중층)을 형성하는 대신, 전하 포획(NONO) 사중층(191a)이 제공된다. 도 9b에 도시된 바와 같이, NONO 사중층(191a)은 질화물 계면층(191-0), 초박형 터널 유전층(191-1)(예를 들어, 산질화물층), 전하 포획층(192-2)(예를 들어, 실리콘 질화물층) 및 차단 산화물층(192-3)을 포함한다. 실리콘 질화물 계면층(191-0) 및 초박형 터널 유전층(191-1)을 형성하기 위해, 1.0 내지 4.0 nm 두께의 실리콘 질화물층을 먼저 SAC-1층(70)의 노출된 매끄러운 표면 상에 증착할 수 있다. 그런 다음, 증착된 실리콘 질화물 층은 부분적으로(완전히는 아님) 산화된다. 산화는 승온(예를 들어, 600~800ºC)에서 또는 더 낮은 온도의 플라즈마 보조 단계에서 수행할 수 있다. 산화 단계는 실리콘 질화물층의 외부 부분을 초박형 산질화물층으로 변형시키고, 이는 터널 유전층(191-1)이 된다. 실리콘 질화물층의 산화되지 않은 부분은 실리콘 질화물 계면층(191-0)이 된다. 초박형 터널 유전층(191-1)은 두께가 잘 제어된 고품질 유전체인데, 이는 실리콘 질화물의 산화가 바람직한 두께(1 나노미터 미만의 두께에서도) 및 성장된 터널 유전층(191-1)과 실리콘 질화물 계면층(191-0) 사이의 일정한 매끄러운 계면 모두를 제공하도록 상대적으로 정밀하게 제어될 수 있는 상대적으로 느린 공정이기 때문이다. 전하 포획층(191-2) 및 차단 유전층(191-3)은 전술한 바와 실질적으로 동일하게 형성될 수 있다.
공동(140)을 제공하기 위한 SAC-1층(70)의 제거는 도 3 내지 도 4와 관련하여 위에서 설명된 것과 실질적으로 동일한 방식으로 수행될 수 있다. 실리콘 질화물 계면층(191-0)이 산화 후 1 나노미터의 일부만큼 얇더라도, SAC-1층(70)의 선택적 식각 제거 동안 터널 유전막(191-1)을 보호하는 것으로는 충분할 것이다. 실리콘 질화물 계면층(191-0)은 실리콘 산화물에 대해 높은 식각 선택성을 갖는 빠른 등방성 질화물 식각(예를 들어, 뜨거운 인산 식각)을 통해 후속적으로 제거될 수 있다. 대안적으로, 실리콘 질화물 계면층(191-0)은 사용될 것으로 예상되는 직접 터널 프로그래밍 또는 소거 동작을 크게 방해하지 않도록 충분히 얇기만 하면 제자리에 남아 있을 수 있다.
SAC-1층(70)의 제거 및 선택적으로, 실리콘 질화물 계면층(191-0)의 제거 후에, p-도핑된 채널 영역(193 및 194)이 도 6과 관련하여 앞서 설명된 것과 실질적으로 동일한 방식으로 형성될 수 있다. 결과적인 활성 스트립이 도 9b의 단면도에 도시되어 있다. p-도핑된 채널 영역(193 및 194)은 3 내지 15nm 두께일 수 있으며, 상대적으로 낮은 양의 고유 임계 전압(예를 들어, 0.5 내지 1.5볼트)을 제공하도록 선택된 인-시튜 도펀트 농도를 갖는다. 도 9b의 저장 트랜지스터(199a 및 199b)에서, 채널 영역(161 및 162)은 각각의 워드 라인 전압이 0 볼트일 때 쉽게 고갈되어, 소스층(90)과 드레인층(60) 사이의 하위 임계값 누설 전류를 최소화한다.
전하 포획층 우선 공정의 장점은 다음과 같다. a) 소스층(80) 또는 드레인층(60)으로부터 채널 영역으로 n+ 도펀트의 열 확산에 대한 우려 없이(채널 영역(161, 162)이 아직 제 위치에 있지 않기 때문에), 더 높은 온도에서 전하 포획 사중층(191a)을 형성하고 열적으로 어닐링할 수 있다. b) p-도핑된 채널 영역(예를 들어, p-도핑된 채널 영역(161 및 162))과 실리콘 질화물 계면층(191-0) 사이의 계면이 매끄럽고 고유 산화물층이 실질적으로 없게 되어, 계면 상태의 존재를 감소시키고, 활성 스택의 활성 스트립에 걸쳐, 또한 동일한 다이(die) 또는 웨이퍼(wafer)의 활성 스택에 걸친 활성 스트립 간의 엄격한 임계 전압 및 채널 이동성 분포를 용이하게 한다.
위의 상세한 설명은 본 발명의 특정 실시예를 예시하기 위해 제공되며, 제한하려는 의도가 아니다. 본 발명의 범위 내에서 많은 수정 및 변형이 가능하다. 본 발명은 아래의 청구범위에 기재되어 있다.

Claims (30)

  1. HNOR 소자를 제조하기 위한 공정으로서, 상기 공정은,
    반도체 기판의 평탄한 표면 위에 복수의 반도체 물질의 활성 스택(active stack)을 형성하는 것 - 상기 활성 스택은 상기 평탄한 표면에 실질적으로 평행한 제1 방향을 따라 서로 이격되어 있고, 각 활성 스택은 (i) 상기 평탄한 표면에 실질적으로 평행하고 상기 제1 방향에 실질적으로 직교하는 제2 방향을 따라 길이 방향으로 연장하고, (ii) 하나 이상의 활성 스트립(active strip)을 포함하고, 각 활성 스트립은 (i) 또한 상기 제2 방향을 따라 길이방향으로 연장하고, (ii) (a) 제1 도전형의 제1 및 제2 반도체층; 및 (b) 상기 제1 및 제2 반도체층 사이의 희생층을 포함함 -;
    상기 활성 스택 위에 보호층을 제공하는 것;
    상기 보호층을 관통하여 복수의 샤프트를 형성하는 것 - 각 샤프트는 인접한 활성 스택 사이에 제공되고 상기 인접한 활성 스택 중 적어도 하나의 각 활성 스트립의 측벽을 노출시킴 -;
    상기 활성 스트립의 상기 희생층이 실질적으로 제거될 때까지 상기 활성 스트립의 상기 노출된 측벽으로부터 진행하여, 각 활성 스트립으로부터 상기 희생층을 선택적으로 제거하기 위한 식각액(etchant)을 제공하는 것 - 이로 인해 상기 희생층 대신 공동(cavity)을 생성함 -;
    제3 반도체층을 공형적으로(conformally) 증착하는 것 - 상기 제3 반도체층은 상기 제3 반도체 층의 제1 부분 및 제2 부분이 각각 상기 제1 및 제2 반도체층과 접하도록 상기 제1 도전형과 반대되는 제2 도전형임 -; 및
    상기 활성 스트립 내의 상기 반도체층을 실질적으로 제거하는 것 없이 각 샤프트의 노출된 측벽으로부터 상기 제3 반도체층을 제거하는 것;
    상기 제 3 반도체층을 재결정화하고, 상기 제3 반도체층의 상기 제 1 및 제 2 부분을 상기 제2 도전형에서 상기 제1 도전형으로 변화시키기에 충분하도록 상기 제1 및 제2 반도체층 내의 도펀트(dopant)가 상기 활성 스트립의 상기 반도체층의 상기 제1 및 제2 부분으로 확산하게 하기 위하여 상기 제 3 반도체층을 열적으로 어닐링하는 것을 포함하는, 공정.
  2. 제1항에 있어서, 상기 보호층을 제공하기 전에, (i) 활성 스택의 상기 측벽 위의 전하 포획 다중층, 및 (ii) 인접한 활성 스택 사이에 각각 제공되는 로컬 워드 라인을 형성하는 것을 더 포함하고, 각 워드 라인은 상기 인접한 활성 스택의 상기 전하 포획 다중층에 접하는, 공정.
  3. 제2항에 있어서, 상기 전하 포획 다중층을 형성하는 것은 (i) 터널링 유전층; (ii) 전하 포획층; 및 (iii) 차단 유전층을 형성하는 것을 포함하는, 공정.
  4. 제3항에 있어서, 상기 터널 유전층을 형성하는 것은 (i) 각 활성 스택의 상기 측벽 위에 실리콘 질화물층을 증착하는 것; 및 (ii) 상기 실리콘 질화물층의 일부가 실리콘 산질화물층이 되도록 상기 실리콘 질화물층을 산화시키는 것을 포함하는, 공정.
  5. 제4항에 있어서, 상기 제3 반도체층을 증착하기 전에, 상기 실리콘 질화물층의 산화되지 않은 부분을 제거하는 것을 더 포함하는, 공정.
  6. 제4항에 있어서, 상기 제3 반도체층을 공형적으로 증착하는 것은 상기 반도체층의 제3 부분 및 제4 부분이 상기 활성 스택의 대향 측벽 상의 상기 터널 유전층에 각각 접하게 하는, 공정.
  7. 제6항에 있어서, 각 로컬 워드 라인, 상기 워드 라인과 접하는 전하 저장 다중층, 해당 전하 저장 다중층의 상기 터널 유전층과 접하는 상기 제3 반도체층의 상기 제3 또는 제4 부분 및 상기 제3 및 제4 반도체층은, 각각, 게이트 전극, 저장층, 채널 영역 및 박막 저장 트랜지스터의 소스 및 드레인 영역을 형성하는, 공정.
  8. 제7항에 있어서, 활성 스트립의 일 측을 따라 인접한 박막 저장 트랜지스터가 NOR형 메모리 스트링을 형성하는, 공정.
  9. 제7항에 있어서, 상기 박막 저장 트랜지스터는 상기 워드 라인이 0 볼트로 바이어스될 때 실질적으로 공핍되는 상기 채널 영역을 갖는, 공정.
  10. 제3항에 있어서, 상기 전하 포획층은 실리콘이 풍부한 실리콘 질화물, 실리콘의 나노결정, 게르마늄 및 나노도트 물질이 매립된 실리콘 질화물 또는 실리콘 산화물 중 하나 이상으로부터 선택된 물질을 포함하는, 공정.
  11. 제3항에 있어서, 상기 터널 유전층은 0.0 내지 4.0 nm 두께인, 공정.
  12. 제3항에 있어서, 상기 터널 유전층은 4.0 내지 7.0 nm 두께인, 공정.
  13. 제2항에 있어서, 상기 전하 포획 다중층은 1.0 내지 8.0 nm 두께인, 공정.
  14. 제1항에 있어서, 상기 제3 반도체층을 공형적으로 증착하는 것에 이어서, (a) 상기 보호층을 제거하는 것, 및 (b) (i) 활성 스택의 상기 측벽 위에 전하 포획 다중층, 및 (ii) 인접한 활성 스택 사이에 각각 제공되는 로컬 워드 라인을 형성하는 것을 더 포함하고, 각 워드 라인은 상기 인접한 활성 스택의 상기 전하 포획 다중층에 접하는, 공정.
  15. 제14항에 있어서, 상기 전하 포획 다중층을 형성하는 것은 적어도 (i) 터널링 유전층; (ii) 전하 포획층; 및 (iii) 차단 유전층을 형성하는 것을 포함하는, 공정.
  16. 제15항에 있어서, 상기 보호층을 제공하는 것은 상기 활성 스택의 상기 측벽 위에 공형 실리콘 질화물층을 증착하는 것, 및 폴리실리콘층을 증착하는 것을 포함하여, 상기 제3 반도체층의 상기 후속 공형 증착이 상기 활성 스택의 대향 측벽 상에 상기 공형 실리콘 질화물층과 접하는 상기 제3 반도체층의 제3 부분 및 제4 부분을 생성하는, 공정.
  17. 제16항에 있어서, 각 로컬 워드 라인, 상기 워드 라인과 접하는 전하 저장 다중층, 해당 전하 저장 다중층의 상기 터널 유전층과 접하는 상기 제3 반도체층의 상기 제3 또는 제4 부분 및 상기 제3 및 제4 반도체층은, 각각, 게이트 전극, 저장층, 채널 영역 및 박막 저장 트랜지스터의 소스 및 드레인 영역을 형성하는, 공정.
  18. 제17항에 있어서, 활성 스트립의 일 측을 따라 인접한 박막 저장 트랜지스터가 NOR형 메모리 스트링을 형성하는, 공정.
  19. 제17항에 있어서, 상기 박막 저장 트랜지스터는 상기 워드 라인이 0 볼트로 바이어스될 때 실질적으로 공핍되는 상기 채널 영역을 갖는, 공정.
  20. 제16항에 있어서, 상기 전하 포획층은 실리콘이 풍부한 실리콘 질화물, 실리콘의 나노결정, 게르마늄 및 나노도트 물질이 매립된 실리콘 질화물 또는 실리콘 산화물 중 하나 이상으로부터 선택된 물질을 포함하는, 공정.
  21. 제16항에 있어서, 상기 터널 유전층은 0.0 내지 4.0 nm 두께인, 공정.
  22. 제16항에 있어서, 상기 터널 유전층은 4.0 내지 7.0 nm 두께인, 공정.
  23. 제16항에 있어서, 상기 전하 포획 다중층은 1.0 내지 8.0 nm 두께인, 공정.
  24. 제15항에 있어서, 상기 전하 포획 다중층은 1.0 내지 8.0 nm 두께인, 공정.
  25. 제1항에 있어서, 상기 도펀트는 인, 비소, 안티몬 및 비스무트 중 하나를 포함하는, 공정.
  26. 제1항에 있어서, 각 활성 스트립 내에, 각각 상기 제1 및 제2 반도체층에 접하는 제1 및 제2 금속층을 형성하는 것을 더 포함하는, 공정.
  27. 제1항에 있어서, 상기 제3 반도체층의 상기 제3 부분과 상기 제4 부분 사이의 격리로서 상기 제3 반도체층에 의해 둘러싸인 공간 내에 유전체를 제공하는 것을 더 포함하는, 공정.
  28. 제1항에 있어서, 상기 제3 반도체층에 의해 둘러싸인 공간은 상기 제3 반도체 층의 제3 부분과 제4 부분 사이에 에어 갭을 형성하는, 공정.
  29. 제1항에 있어서, 상기 제3 반도체층을 공형적으로 증착하는 것에 이어서, 더 포함하는, 공정.
  30. 제1항에 있어서, 상기 활성 스트립 내의 상기 제3 반도체층은 상기 공동을 채우지 않는, 공정.
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