TW202310429A

TW202310429A - 薄膜鐵電電晶體的三維記憶體串陣列

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Publication number: TW202310429A
Application number: TW111126114A
Authority: TW
Inventors: 克里斯托弗Ｊ佩蒂; 維諾德普拉亞; 喬治莎瑪奇沙; 武儀亨利簡; 葉利哈拉里
Original assignee: 美商日升存儲公司
Priority date: 2021-07-16
Filing date: 2022-07-12
Publication date: 2023-03-01
Also published as: US20230027837A1; WO2023287908A1; US11839086B2; US20240040798A1

Abstract

薄膜鐵電場效電晶體（FeFET）可經組織為三維反或（NOR）記憶體串陣列。各三維NOR記憶體串陣列包括一列主動堆疊，各主動堆疊包括預定數目個主動條帶，各主動條帶一者在另一者之頂部上設置且各自藉由一隔離層與另一者間隔開。各主動條帶可包括由沿著該主動條帶設置之所述FeFET共用的一共用源極層及一共用汲極層。該主動條帶中之資料儲存係由鐵電元件提供，所述鐵電元件可個別地電設定成兩種極化狀態中之一種。單獨主動條帶上之FeFET可經配置以用於並行地進行讀取、程式化或抹除操作。

Description

薄膜鐵電電晶體的三維記憶體串陣列

本發明係關於高密度記憶體結構。特定言之，本發明係關於由互連薄膜儲存元件（例如薄膜儲存電晶體之三維陣列）形成之高密度、低讀取延遲（read-latency）記憶體結構，包括經組織為反或（NOR）型記憶體串（「NOR記憶體串」）之記憶體結構。 相關申請案之交互參考

本申請案主張2021年7月16日申請之名為「薄膜鐵電電晶體的三維記憶體串陣列（3-Dimensional Memory String Array of Thin-Film Ferroelectric Transistors）」的美國臨時申請案（「母申請案」）（序列號63/222,926）之優先權。

本申請案為2022年2月17日申請之名為「Thin-film Storage Transistor With Ferroelectric Storage Layer」的美國專利申請案（「非臨時申請案I」）（序列號17/674,137）之部分接續申請案，該申請案主張以下各者之優先權：（i）2021年2月22日申請之名為「Thin-Film Storage Transistor With Ferroelectric Storage Layer」的美國臨時申請案（「臨時申請案I」）（序列號63/152,266），及（ii）2021年2月24日申請之名為「Thin-Film Storage Transistor With Ferroelectric Storage Layer」的美國臨時申請案（「臨時申請案II」）（序列號63/153,273）。

本申請案係關於2021年7月21日申請之名為「Methods For Fabricating A 3-Dimensional Memory Structure Of NOR Memory Strings」的美國專利申請案（「非臨時申請案II」）（序列號17/382,064），該申請案主張以下各者之優先權：（i）2020年7月21日申請之名為「Methods For Fabricating A 3-Dimensional Memory Structure Of NOR Memory Strings」的美國臨時申請案（「臨時申請案III」）（序列號63/054,743）；（ii）2020年7月21日申請之名為「Methods for Fabricating A 3-Dimensional Memory Structure of NOR Memory Strings」的美國臨時申請案（「臨時申請案IV」）（序列號63/054,750）；（iii）2021年1月20日申請之名為「Vertical NOR Thin-film Transistor Strings and Fabrication Thereof」的美國臨時申請案（「臨時申請案V」）（序列號63/139,435）；及（iv）2020年11月17日申請之名為「Methods for Reducing Disturb Errors by Refreshing Data Alongside Programming or Erase Operations」的美國臨時申請案（「臨時申請案VI」）（序列號63/114,958）。

本申請案亦係關於2020年6月5日申請之名為「Capacitive-Coupled Non-Volatile Thin-Film Transistor Strings in Three Dimensional Arrays」的美國非臨時專利申請案（「相關申請案」）（序列號16/894,596），其為2018年8月21日申請之名為「Capacitive-Coupled Non-Volatile Thin-Film Transistor Strings in Three Dimensional Arrays」的美國專利申請案（序列號16/107,118）之接續，該美國專利申請案為2016年8月26日申請之名為「Capacitive-Coupled Non-Volatile Thin-Film Transistor Strings in Three Dimensional Arrays」的美國非臨時專利申請案（序列號15/248,420）之分案申請，該美國非臨時專利申請案係關於以下各者且主張以下各者之優先權：（i）2015年9月30日申請之名為「Multi-gate NOR Flash Thin-film Transistor Strings Arranged in Stacked Horizontal Active Strips With Vertical Control Gates」的美國臨時申請案（序列號62/235,322）；（ii）2015年11月25日申請之名為「Three-dimensional Vertical NOR Flash Thin-film Transistor Strings」的美國臨時專利申請案（序列號62/260,137）；（iii）2016年7月26日申請之「Multi-Gate NOR Flash Thin-film Transistor Strings Arranged in Stacked Horizontal Active Strips With Vertical Control Gates」的美國非臨時專利申請案（序列號15/220,375）；及（vi）2016年7月15日申請之名為「Capacitive Coupled Non-Volatile Thin-film Transistor Strings」的美國臨時專利申請案（序列號62/363,189）。

母申請案、相關申請案、非臨時申請案I及II以及臨時申請案I、II、III、IV、V及VI之全部揭示內容特此係以引用方式併入。

可使用傳統製造過程在一或多個半導體基板（例如，矽晶圓）之平面表面上方製造此詳細描述之記憶體電路結構。在此描述中，「垂直」係指實質上垂直於半導體基板之平面表面之方向，且「水平」係指正交於「垂直」之任何方向。因此可採用笛卡爾座標系統，其中「水平」係指實質上平行於半導體基板之平面表面的任何方向，該平面表面為跨越任何兩個非共線水平方向X及Y（亦被稱作「X-Y平面」）之表面。類似地，關於彼笛卡爾座標系統，「垂直」係指平面表面之法線方向（亦被稱作「Z方向」）。

NOR型記憶體串包括儲存電晶體，所述儲存電晶體共用一共同源極區及一共同汲極區，同時允許個別地定址及存取各儲存電晶體。相關申請案揭示了電荷儲存電晶體之NOR記憶體串（「NOR記憶體串」）的三維陣列。舉例而言，相關申請案揭示了包括以下各者之NOR記憶體串：（i）共同源極區及共同汲極區，其兩者沿著水平方向縱向地延行；及（i）用於電荷儲存電晶體之閘極電極，其各自沿著垂直方向延行。

可電極化材料（「鐵電材料」），尤其是用於電子電路中之可電極化材料的進步，表明了鐵電記憶體電路中之新的潛在應用。舉例而言，T.S. Böscke等人在 2011 國際電子裝置會議（ 2011 International Electron Devices Meeting， IEDM）公開的論文「Ferroelectricity in Hafnium Oxide: CMOS compatible Ferroelectric Field Effect Transistors」（第24.5.1至24.5.4頁）（doi: 10.1109/IEDM.2011.6131606）揭示了使用氧化鉿作為閘極介電材料之鐵電場效電晶體（「FeFET」）。藉由控制鐵電閘極介電層中之極化，FeFET可經程式化以具有兩個或多於兩個可選擇臨限電壓中之一者。FeFET之各臨限電壓構成一狀態（例如「經程式化」狀態、「經抹除」狀態，或任表示指定二進位值之何其他狀態）。此FeFET在高密度記憶體電路中具有應用。舉例而言，D.V. Nirmal Ramaswamy等人於2013年5月17日申請之名為「Apparatuses having a ferroelectric field-effect transistor memory array and related method」之美國專利申請案（序列號13/897,037）（現在為美國專利9,281,044）揭示了FeFET之三維陣列。

然而，先前技術之FeFET具有低耐久性。舉例而言，K. Florent等人在 2018 IEEE 國際電子裝置會議（ 2018 IEEE International Electron Devices Meeting， IEDM）公開的論文「Vertical Ferroelectric HfO ₂FET based on 3-D NAND Architecture: Towards Dense Low-Power Memory」（第2.5.1至2.5.4頁）（doi: 10.1109/IEDM.2018.8614710）揭示了僅10 ⁴個循環之耐久性。此低耐久性致使記憶體電路實際上不適合用於許多記憶體應用。特別需要具有一種可充當建置主記憶體系統之區塊的記憶體電路。主記憶體系統（例如動態隨機存取記憶體（DRAM））之當前建置區塊具有低留存時間及低記憶體密度。

根據本發明之一個具體實例，一種記憶體單元陣列包括在水平主動條帶之堆疊中形成之FeFET，其中垂直控制閘極電極（亦被稱作「局部字元線」）沿著所述主動條帶之一個或兩個側壁設置，所述控制閘極電極藉由一或多個可極化或鐵電元件（亦被稱作「鐵電或極化層」）與其關聯之主動條帶分離。FeFET中之可極化元件的極化改變了FeFET之臨限電壓。各主動條帶可包括鄰近於共同源極區及共同汲極區兩者形成的通道層。在一個具體實例中，在主動條帶之給定堆疊（亦被稱作「主動堆疊」）中，與各主動條帶之FeFET相關聯的可極化或鐵電元件與其他主動條帶之FeFET所相關聯的可極化或鐵電元件分離。各主動條帶之FeFET可經組織為一或多個NOR記憶體串。另外，可獨立定址之FeFET可沿著主動條帶之相對側形成，以與FeFET沿著共同位元線之長度形成為單一檔案的情況下相比，達成兩倍的記憶體密度。此外，藉由沿著各主動條帶之垂直側壁（亦即，在共同汲極區與共同源極區之間）形成FeFET之通道區，實質上高於在先前技術中達成的記憶體密度係可能的，此係因為通道區之體積，即使在沿著Z方向之範圍較大，在X-Y平面中亦具有無足輕重的佔據面積。

在一個具體實例中，NOR記憶體串中之FeFET的僅共同汲極區（亦被稱作「共同位元線」）藉由一或多個導體電性地且選擇性地連接至若干電壓源中之一者。在一個具體實例中，可在讀取、程式化（有時亦被稱作「寫入」）或抹除操作之前對共同源極區預充電至預定電壓且在讀取、程式化（有時亦被稱作「寫入」）或抹除操作期間藉由與共同源極區相關聯之寄生電容將該共同源極區保持至彼預定電壓。在一個具體實例中，一或多個NOR記憶體串陣列可經組織及形成為可獨立定址之模組記憶體電路（本文中亦被稱作「記憶塊」）。記憶塊群組可形成於同一基板上方，但經配置以各自獨立經控制及操作，從而允許對所述記憶塊同時進行大規模並行讀取、程式化或抹除操作。各記憶塊內之NOR記憶體串亦可以各自獨立經控制及操作而配置的群組來組織。

在一個具體實例中，在NOR記憶體串之三維陣列中，FeFET沿著各主動條帶之長度形成於兩個側邊緣上，其中垂直局部字元線沿著兩個側邊緣設置。高密度係藉由在局部字元線之鄰近主動堆疊之間共用所述局部字元線來達成，各局部字元線充當至兩個主動堆疊之主動條帶中之垂直對準之FeFET的共同閘極電極。垂直局部字元線可藉由在NOR記憶體串之三維陣列上方或下方設置的互連導體（亦被稱作「全局字元線」）而接觸。全局字元線可沿著橫向於所接觸主動條帶之長度之方向延行。

將FeFET組織為NOR記憶體串之三維陣列--而非反及（NAND）記憶體串，例如--導致（i）減少讀取延遲，接近動態隨機存取記憶體（DRAM）陣列之讀取延遲，（ii）減少對讀取干擾及程式化干擾條件之敏感度，（iii）相對於平面NAND或DRAM記憶體陣列，減少功率耗散且降低每位元成本度量，及（iv）能夠同時讀取、寫入或抹除多個主動條帶上之FeFET，從而顯著增加資料輸送量。

根據本發明之一個具體實例，由於一NOR記憶體串陣列內之FeFET當中之變化所引起的對記憶體操作之非所要的影響可藉由結合同一陣列內之指定參考NOR記憶體串中之FeFET處理記憶體操作來克服。舉例而言，由於存在於NOR記憶體串中之後台漏電流而引起的對NOR記憶體串之FeFET之讀取操作的影響可實質上藉由比較參考NOR記憶體串內之同時讀取之FeFET的所感測結果來緩解。在一些具體實例中，鐵電或可極化元件可具有資料留存時間，其在一些應用中需要更新（refresh）以符合資料穩定性要求。相對於在彼等應用中無需更新之傳統非揮發性記憶體電路（例如非揮發性NAND記憶體串）中之儲存電晶體，FeFET可被認為係「凖揮發性」（QV）儲存電晶體。FeFET被認為係凖揮發性的，此係因為相比於傳統揮發性記憶體電路（例如DRAM電路），FeFET需要以明顯較低頻率進行更新。舉例而言，高密度陣列中之FeFET僅需要每隔幾分鐘、幾小時或每隔幾天更新、復原或替換一次，且可藉由個別地存取FeFET或作為一或多個群組同時存取來實現。此類更新操作確保長期穩定及可靠的操作。更新操作亦可在後台中執行，而不干擾常規使用者讀取、抹除或寫入操作。

在結合隨附圖式考慮以下實施方式之後，更好地理解本發明。

在此詳細描述中，針對一個具體實例所描述之製程步驟可用於不同具體實例中，即使所述製程步驟並未明確地描述於不同具體實例中。當在本文中參考包括兩個或多於兩個所定義步驟之方法時，所定義步驟可以任何順序或同時進行，除非上下文規定或本文中另外提供特定指令。此外，除非上下文規定或另外提供明確指令，否則方法亦可包括在所定義步驟中之任一者之前、所定義步驟中之兩者之間或在所有所定義步驟之後進行的一或多個其他步驟。

本發明人認識到，某些可極化材料（亦稱作「鐵電材料」）可用於在記憶體應用中形成儲存元件。此類鐵電材料包括例如氧化鉿，其已用於在非揮發性或凖揮發性記憶體電路中形成電荷捕獲層。根據本發明之一個具體實例，可使用鐵電場效電晶體（「FeFET」）作為三維記憶體陣列（例如NOR記憶體串陣列）之儲存電晶體來實現高密度資料儲存。如本文中所繪示，本發明提供用於抹除（低於7.0伏特）及程式化（例如低於-7.0伏特）操作兩者的高耐久性、長資料留存以及相對較低電壓操作。藉由將其鐵電或極化特性與三維組織（例如，如本文中所描述之薄膜NOR記憶體串）組合，由本發明之FeFET形成的記憶體陣列達成高密度、低成本、高速隨機存取記憶體電路（例如，低讀取延遲）的額外益處。

圖1a-1及圖1a-2展示根據本發明之一個具體實例的概念化記憶體結構100，其繪示NOR記憶體串之陣列中之鐵電場效電晶體（FeFET）的組織。藉由採用笛卡爾座標系統作為參考，有助於此詳細描述，如圖1a-1及圖1a-2中所指示。本文中作為本發明之記憶體結構之某些突出特性的抽象所提供的概念化記憶體結構100，表示在基板101之表面上方製造的NOR記憶體串之陣列。作為抽象的概念化記憶體結構100未沿著X、Y及Z方向中之任一者按比例繪製。如所屬技術領域中具有通常知識者所熟悉，基板101可為例如具有用於製造積體電路的具有平面表面的頂層之傳統矽晶圓。因此，在此所採用之笛卡爾座標系統下，術語「水平」係指平行於基板101之平面表面的任何方向，該平面表面為X-Y平面之表面。類似地，術語「垂直」係指Z方向或平面表面之法線。

如圖1a-1及圖1a-2兩者中所展示，概念化記憶體結構100之四個平面（例如平面110）彼此隔離且在垂直方向上一者堆疊於另一者之頂部上。圖1a-1及圖1a-2各自展示在各平面中之NOR記憶體串之四個水平主動條帶（例如 主動條帶112）。如下文在此詳細描述中進一步詳細論述，各主動條帶-其包括沿著Y方向縱向延伸之幾個材料層-可已在其中形成一或多個NOR記憶體串。各NOR記憶體串包括共用共同汲極區及共同源極區之眾多 FeFET（例如FeFET 111），所述FeFET係沿著主動條帶之一個或兩個側並列地形成，其中薄膜FeFET電流沿著垂直方向流動通過通道區。在FeFET中，鐵電元件中之極化影響其臨限電壓。

在資料儲存或記憶體應用中，選擇兩個不同臨限電壓值以表示二進位資料位元之值。在此類應用中，FeFET之極化狀態可被稱作處於「經抹除狀態」或「經程式化」狀態。在NOR記憶體串中，程式化（亦被稱作「寫入」）、讀取或抹除FeFET中之任一者並不需要啟動同一NOR記憶體串中之任何其他FeFET。因此，NOR記憶體串之各FeFET係隨機可定址且可存取的。然而，並不意欲進行讀取、程式化或抹除操作之緊接FeFET藉由使其電晶體端子適當地偏壓而被保護免於非預期的程式化或抹除，常常被稱作「程式化抑制」或「抹除抑制」操作。此外，已被反覆存取之FeFET可歸因於通常被稱作「讀取干擾」之現象而經歷其臨限電壓之漸進位移。實際上，在對附近FeFET進行讀取、寫入或抹除操作期間，即使經程式化或經抹除FeFET亦需要受到保護免於其臨限電壓位移（「受干擾」）。緩解此等「干擾」條件之一種有效方式為對FeFET進行「更新」操作。更新操作經設計為在FeTFT之臨限電壓位移過多之前讀取及復原該FeTFT之經程式化或經抹除狀態。在一些具體實例中，錯誤偵測及校正（ECC）操作可伴隨更新操作，從而允許復原正確資料，即使干擾條件已使FeFET位移至不正確的極化狀態亦如此。

圖1a-2引入記憶體單元之額外可隨機定址單元，所述單元可經組織於NOR記憶體串之陣列中：「行」、「頁面」及「切片」。舉例而言，各行（例如行115）表示主動堆疊之主動條帶中的多個NOR記憶體串之垂直對準之FeFET；此等垂直對準之FeFET共用共同控制閘極或局部字元線。各「頁面」係指固定數目個FeFET（例如沿著X方向配置之固定數目個FeFET，在圖1a-2中指示為頁面113），且各「切片」係指沿著X方向及Z方向兩者延伸的相連FeFET及沿著Y方向深入的一個FeFET之組織，在圖1a-2中由參考編號114指示。

儘管由概念化記憶體結構100繪示，該概念化記憶體結構在圖中被展示為具有由4個主動條帶組織之4個平面的陣列，但本發明之記憶體結構可具有沿著X、Y及Z方向中之任一者之任何數目個FeFET。舉例而言，在Z方向上可存在1個、2個、4個、8個、16個、32個、64個…平面，沿著X方向可存在2個、4個、8個、16個、32個、64個，…主動條帶，且各主動條帶中之各NOR記憶體串可具有沿著Y方向形成之2個、4個、8個、16個，…8192個或更多個FeFET。本文中使用為2之整數冪（亦即，2 ⁿ，其中n為整數）的數字遵循傳統記憶體設計中之慣例實踐。按照慣例，藉由解碼二進位位址來存取記憶體之各可定址單元。因此，舉例而言，本發明之記憶體結構可具有沿著X及Z方向中之各者的M個NOR記憶體串，其中對於任何整數n，M為未必為2 ⁿ的數目。本發明之FeFET可經組織以使得讀取、程式化或抹除可在個別頁面或個別切片基礎上同時執行。在一些具體實例中，亦可針對NOR記憶體串陣列之甚至更大可定址單元中的FeFET同時執行抹除操作。

圖1b展示根據本發明之一個具體實例的四個NOR記憶體串對之基本電路表示，其中各NOR記憶體串對包括位於同一平面（亦即，平面159-1、159-2、159-3及159-4中之一者）上之兩個NOR記憶體串。在各NOR記憶體串對內，NOR記憶體串之對應FeFET共用一共同局部字元線（例如局部字元線151n）。在下文論述及繪示此配置之詳細結構。圖1b展示在四個單獨平面上包括四個NOR記憶體串對（例如平面159-4上之NOR記憶體串150L及150R）的配置，所述NOR記憶體串對設置於概念化記憶體結構100之鄰近行中且共用共同局部字元線151a。

如圖1b中所展示，NOR記憶體串150L及150R可為沿著位於共用局部字元線151a之相對側上之兩個主動條帶形成的NOR記憶體串。FeFET 152R-1至152R-4及152L-1至152L-4可為位於局部字元線151a之相對側上之四對主動條帶中的FeFET。在此具體實例中，局部字元線151a控制分別來自位於平面159-1、159-2、159-3及159-4上之四個NOR記憶體串的FeFET 152R-1、152R-2、152R-3及152R-4。局部字元線151a亦控制分別來自對應平面159-1、159-2、159-3及159-4上之四個NOR記憶體串的FeFET 152L-1、152L-2、152L-3及152L-4。如下文更詳細地論述，在一些具體實例中，各NOR記憶體串所固有的寄生電容C（例如，NOR記憶體串之共同n ⁺源極區與其多個關聯局部字元線之間的分佈電容）在一些操作條件下可用作虛擬電壓源，以提供共同源極電壓V _ss。為此，共同源極電壓可經由預充電操作來設定，預充電操作向其提供例如共同n+汲極之電壓。容易地將源極電壓及汲極電壓設定為比局部字元線上之電壓正性更高的電壓（例如在抹除操作期間）或設定為比局部字元線上之電壓負性更高的電壓（例如在程式化操作期間）之此靈活性特別有利，此係因為FeFET之極化狀態（例如「經抹除」及「經程式化」狀態）主要係對稱的。亦即，FeFET之第一極化狀態可藉由將第一電壓強加於源極區及汲極區兩者（作為第一電極）上且將第二電壓強加於局部字元線（充當第二電極）上來設定。此第一極化狀態可容易反轉（亦即，藉由交換第一電極與第二電極上之電壓（亦即，（i）將第二電壓強加於源極區及汲極區兩者上，及（ii）將第一電壓強加於局部字元線上）而設定為另一極化狀態）。根據本發明之一個具體實例，NOR記憶體串不需要對用於其共同源極區、共同汲極區或其通道區中之任一者之接地電位（Vss）進行硬線連接。因此，可使用施加至對應局部字元線以及共同源極區及共同汲極區的僅正電壓（或僅負電壓）而在NOR記憶體串之FeFET中的任一者上達成兩種極化狀態。此單電壓極性能力係有利的，此係因為典型FeFET具有藉由在「經程式化」狀態中之負電壓至「經抹除」狀態中之正電壓之間的電壓磁滯迴路而特性化的極化狀態。

圖1c展示根據本發明之一個具體實例的四個NOR記憶體串之基本電路表示，其中各NOR記憶體串位於平面159-1、159-2、159-3及159-4中之一各別平面上。在圖1c中，來自NOR記憶體串之對應FeFET（例如，FeFET 152-1、152-2、152-3及152-4）共用一共同局部字元線（例如151a）。各NOR記憶體串可沿著Y方向水平地延行，其中NOR記憶體串之儲存元件（亦即，FeFET）連接在共同源極線153- m與共同位元線154- m之間，其中m採取1與4之間的值。四個NOR記憶體串中之對應FeFET共用局部字元線151- n中之對應一者，其中 n為局部字元線之索引。本發明之NOR記憶體串中之FeFET係可變臨限電壓薄膜鐵電或極化電晶體，其中當使用可在半導體基板中形成之「陣列下電路系統」（「CUA」）下容易產生的程式化、抑制、抹除及讀取電壓來對FeFET進行電程式化、抹除或讀取時會產生電流至電壓磁滯。製造過程

圖2a展示根據本發明之一個具體實例的在主動層202-0至202-7（各自分別藉由隔離層203-0至203-7與下一主動層分離）已形成於半導體基板201上之後，但在形成個別主動條帶之前，半導體結構200在Y-Z平面中的橫截面。半導體基板201表示例如p ^-摻雜塊體矽晶圓，在該p ^-摻雜塊體矽晶圓上，用於記憶體結構200之支援電路可在形成主動層之前形成為CUA。可在圖2c中之接點206-0及206-1旁邊形成的此類支援電路可包括類比電路及數位電路兩者。此類支援電路之一些實例包括位移暫存器、鎖存器（latch）、感測放大器、參考單元、電力供應線、偏壓及參考電壓產生器、反轉器、NAND、NOR、互斥或及其他邏輯閘、輸入/輸出驅動器、位址解碼器（例如位元線及字元線解碼器）、其他記憶體元件、定序器及狀態機。如所屬技術領域中具有通常知識者所知，此等支援電路可由用於傳統裝置之建置區塊（例如n型井、p型井、三重井、n ⁺、p ⁺擴散、隔離區、低電壓及高電壓電晶體、電容器、電阻器、通孔、互連件及導體）形成。

在支援電路已形成於半導體基板201中及上之後，設置隔離層，其可為例如經沈積或生長之厚氧化矽。

接下來，在一些具體實例中，可形成互連導體（例如金屬互連線）之一或多個層，包括用於將支援電路互連至NOR記憶體串陣列內之「局部字元線」的「全局字元線」。下文進一步論述互連件導體之層。在其他具體實例中，全局字元線並不設置於記憶體陣列下方。此類金屬互連線（例如，圖2c之全局字元線著陸墊（landing pad）264，下文所論述）可設置為沿著預定方向延行的水平長的窄導電條帶，該預定方向可垂直於待在稍後步驟處形成之NOR記憶體串。為了便於在此詳細描述中進行論述，假設全局字元線沿著X方向延行。金屬互連線可藉由在一或多個經沈積金屬層上應用光微影圖案化及蝕刻步驟而形成。（替代地，此等金屬互連線可使用傳統鑲嵌製程形成，諸如銅或鎢鑲嵌製程）。厚氧化物經沈積以形成隔離層，接著進行使用傳統化學機械研磨（CMP）技術之平坦化步驟。

在隔離層203-0上方，接著順次地形成主動層202-0至202-7，其中各主動層藉由隔離層203-1至203-7中之對應一者與下方之前一主動層電隔離。在此詳細描述中，術語「主動層」係指形成NOR記憶體串陣列中之電路元件（例如，薄膜鐵電或極化電晶體）的材料層。在圖2a中，儘管展示八個主動層，但可設置任何數目個主動層。實務上，待形成之主動層之數目可取決於製程技術，諸如允許切割通過高堆疊之主動層以到達半導體基板201的良好控制之各向異性蝕刻製程的可用性。

圖2b-1至圖2b-5展示根據本發明之一個具體實例的主動層220a之實例。在圖2b-1之實例中，主動層220a包括以下材料層：（i）n ⁺多晶矽或矽層204d及204b，以及（ii）犧牲介電層204c（其隨後將至少部分地由p ^-摻雜通道多晶矽層替換）。在一個實施中，n ⁺矽層204d至204b可順次地沈積於同一處理腔室中而不在其之間進行移除。n ⁺矽層204b可藉由沈積10至100 nm之原位摻雜n ⁺多晶矽而形成。介電層204c可藉由沈積在10至100 nm厚度範圍內之犧牲材料（例如氧化矽或SiO ₂）而形成。n ⁺矽層204d（亦即，經沈積多晶矽之頂部部分）可藉由沈積10至100 nm之原位摻雜n ⁺多晶矽而形成。矽層204b及204d兩者可經原位n ⁺摻雜。矽層204d及204b中之n ⁺摻雜劑濃度可例如在1×10 ²⁰/cm ³與1×10 ²¹/cm ³之間。摻雜劑濃度之一個考慮因素為n ⁺矽層204d及204b中之薄片電阻率。n ⁺摻雜可藉由（i）磷、砷或銻之低能量淺高劑量離子植入，抑或（ii）經沈積多晶矽之原位磷或砷摻雜，從而在頂部上形成10至100 nm厚的n ⁺矽層204d來達成。通道多晶矽層之硼或p ^-摻雜劑濃度--至少部分地替換犧牲介電層204c--可在1×10 ¹⁶/cm ³至1×10 ¹⁸/cm ³之範圍內。層204c中之實際硼濃度判定針對在沿著由主動層202-0至202-7形成之主動條帶形成的n ⁺p ^-n ⁺FeFET在各種操作條件下的原生電晶體臨限電壓、通道遷移率、n ⁺p ^-n ⁺沖穿電壓、n ⁺p ^-接面洩漏及反向二極體傳導特性，及通道空乏深度。

n ⁺及p ^-植入物種之熱活化以及矽層204d、204c及204b之再結晶應較佳在所有主動層202-0至202-7已經形成之後使用傳統快速熱退火技術（例如處於700℃或高於700℃）或傳統快速雷射退火技術來同時發生，從而確保所有主動層以大致相同程度經歷高溫處理。

替代地，可藉由使用例如在紫外線波長（例如308奈米）下之準分子雷射退火（ELA）技術進行淺快速熱退火來個別地啟動主動層202-0至202-7中之各者的n ⁺及p ^-摻雜劑。由多晶矽或非晶矽吸收以部分地熔融層204d以及層204c之部分或全部之退火能量，視情況穿透層204b以影響體積205（參見圖2b-4），而不會過度加熱處於經退火之主動層220a之n ⁺矽層204b之部分223下方的其他主動層。

儘管使用連續逐層準分子雷射淺快速熱退火比單一深快速熱退火步驟更昂貴，但ELA具有以下優點：多晶矽（或非晶矽）之局部部分熔融可導致經退火體積205之再結晶，以形成具有實質上改良之遷移率及均一性的較大多晶矽晶粒，且由於在受影響體積之晶界處的n ⁺摻雜劑之偏析減少而減少了FeFET洩漏。此淺準分子雷射低溫退火技術為所屬技術領域中具有通常知識者所熟知。舉例而言，此技術用以在太陽能電池及平板顯示器應用中形成多晶矽或非晶矽膜。參見例如H. Kuriyama等人在日本應用物理學雜誌（Japanese Journal of Applied Physics）（第33卷，第1部分，第10期，1994年8月20日）中公開的論文「Comprehensive Study of Lateral Grain Growth in Poly-Si Films by Excimer Laser Annealing (ELA) and its applications to Thin Film Transistors」或由Coherent公司在其網站上在技術出版物中公開的論文「Annealing of Silicon Backplanes with 540W Excimer Lasers」。

層204c之厚度大致對應於待形成之FeFET之通道長度，其在長主動條帶上方可為10 nm厚或更小。在一個具體實例中，舉例而言，可控制圖2b-5之主動層220a中之擴散，使得即使在幾個熱製程循環之後，藉由在形成n ⁺矽層204b（例如圖2b-5中之層204b-d）之後沈積超薄（自一個或幾個原子層厚）氮化矽（例如SiN或Si ₃N ₄）膜，或另一合適的擴散阻擋膜，FeFET之通道長度在目標附近亦保持20.0至100.0 nm。在p ^-摻雜層204c沈積之後，在沈積n ⁺矽層204d之前，可視情況沈積第二超薄氮化矽膜或另一合適的擴散阻擋膜（例如圖2b-5中之層204d-d）。超薄摻雜劑擴散阻擋層204d-d及204b-d可藉由化學氣相沈積、原子層沈積或任何其他合適方式（例如，低溫下之高壓氮化）來沈積。各超薄摻雜劑擴散阻擋層充當一障壁，其防止n ⁺矽層204d及204b中之n ⁺摻雜劑擴散至p ^-層204c中，但足夠薄以僅或多或少地妨礙n ⁺矽層204d（充當源極）與n ⁺矽層204b（充當汲極）之間的通道區中之MOS電晶體動作。此等額外超薄摻雜劑擴散阻擋層增加了製造成本，但此類超薄摻雜劑擴散阻擋層可用以顯著地減少沿著處於「關閉」狀態中之主動條帶的來自多個FeFET的累積漏電流。然而，若彼漏電流係可容許的，則可省略此等超薄層。實際上，相對於傳統非鐵電場效電晶體，由於鐵電儲存材料（例如HfO ₂）中之大的帶隙，FeFET中之「關閉」狀態漏電流明顯較小。

n ⁺矽層204b及n ⁺矽層204d中之薄片電阻可藉由將選用導電層或金屬層204g或204f添加至鄰近於n ⁺矽層204d或204b之各主動層（例如金屬層204a，在圖2b-2及圖2b-3中標記為W（針對鎢））而得以減小。金屬層204g或204f可由一或多個經沈積金屬層提供。舉例而言，可藉由沈積1至2 nm厚的TiN襯套層，接著沈積1至40 nm厚的鎢、類似耐火金屬或複晶矽或矽化物（例如矽化鎳）層來提供金屬層204f或204g。金屬層204f或204g更佳在10.0至40.0 nm厚度範圍內。較佳地，犧牲材料（例如氮化矽或SiN）經沈積以替代金屬層204f及204g，該犧牲材料隨後由導電材料替換以形成低電阻率層204f及204g。即使極薄層204f及204g（例如，20.0至50.0 nm）亦可顯著減小長主動條帶之線路電阻，同時允許使用較少的重度摻雜之n ⁺矽層204d及204b。

如圖2c中所展示，接觸開口205-1內部之導體對於高堆疊可變得相當長，此可不利地增加線路電阻。在彼狀況下，金屬層204a（例如鎢層）可較佳地包括於n ⁺矽層204b下方，以便實質上填充接觸開口205-1，而非將其置放於n ⁺矽層204d上方，如圖2c中所展示。

在不存在金屬層204f及204g之具體實例中，可進行幾個取捨：例如，若所得增加之讀取延遲係可接受的，則較長主動條帶係可能的。一般而言，主動條帶愈短，線路電阻愈低，且因此延遲愈短。（取捨係在陣列效率方面）。在不存在金屬層204f及204g之情況下，可增加n ⁺矽層204d及204b之厚度（例如，增加至100.0奈米）以減小固有線路電阻，此係以要蝕刻通過較高堆疊為代價。藉由增加n ⁺矽層204d及204b中之n ⁺摻雜濃度且藉由施加超過1,000℃之較高退火溫度（例如藉由快速熱退火、深雷射退火或淺準分子雷射退火技術）以增強再結晶及摻雜劑活化且減少在晶界處之摻雜劑偏析，可進一步減小線路電阻。

較短主動條帶亦對n ⁺矽層204b與n ⁺矽層204d之間的洩漏有優良的抗擾性。較厚n ⁺層提供減小之條帶線路電阻及增大之條帶寄生電容，此對於動態感測並非合乎需要的。當低讀取延遲最受重視時，積體電路設計者可選擇較短主動條帶（具有或不具有金屬層224）。替代地，可藉由接觸各主動條帶之兩個末端而非僅在一個末端處接觸來減小條帶線路電阻。

區塊形成圖案化及蝕刻步驟界定所形成主動層中之各者中的單獨區塊。各區塊佔據一區域，在該區域中，可形成並行地延行之大數目個（例如數千個）主動條帶，如下文所論述，其中各主動條帶沿著Y方向延行，最終形成提供大數目個（例如數千個）可個別隨機存取之FeFET的一或多個NOR記憶體串。

主動層202-0至202-7中之各者可藉由重複上文所描述之步驟而順次地形成。另外，在以上所論述之區塊形成圖案化及蝕刻步驟中，各個下一較高主動層可形成為具有稍微超出前一主動層之擴展部（參見例如，如下文所論述之圖2c中所繪示，層202-1延伸超出層202-0），以允許上部主動層經由指定之埋入式接點存取其特定解碼器及在半導體基板201中之其他電路系統。

如圖2c中所展示，埋入式接點205-0及205-1將例如半導體基板201中之接點206-0及206-1連接至由主動層202-0及202-1中之各者中之n ⁺矽層204b形成的局部位元線或源極線。可類似地提供用於主動層202-2至202-7（圖中未示）之埋入式接點以將主動層202-2至202-7連接至半導體基板201中之接點206-2至206-7，所述埋入式接點呈倒階梯狀結構，其中最接近基板之主動層具有最短的埋入式接點，而最遠離基板之主動層具有最長的埋入式接點。替代地，代替埋入式接點，自主動層之頂部延伸的導體填充通孔可經蝕刻通過隔離層203-0及203-1。此等通孔建立自例如基板電路系統206-0至頂部n ⁺矽層204d-0（或金屬層224（若設置））之電接觸。所述通孔可以「階梯」圖案佈置，其中最接近基板之主動層由最長通孔連接，且最接近頂部之主動層由最短通孔連接。如所屬技術領域中具有通常知識者所熟知，通孔（圖中未示）具有可在一個遮蔽及蝕刻步驟中接觸多於一個平面的優點。

在併有NOR記憶體串之多個陣列的積體電路中，NOR記憶體串陣列可各自經提供為模組電路或記憶塊，如上文所論述。NOR記憶體串之各陣列可包括：一「陣列」部分，在該陣列部分中，提供NOR記憶體串之FeFET；及一或多個「階梯」部分，其用於使用如所屬技術領域中具有通常知識者所知的埋入式接點倒階梯狀結構抑或藉由階梯結構中之導體填充通孔將信號路由至NOR記憶體串中或路由出NOR記憶體串。各記憶塊可在半導體基板之平面表面上具有例如規則形狀之佔據面積（例如矩形佔據面積），因此允許許多記憶塊待以規則方式形成及配置於基板上（例如 m × n矩陣，其中 m及 n係整數）。

經由開關電路，接點206-0至206-7中之各者可將預充電電壓V _bl施加至對應NOR記憶體串之各別位元線或源極線。在讀取操作期間，各個選定位元線可藉由開關電路連接至感測放大器或鎖存器之輸入端子。開關電路可將接點206-0至206-7中之各者選擇性地連接至多個特定電壓源中之任一者，諸如程式化電壓（V _pgm）、抑制電壓（V _inhibit）、抹除電壓（V _erase）或任何其他合適的預定或預充電參考電壓V _bl或v _ss。在下文所論述之一些具體實例中，利用沿著主動條帶中之位元線或源極線的相對較大寄生分佈電容，可在各主動條帶之源極線（亦即，n ⁺矽層204d或金屬線）中藉由對源極線進行預充電而產生虛擬電壓參考（例如，提供接地電壓V _ss之虛擬接地），如下文所論述。虛擬接地方法消除了對將n ⁺矽層204d硬連線至基板中之電壓源的需求，從而使得有可能更高效地使用階梯通孔結構以將各主動條帶自頂部連接至基板。

圖2c亦展示埋入式接點261-0至261-n，其用於將待沿著X方向延行而形成之全局字元線208g-s連接至半導體基板201中之接點262-0至262-n。提供全局字元線208g-s以將尚待形成之對應局部字元線208W-s連接至基板201中之電路262-n。著陸墊264設置於全局字元線上以允許連接至局部字元線208W-s，所述局部字元線尚待垂直地形成於水平延行之全局字元線208g-s的頂部上。經由開關電路及全局字元線解碼器，全局字元線接點262-0至262-n中之各者可個別地抑或在幾個全局字元線當中共用地選擇性地連接至多個參考電壓源中之任一者，諸如階梯式程式化電壓（V _program）、程式化抑制電壓（V _inhibit）、讀取電壓（V _read）及抹除電壓（V _erase）。

埋入式接點、全局字元線及著陸墊可使用傳統的光微影圖案化及蝕刻步驟，接著沈積一或多個合適導體或合金化（例如鎢金屬、合金或矽化鎢）來形成。

圖2d至圖2k繪示根據本發明之一個具體實例的用於形成包括NOR記憶體串陣列之模組電路或記憶塊之例示性製程的一部分，該NOR記憶體串陣列包括陣列部分（亦即，記憶體結構200）；圖2k繪示提供用於FeFET之通道層的例示性製程之步驟。在該例示性製程中提供通道層之步驟之後的緊接步驟由製程步驟之三個群組繪示，各群組表示「閘極堆疊」形成之不同方法。製程步驟之群組分別在圖3a至圖3b、圖4a至圖4c及圖5a至圖5f中加以繪示。

圖2d(i)展示根據本發明之一個具體實例的在主動層202-0至202-7沈積之後記憶體結構200在Z-X平面中的橫截面。最初，在此具體實例中，將襯墊氧化物240（例如氧化矽）設置於半導體基板之平面表面201上方。接著設置蝕刻停止層241（例如鎢（W）、氮化鎢（WN）、氧化鋁（AlO）、氮化鋁（AlN）或任何合適的蝕刻停止材料）。接著設置碳氧化矽（SiOC）層203-0以將蝕刻停止層241與待沈積之下一主動層（亦即，主動層202-0）隔離。此後，順次地沈積主動層202-0至202-7（在此實例中總共八個；一般地，各自可被稱作「主動層202」），各個主動層藉由隔離層203-1至203-7中之對應一者與下一主動層隔離（隔離層203-0至203-7亦各自一般地被稱作「隔離層203」且集體地被稱作「隔離層203」）。主動層202按沈積次序各自包括（i）氮化矽（SiN）層204a、（ii）n ⁺摻雜非晶矽（或多晶矽）層204b、（iii）犧牲氧化層204c、（iv）n ⁺摻雜非晶矽（或多晶矽）層204d及（v）SiN層204e。隔離層245（例如額外SiOC層）接著沈積於主動層202-7之頂部上。所得結構展示為圖2d(i)之記憶體結構200。

圖2d(ii)繪示根據本發明之一個具體實例的用以產生階梯部分200-sc之順次凹進及蝕刻步驟。如圖2d(ii)中所展示，在記憶體結構200之頂部表面（亦即，隔離層245）上形成遮罩層210，該遮罩層曝露記憶體結構200之第一部分211，如圖2d(ii)(1)中所展示。接著移除隔離SiOC層245之經曝露部分以曝露下方主動層202-7之一部分。接著移除主動層202-7之彼經曝露部分，從而曝露下方SiOC層203-6之一部分。所得結構展示於圖2d(ii)(2)中。接著使遮罩層210凹進以曝露隔離SiOC層245之另外部分。接著將移除經曝露SiOC層（例如SiOC層245及203-7）、移除經曝露主動層202及使遮罩層210凹進重複多於7次，從而形成階梯結構。此後，沈積氧化物以填充移除之主動層204-1至204-7之部分。進行化學機械研磨（CMP）步驟以移除遮罩層210且平坦化記憶體結構200之頂部表面。

圖2d中所繪示之步驟在處理陣列部分之前形成階梯結構（例如，在陣列部分之相對側上）。然而，亦可在階梯結構形成之前處理陣列部分。

SiOC層245之表面經圖案化及蝕刻以產生開口218。圖2e(i)為記憶體結構200之俯視圖，其展示在圖案化及蝕刻之後的軸桿218。在圖2e(i)中，軸桿218展示為具有圓形X-Y平面橫截面。然而，亦可使用任何合適的X-Y平面橫截面形狀（例如橢圓形）。一系列蝕刻步驟移除隔離層203-0至203-7及主動層202-0至202-7之經曝露部分，直至到達蝕刻停止層241，從而沿著Z方向延伸軸桿218。圖2e(ii)展示根據本發明之一個具體實例的在通過主動層202-0至202-7及隔離層203-0至203-7之蝕刻步驟之後沿著圖2e(i)中之線A-A'的記憶體結構200的X-Z平面橫截面。（在此詳細描述中，一「行」物件表示沿著Y方向對準之物件，而一「列」物件表示沿著X方向對準之物件）。在圖2e(i)中，各行之軸桿相對於其緊鄰行中之各者的軸桿交錯，使得鄰近行中之最接近軸桿在其之間與在此類軸桿沿著X方向對準的情況下相比具有更大的分離度。在一個具體實例中，軸桿之鄰近行沿著X方向相隔160 nm，且軸桿218中之各者可具有100.0 nm之直徑。軸桿218可各自高達2.0微米深，使得蝕刻步驟具有小於20的縱橫比。

可接著使用氧化物襯套242來裝襯軸桿218且使用犧牲材料243（例如碳或鎢（W）以及氮化鈦（TiN）之黏著層）來填充軸桿218。記憶體結構200之表面可接著使用CMP而平坦化，或在碳用作犧牲材料時經回蝕。在軸桿218用犧牲材料243填充之後，接著在記憶體結構200上方沈積並光微影圖案化硬式遮罩244（例如碳硬式遮罩層）。硬式遮罩244可經圖案化以提供直線開口246，所述直線開口各自沿著Y方向縱向地延伸，從而曝露記憶體結構200之部分（例如在一個具體實例中，各自為60.0 nm寬），且重疊但不移除經填充軸桿218之行。根據本發明之一個具體實例，在圖案化硬式遮罩244之後所得記憶體結構200的俯視圖及橫截面圖分別展示於圖2f(i)及圖2f(ii)中。圖2f(ii)之橫截面圖沿著圖2f(i)之線A-A'穿過X-Z平面。

自直線開口246下方，順次蝕刻步驟移除SiOC層245、隔離層203-0至203-7、主動層202-0至202-7及蝕刻停止層241的部分，從而將記憶體結構200劃分成由溝槽267分離之眾多主動堆疊。蝕刻步驟經設計為對氧化物襯套242及經填充軸桿218中之犧牲材料243具有選擇性，使得經填充軸桿218變成犧牲材料243之導柱248，在其圓柱形表面上由氧化物襯套層242包圍。可應用額外濕式蝕刻以移除各種材料之任何縱材。可接著（例如，適當時藉由CMP或藉由灰化）移除硬式遮罩244。根據本發明之一個具體實例，圖2g(i)及圖2g(ii)中分別展示在已移除硬式遮罩244之後的所得記憶體結構200沿著線A-A'的俯視圖及X-Z平面橫截面圖。

可接著使用例如原子層沈積（ALD）或旋塗技術用介電材料247（例如氧化矽）填充溝槽267。可接著使用例如CMP來移除記憶體結構200之頂部表面上的過量氧化物。此後，使用例如合適濕式蝕刻移除導柱248以復原軸桿218。圖2h(i)及圖2h(ii)分別展示根據本發明之一個具體實例的在移除導柱248之後的所得記憶體結構200沿著線A-A'的俯視圖及X-Z平面橫截面圖。

移除導柱248會復原溝槽267之經填充部分之間的軸桿218，且曝露作為軸桿218之側壁的主動層202-0至202-7。通過軸桿218，可使用例如氮化矽之濕式蝕刻來移除主動層202-0至202-7中之各者的SiN層204a及204e。圖2i(i)及圖2i(ii)分別展示根據本發明之一個具體實例的在自主動多層202-0至202-7中之各者移除SiN層204a及204e之後的所得記憶體結構200沿著線A-A'的俯視圖及X-Z平面橫截面圖。

ALD步驟接著將導電材料沈積至由移除主動層202-0至202-7中之各者中的SiN層204a及204e而產生的空腔中。導電材料可包括例如金屬襯套（例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）），接著是耐火金屬（例如鎢（W）、氮化鎢（WN）或鉬（Mo））。此後，各向異性分離蝕刻自軸桿218移除導體材料。分別替換各主動層中之SiN層204a及204e的導體層204f及204g可凹進例如10.0 nm，以允許後續填充物材料（例如氮化矽）防止導電材料中發生腐蝕。圖2j(i)及圖2j(ii)分別展示根據本發明之一個具體實例的在藉由導體層204f及204g替換各主動層202中之SiN層204a及204e之後的所得記憶體結構200沿著線A-A'的俯視圖及X-Z平面橫截面圖。導體層204f及204g為鄰近地形成且與n ⁺摻雜矽層204b及204d接觸的選用導體層。由於各主動層202之n ⁺矽層204b及204d將變為待形成之NOR記憶體串的共同位元線及共同源極線，因此導體層204f及204g理想地減小了共同位元線及共同源極線中之電阻率。

接著，各主動層202之犧牲氧化層204c、n ⁺矽層204b及n ⁺矽層204d可凹進（例如達20.0 nm）以產生空腔，通道半導體材料可經沈積至該空腔中。接著使意欲提供薄膜儲存電晶體之通道區的多晶矽層250沈積、回蝕以供分離，且凹進以移除縱材。通道多晶矽層250可為例如p ^-摻雜多晶矽（例如7.0至14.0 nm厚，較佳約10.0 nm厚）。在一些具體實例中，最終厚度較佳為主動層204中所產生之空腔的深度（例如，20.0 nm）。圖2k(i)及圖2k(ii)分別展示根據本發明之一個具體實例的在使通道多晶矽層250凹進之後的所得記憶體結構200沿著線A-A'的俯視圖及X-Z平面橫截面圖。

例示性製程中之接下來的步驟形成用於NOR記憶體串中之FeFET之「閘極堆疊」。用於FeFET之閘極堆疊包括（i）視情況，界面層、（ii）鐵電或極化層及（iii）閘極電極。視情況，薄金屬氧化物（例如1.0至2.0 nm厚之氧化鋁）亦可設置於閘極電極與極化層之間以減少帶電物種至極化層中之穿隧。本發明人發現，當FeFET中之極化層彼此分離時，可達成NOR記憶體串之三維陣列中之優良效能。圖3a至圖3b、圖4a至圖4c以及圖5a至圖5f繪示根據本發明之一些具體實例的適合於製造NOR記憶體串中之FeFET之閘極堆疊的製程步驟的三個例示性、替代群組。為提供更大清晰度，圖3a至圖3b、圖4a至圖4c以及圖5a至圖5f中之各者僅展示主動堆疊261a及261b，且僅展示由主動層202-0至202-3形成之主動條帶。然而，應理解，其中所提供之教示適用於本發明之彼具體實例中的任何NOR記憶體串陣列中之所有主動堆疊及主動條帶。

圖3a至圖3b繪示根據本發明之一個具體實例的用於形成NOR記憶體串陣列之FeFET中之閘極堆疊的製程步驟之第一群組。圖3a至圖3b各自提供（a）橫越在圖2k(ii)中由主動層202-3及202-4形成之主動條帶之間的隔離層203-4之X-Y平面圖，及（b）X-Z平面橫截面圖，其各自展示在完成此第一群組中之各別步驟之後的記憶體結構200之主動堆疊261a及261b。圖3b亦包括第三視圖(iii)，其為沿著圖3b(ii)之線C-C'的X-Y平面橫截面圖。

在通道多晶矽層250經保形地沈積之後，執行回蝕步驟，如上文結合圖2k(i)及圖2k(ii)所論述。回蝕步驟亦曝露軸桿218之側壁上的隔離層203-0至203-7，如圖3a(ii)中所繪示。在一些具體實例中，亦可設計回蝕步驟以在鄰近隔離層203之經曝露部分之間的主動層202中形成凹槽。此後，薄氮化矽層（例如1 nm厚）可形成於軸桿218中之通道多晶矽層250之經曝露表面上。可使用氨氮化步驟在多晶矽層250之表面上之原生氧化物上形成氮化矽層。（替代地，可在400℃至650℃之溫度下藉由氧化步驟在多晶矽層250上形成薄氧化層，且接著藉由任何合適之氮化製程將該薄氧化層轉換成氮化矽）。此氮化層用作通道多晶矽層250與待形成之極化或極化層之間的界面介電層。用於該界面介電層之其他合適材料包括氧化鋯（ZrO ₂）、氮氧化矽（SiON）、氮化矽（Si ₃N ₄）或氧化矽（SiO ₂）。

原生氧化層—自其形成界面介電層--可藉由多晶矽通道材料250之表面之化學清潔而形成。（界面介電層中之氮化矽亦可為氮氧化矽（SiON）或氮化矽（Si ₃N ₄）與氧化矽（SiO ₂）之任何組合，厚度為0.0至2.0 nm，折射率介於1.5至2.0之間）。可使用例如脈衝臭氧或藉由在氫或氘環境中之熱退火或為所屬技術領域中具有通常知識者所知之任何其他技術對氮化矽層執行密度化處理。密度化處理減少了通過界面介電層之電子洩漏，減少了第三半導體層與極化層之間的界面處之表面態，或此兩種情形。本發明人認為界面介電層應具有介於1.4與1.8之間（較佳1.6）的折射率，該折射率可藉由例如在臭氧或氘氣中在630℃下進行退火來達成。

選擇性沈積技術可用以在經曝露表面上（而非在隔離層203-0至203-7上）沈積極化層264。合適技術包括「表面中毒」及自組裝單分子層（「SAM」）技術。舉例而言，在SAM技術中，用具有活性羥基（-OH）鍵之反應性物種處理經曝露表面。所得記憶體結構200展示於圖3a(i)中。在此具體實例中，由於界面介電層沈積於鄰近隔離層之間的各主動條帶中之凹槽中，因此在穿過隔離層203-4的圖3a(ii)之X-Y平面橫截面圖中未看到界面介電層。

接著將極化層264選擇性地沈積於氮化矽層及通道材料250之表面上。（例如，藉由SAM進行之處理防止極化層250沈積於隔離介電層203之側壁上）。所得記憶體結構200展示於圖3b(i)中。在此具體實例中，圖3b(iii)之X-Y平面橫截面圖展示在隔離層203-3與203-4之鄰近經曝露部分之間沈積於主動層203-3之凹進部分中的極化層264。極化層264可藉由在臭氧環境中在200℃至330℃之間（例如約300℃）的溫度下使用ALD技術進行選擇性沈積來形成，其中基於鐵電材料之所要結晶相要求，在400℃與1000℃之間的溫度下進行沈積後退火步驟。

鐵電材料之沈積可例如使用任何合適之沈積技術（例如化學或物理氣相沈積、ALD或蒸發）重複氧化鉿沈積及氧化鋯沈積之循環（例如以4:1之HfO ₂:ZrO ₂比率）來達成。極化層264可為例如2.0至8.0 nm厚，較佳地，2.5至5.0 nm厚。對於較厚極化層（例如，大於4.0 nm），沈積循環之間的額外SAM處理可為可取的。沈積後退火可例如在400至1000℃之溫度下執行以達成所要結晶相。其他合適的鐵電材料包括摻鋁鋯氧化鉿（HfZrAlO）、摻鋁氧化鉿（HfO ₂：Al）、摻矽氧化鉿（HfO ₂：Si）或摻鑭氧化鉿（HfO ₂：La）。術語HZO可涵蓋氧化鉿鋯（HfZrO）、氮氧化鉿鋯（HfZrON）、氧化鉿鋯鋁（HfZrAlO）或包括鋯雜質之任何氧化鉿。

「表面中毒（surface poisoning）」技術可用以提供界面介電層及極化層264兩者。在一個具體實例中，HZO在多晶矽通道層250形成之後直接沈積至該多晶矽通道層上。在已沈積幾個HZO原子層之後，在通道多晶矽層250與HZO原子層之間的界面處形成氧化矽層作為原生氧化物。氧化矽層之氮化可以上文所論述之方式進行以形成界面介電層，在此狀況下，界面介電層為氮化矽。極化層264之其餘部分可接著繼續完成。

界面介電層顯著減少了帶電物種（亦即，電子或電洞）在通道多晶矽層250與極化層264之間的穿隧。穿隧至極化層264中之帶電物種可不利地影響其極化。隨著時間推移，界面介電層可能由於大量程式化/抹除循環而損壞，從而降低了FeFET之耐久性。界面層可由介電常數大於氧化矽之介電常數的材料（「高 k」材料；較佳地，大於3.9）形成。舉例而言，氧化鋁為高 k材料，其具有高達9.0之介電常數。高 k材料減小了在程式化或抹除操作期間之電場以及來自通道區之穿隧。對於0.0 nm厚之界面介電層，極化層可藉由ALD直接沈積至通道區（例如，多晶矽）上。具有自限厚度（例如1.0至10.0埃）之原生氧化物將固有地形成於通道區與極化層之間的界面處。雖然此原生氧化物可具有低品質或易於產生漏電流，但其可實質上藉由自限氮化步驟而改良。當在高溫步驟之後形成通道區時，此方法尤其有利，使得藉由摻雜劑擴散之污染就不太重要。在一些具體實例中，帶隙工程穿隧層（例如氧化矽（SiO ₂）及氧化鋯（ZrO ₂）多層）可充當界面介電層，從而提供減少至極化層中之穿隧的優點。在一些具體實例中，氧化鋁（例如Al ₂O ₃）或氮氧化矽可為合適的。氧化鋯及其他高 k材料之高 k介電特性減小了界面介電層中之電場。

在其他具體實例中，多晶矽通道250可由無接面氧化物半導體（例如，氧化銦鎵鋅（「IGZO」）及氧化銦鋁鋅（「IAlZnO」））替換。藉由此通道材料，其與極化層264（例如HZO）之間的界面層可能會減弱或甚至不存在。本發明人認為氧化物半導體通道區改良了FeFET之耐久性。

此後，導電材料272（亦即，閘極電極）經沈積以填充軸桿218。導電材料272可包括鎢（W）、鉬（Mo）、鋁（Al）、釕（Ru）、鉭（Ta）、鈦（Ti）或此等金屬之任何組合或合金。

圖4a至圖4c繪示根據本發明之一個具體實例的用於形成NOR記憶體串陣列中之FeFET之閘極堆疊的第二製程流程。圖4a展示在已例如以如上文結合圖3a所描述之實質上相同的方式形成界面層（例如，1.0 nm厚氮化矽層）之後，記憶體結構200之主動堆疊261a及261b的X-Z平面橫截面圖。然而，相對於圖3a之記憶體結構200，圖4a中之由主動層202-0至202-3形成之主動條帶中的凹槽更深。舉例而言，對於具有10.0 nm之最終厚度的通道多晶矽層250，由主動層202-0至202-3形成之主動條帶中的凹槽被製成20.0 nm深。應用於多晶矽通道層250之回蝕步驟（例如，濕式蝕刻）可將通道多晶矽層250之厚度減小至10.0 nm。

此後，可藉由使用例如ALD技術進行沈積來形成極化層264。特定言之，可將極化層264沈積於由主動層202-0至202-3形成之主動條帶之凹槽中的界面層上。如上文所論述，可例如使用氧化鉿沈積及氧化鋯沈積之重複循環（例如以4:1之HfO ₂:ZrO ₂比率）來形成極化層。所得記憶體結構200展示於圖4b中。可使用之其他合適鐵電材料包括鋁摻雜氧化鉿（HfAlO）及鋁鋯摻雜氧化鉿（HfZrAlO）。如圖4b中所展示，由於凹槽，主動條帶中之極化層264藉由鄰近隔離介電層203彼此分隔。此後，導電材料272經沈積以填充軸桿218，從而形成閘極電極或局部字元線。

圖5a至圖5f繪示根據本發明之一個具體實例的用於形成NOR記憶體串陣列之FeFET中之閘極堆疊的製程步驟之第三群組。圖5a展示在通道多晶矽層250沈積至由主動層202-0至202-3形成之主動條帶之深凹槽（例如20 nm深）中、回蝕步驟以及形成界面介電層以準備進行鐵電材料沈積之後的記憶體結構200之主動堆疊261a及261b的X-Z平面橫截面圖。回蝕步驟使通道多晶矽層250變薄（例如至10.0 nm厚）以曝露隔離介電層203-0至203-4之側壁。圖5a之記憶體結構200可使用與上文所論述之用以形成圖4a之記憶體結構200之製程步驟實質上相同的製程步驟來形成。

此後，使用例如結合以上圖4b所論述之ALD技術，在記憶體結構200上形成極化層264，接著進行非晶矽襯套265之保形沈積。所得記憶體結構200展示於圖5b中。接著，各向異性乾式蝕刻步驟移除非晶矽襯套265之部分，此曝露了在軸桿218中之隔離介電層203之側壁上的極化層264之部分，同時允許非晶矽襯套265之其餘部分保護主動條帶之凹槽中的極化層264之部分。各向異性乾式蝕刻亦自記憶體結構200之頂部濺射掉非晶矽襯套265及極化層264。所得記憶體結構200展示於圖5c中。

此後，在第一變化中，濕式蝕刻步驟自軸桿218中之隔離介電層203之側壁移除極化層264之鐵電材料（例如氧化鉿鋯（HZO））。在第二變化中，允許濕式蝕刻步驟移除非晶襯套層265下方的極化層264之鐵電材料之部分。本發明人認為，減小極化層264沿著Z方向之範圍會允許對所得極化特性進行更大程度地控制。另外，用於減弱極化層264之界面介電層會在FeFET之源極區與汲極區之間產生減小之電場。用於第一變化之所得記憶體結構200及用於第二變化之所得記憶體結構200分別展示於圖5d(i)及圖5d(ii)中。此後，可藉由濕式蝕刻移除非晶矽襯套265之其餘部分。在第二變化中，使用例如ALD技術沈積氧化物266（例如氧化矽）以填充主動層202中之凹槽。各向異性回蝕步驟曝露了軸桿218之側壁上的減弱之極化層264。用於第一變化之所得記憶體結構200及用於第二變化之所得記憶體結構200分別展示於圖5e(i)及圖5e(ii)中。

導電材料272接著沈積至軸桿218中且填充軸桿218（例如氮化鈦（TiN）黏著層，接著是鎢）。導電材料272提供用於主動堆疊之NOR記憶體串中之垂直對準之FeFET的共同閘極電極--亦即，局部字元線。用於第一及第二變化之所得記憶體結構200分別展示於圖5f(i)及圖5f(ii)中。概言之，圖6a之記憶體結構200表示根據本發明之一個具體實例的在製程步驟之第一群組、製程步驟之第二群組或製程步驟之第三群組之第一變化下製造的主動堆疊261a及261b。圖6b之記憶體結構200表示根據本發明之一個具體實例的在製程步驟之第三群組之第二變化下製造的主動堆疊261a及261b。

圖6a及圖6b中所展示的FeFET之裝置結構表明，本文中所揭示之三維NOR記憶體串具有顯著優點，因為其在極化層264中提供相對較大的可極化材料表面積。極化層264中之較大表面積提供了在經抹除及經程式化狀態下之電壓之緊密分佈，此在平面FeFET中難以達成。此外，可極化材料之彼相對較大表面積完全設置於主動條帶之側壁上，且因此提供高儲存密度，而無基板矽佔據面積之損失。特定言之，由於極化層264之法線係實質上水平的，因此極化層引發極小的矽佔據面積。在一個具體實例中，舉例而言，投影至半導體基板之平面表面上的各FeFET之極化層264之佔據面積僅為10.0 nm乘45.0 nm。（然而，鐵電之Z-Y平面表面積為100.0 nm×45.0 nm，其中通道長度為100.0 nm）。在一些具體實例中，極化層之經投影佔據面積甚至處於共同位元線之經投影佔據面積內，此係因為鐵電或極化層設置於共同位元線與共同源極線之間的凹槽中。該優點在NOR記憶體串之三維陣列中被放大，此係因為極化材料之佔據面積實質上與主動堆疊中之主動條帶之數目無關。此外，即使沿著垂直方向或Z方向僅設置一個極化層，亦會達成優於平面儲存電晶體之實質性優點。在彼方面，本發明之FeFET甚至在嵌入式單層記憶體應用中亦係有利的。

在以上所繪示之製程中，各薄膜FeFET之通道區及閘極堆疊形成於軸桿218中之一者內部，所述軸桿在X-Y平面橫截面中可具有彎曲輪廓。在彼具體實例中，軸桿218之間的溝槽267之各直線部分提供NOR記憶體串中之鄰近鄰FeFET之間的隔離。替代地，SiN層204a及204e之替換可自鄰近軸桿218之間的溝槽267之直線部分開始，而非經由軸桿218開始。在金屬替換之後，通道多晶矽250及閘極堆疊可如上文所描述形成，其例外之處在於後續製程步驟發生於軸桿218之間的溝槽267之直線部分中，而非軸桿218中。

在使用本文中由圖3a至圖3b、圖4a至圖4c、圖5a至圖5c、圖5d(i)、圖5e(i)及圖5f(i)以及圖5a至圖5c、圖5d(ii)、圖5e(ii)及圖5f(ii)所繪示的製程步驟之任何群組而形成閘極堆疊之後，將隔離層設置於記憶體結構200之上方。此後，可使用任何合適的傳統技術來形成全局互連導體，以提供至陣列部分中之局部字元線之連接，及至階梯部分中之共同位元線之連接。圖2l展示通過一列局部字元線208g-a之X-Z平面橫截面，其展示由主動層202-7及202-6形成之主動條帶。各局部字元線係由導電材料272形成於鄰近軸桿218之間的溝槽267中之一者之直線部分中。如圖2l中所展示，各主動條帶包括n ⁺多晶矽層204b及204d，及低電阻率金屬層204f。（在圖2k中，未展示低電阻率金屬層204g）。由通道多晶矽層250及極化層264形成之閘極堆疊元件嵌入於介電層231L及231R中，各元件位於n ⁺矽層204b與204d之間（沿著Z方向）。各FeFET之閘極堆疊係由一個此閘極堆疊元件及其鄰近局部字元線208g-a（連接至延行至陣列部分上方之全局字元線導體）或208g-s（連接至延行至陣列部分與矽基板之間的全局字元線導體）形成。此配置表示FeFET之高裝填密度配置。

可將n ⁺矽層204b（亦即，共同源極線）預充電至附近FeFET之操作所需的合適電壓（例如，程式化電壓V _prog、抑制電壓V _inhibit、抹除電壓V _erase或讀取參考電壓V _bl）。在讀取操作期間，處於「接通」狀態的FeFET中之任一者在n ⁺矽層204d與204b之間在垂直方向或Z方向上傳導電流。

選用金屬層204f及204g分別減小n ⁺矽層204b及204d之電阻，因此促進快速記憶體裝置操作。任何主動條帶202中之n ⁺矽層204b可保持浮動。一或多個局部字元線（被稱作「預充電字元線」）可用以使n ⁺矽層204b偏壓。當將合適電壓施加至選定預充電字元線（亦即，使關聯預充電FeFET導電）時，各預充電字元線瞬時使其通道區（亦即，其關聯閘極堆疊中之通道多晶矽層250）反轉，使得可自基板中之電壓源V _bl預充電n ⁺矽層204b（亦即，共同源極線）至關聯n ⁺矽層204d中之預充電電壓V _ss。當預充電字元線上之電壓經撤回（亦即，當預充電FeFET返回至其非導電狀態時）且主動條帶之兩側上之所有其他字元線亦被「關斷」時，裝置操作可繼續進行，其中n ⁺矽層204d帶電以在預充電電壓V _ss（典型地約為0 V）下提供虛擬電壓參考，因為形成於n ⁺矽層204b與其多個局部字元線之間的分散式寄生電容器足夠大以保持虛擬電壓參考足夠長以支持程式化、程式化抑制或讀取操作（參見下文）。儘管NOR記憶體串中之FeFET亦可充當沿著各NOR記憶體串之預充電FeFET，但為了加速用於讀取操作之預充電階段（讀取預充電需要典型地約為1.0伏特之較低字元線電壓），亦可啟動一些FeFET（例如，沿著NOR記憶體串每32或64個FeFET中之一個）。較佳地，提供完全專用於用作預充電FeFET的FeFET，此係因為其比用於記憶體操作中之FeFET對程式化干擾條件的容許度更強。

圖2m展示圖2k之具體實例中之水平主動層202-4至202-7的三維視圖，其中局部字元線或局部預充電字元線連接至全局字元線208g-s及全局字元線208g-a，且將各主動條帶展示為使其N ⁺層204d（充當汲極區）經由選擇電路連接至電壓供應件（例如V _ss、V _bl _、V _pgm、V _inhibit及V _erase）、鄰近於記憶體陣列抑或在記憶體陣列正下方配置的解碼、感測及其他電路中之任一者。基板電路系統由基板201中之206-0及206-1示意性地表示。

在上文詳細描述之例示性製造過程中，在形成極化層264之前形成通道多晶矽250。用於FeFET之較高品質通道區可在形成極化層264之後形成通道區的製程中達成。在此「通道最後」方法中，極化層及通道層可經獨立最佳化，此改良耐久性及抗干擾性兩者。圖11a至圖11r繪示在形成極化層之後形成用於FeFET之通道區的製程。根據本發明之一個具體實例，此製程中之通道區係藉由在形成極化層之後用通道材料至少部分地替換先前形成之犧牲層來達成。

圖11a繪示例如在處理NOR記憶體串之三維陣列之陣列部分（例如如上文結合上文之圖2d所描述）開始時，隔離層1105（例如SiOC層）及硬式遮罩層（例如碳硬式遮罩）沈積於主動層上方。接著對硬式遮罩層進行光微影圖案化，使得其圖案可經轉印以允許蝕刻記憶體結構200中之溝槽之第一群組（亦即，溝槽1118）。溝槽1118各自延伸通過隔離層1105及203-7至203-0、主動層202-7至202-0及蝕刻停止層241。溝槽1118各自在X-Y平面橫截面中係實質上直線的，各溝槽沿著X方向為70.0 nm寬，例如，其中鄰近溝槽之對應邊緣彼此分離190.0 nm。在彼具體實例中，以小於50（且在一些具體實例中，甚至小於30）之縱橫比蝕刻溝槽1118。

一系列蝕刻步驟接著使各主動層202之氮化矽層204a及204e、n ⁺摻雜矽層204b及204d以及犧牲氧化層204c凹進例如10.0 nm。此後，犧牲層1150（例如非晶矽或多晶矽層，或任何其他合適犧牲材料）經保形地沈積以提供用於待隨後形成之通道區之「替代」層。接著回蝕犧牲層1150（亦即，分離蝕刻步驟）。如上文所描述，各主動層202中之n ⁺矽層204b及204d將提供用於待形成之NOR記憶體串中之FeFET的共同位元線及共同源極線。接著（例如藉由CMP）移除記憶體結構200之頂部上的硬式遮罩以及犧牲層1105之任何過量犧牲材料。所得記憶體結構200展示於圖11a之X-Z平面橫截面中。

此後，沈積介電材料1123以填充溝槽1118。自半導體結構200之頂部表面移除任何過量介電材料，接著對其進行平坦化（例如藉由CMP）。圖11b展示在X-Z平面橫截面中之所得記憶體結構200。

隨後，可以與上文針對溝槽1118所描述相同之方式蝕刻溝槽之一或多個額外群組。以多個群組形成溝槽允許以有利的縱橫比（例如小於50）蝕刻溝槽之各群組。圖11c展示根據本發明之一項具體實例的在形成溝槽之第二群組之後在X-Z平面橫截面中的所得記憶體結構200。溝槽之兩個群組展示於圖11c中且各自由參考編號1118指示。

在此具體實例中，經由溝槽1118中之未填充溝槽，可例如使用濕式蝕刻移除各主動層202之SiN層204a及204e。圖11d展示根據本發明的一個具體實例的在自主動層202-0至202-7中之各者移除SiN層204a及204e之後在X-Z平面橫截面中的所得記憶體結構200。

可接著使用例如ALD技術沈積導電材料1129。導體材料1129可為例如襯套（例如鈦、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其任何組合），接著是耐火金屬（例如鎢（W）、氮化鎢或鉬（Mo））。導電材料1129可沈積至由自主動層202-0至202-7中之各者移除SiN層204a及204e而產生的空腔中。此後，回蝕步驟或各向異性蝕刻步驟自溝槽1118之底部移除導電材料1129，從而在溝槽之側壁上留下實質上保形層。圖11e展示根據本發明之一個具體實例的在用導電材料1129替換來自主動層202-0至202-7中之各者之SiN層204a及204e之後在X-Z平面橫截面中的所得記憶體結構200。

導電材料1129形成與N ⁺多晶矽層204b及204d接觸之選用導體層，以減小待形成之NOR記憶體串之共同位元線及共同源極線中的電阻率。導電材料1129可自溝槽1118之側壁移除且藉由額外蝕刻進一步凹進。一系列蝕刻步驟接著使各主動層202之n ⁺摻雜矽層204b及204d以及犧牲氧化層204c凹進例如10 nm。圖11f展示根據本發明之一個具體實例的在使各主動層202之導電材料1129、n ⁺摻雜矽層204b及204d以及犧牲氧化層204c凹進之後在X-Z橫截面中的所得記憶體結構200。

此後，通道替代犧牲層1150可以與上文結合圖11a所描述實質上相同的方式保形地沈積於溝槽1118之側壁上。圖11g展示根據本發明之一個具體實例的在將犧牲材料1150沈積至溝槽1118中之後在X-Z橫截面中的所得記憶體結構200。

可接著以與上文結合用於提供圖11b之介電材料1123之步驟所描述相同的方式，用介電材料1123填充溝槽1118且對該溝槽進行平坦化。圖11h展示根據本發明之一個具體實例的在將介電材料1123沈積至溝槽1118中之後在X-Z平面橫截面中的所得記憶體結構200。

在氧化矽1123沈積至溝槽1118中且經平坦化之後，接下來的步驟形成閘極堆疊（亦即，極化層264及用於NOR記憶體串之各FeFET之閘極電極（亦即，「字元線」或「局部字元線」））。在介電材料1123之平坦化之後，在記憶體結構200上方設置硬式遮罩260，以光微影方式圖案化及顯影該硬式遮罩260。硬式遮罩260包括多行橢圓形開口261。（在此描述中，一「行」物件表示沿著Y方向對準之物件，而一「列」物件表示沿著X方向對準之物件）。圖11i(i)，各行中之橢圓形開口261相對於沿著X方向緊鄰行中之橢圓形開口261交錯地設置，使得鄰近行中之最接近開口在其之間與在此類開口沿著X方向對準的情況下相比具有更大的分離度。在一個具體實例中，各行內之鄰近開口沿著Y方向以110.0 nm間距定位，而鄰近行亦沿著X方向以110.0 nm間距設置。在此具體實例中，各開口之長軸及短軸可分別例如沿著X方向及Y方向為100.0 nm及60.0 nm。通過開口261之一系列蝕刻挖掘對應軸桿218，從而自溝槽1118以及隔離層203-0至203-7及主動層202-0至202-7之部分移除介電材料1123，直至到達蝕刻停止層241。圖11i(i)及圖11i(ii)分別展示根據本發明之一個具體實例的在形成軸桿218之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11i(i)之線A-A'）。產生軸桿218的蝕刻步驟之縱橫比具有仍實質上在合乎需要範圍內（例如，小於50）之縱橫比。

接下來，將氮化矽襯套284（例如，5 nm厚）保形地沈積於軸桿218之側壁上，所述軸桿接著由犧牲材料286填充。犧牲材料286可為例如經沈積非晶矽。接著移除硬式遮罩260且使記憶體結構200之表面平坦化（例如，藉由CMP）。圖11j(i)及圖11j(ii)分別展示根據本發明之一個具體實例的在由犧牲材料286填充軸桿218之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11j(i)之線A-A'）。

濕式蝕刻接著自經填充軸桿218之間的溝槽1118之部分1119移除介電材料1123。部分1119亦被稱作軸桿1119。圖11k(i)及圖11k(ii)分別展示根據本發明之一個具體實例的在自軸桿1119移除介電材料1123之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11k(i)之線A-A'）。

此後，在軸桿1119中之各者內，設置用於鄰近主動條帶中之FeFET的閘極堆疊。如上文所論述，各閘極堆疊可使用上文結合圖3a至圖3b、圖4a至圖4c、圖5a至圖5c、圖5d(ii)、圖5e(ii)及圖5f(ii)所繪示之技術中的任一者來形成。在一些具體實例中，如上文所論述，各閘極堆疊可包括（a）極化層264，其具有例如界面介電層及鐵電材料（例如摻鋯氧化鉿）兩者；及（b）閘極電極，其由為鄰近主動條帶中之FeFET所共有的導電材料272形成。導電材料272可包括金屬襯套（例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）或氮化鉭（TaN）），及耐火金屬（例如鎢（W）、氮化鎢（WN）或鉬（Mo））。以此方式形成，閘極電極可為60.0 nm×60.0 nm或更小。平坦化步驟（例如CMP）可自記憶體結構200之頂部表面移除過量導電材料272。圖11 l(i)及圖11 l(ii)分別展示根據本發明之一個具體實例的在至FeFET之閘極堆疊已形成於軸桿1119中之各者中之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11 l(i)之線A-A'）。

可提供頂蓋272t以促進與下層局部字元線接觸且在後續處理步驟中保護極化層264。頂蓋272t可使用額外遮蔽、圖案化、沈積（例如導電材料272）及平坦化步驟而形成。圖11m(i)及圖11m(ii)分別展示根據本發明之一個具體實例的在頂蓋272t已設置於軸桿1119中之各者中之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11m(i)之線A-A'）。

接著自軸桿218移除犧牲材料286及氮化矽襯套層以提供對犧牲層1150之接取。圖11n(i)及圖11n(ii)分別展示根據本發明之一個具體實例的在已自軸桿1119中之各者移除犧牲材料286及氮化矽襯套層284之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11n(i)之線A-A'）。

此後，藉由例如濕式蝕刻移除犧牲材料1150。圖11o(i)及圖11o(ii)分別展示根據本發明之一個具體實例的在自軸桿218中之各者移除犧牲材料1150之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11o(i)之線A-A'）。

p ^-摻雜多晶矽接著作為通道多晶矽層250沈積至由自極化層264下方移除犧牲材料1150而產生的空腔中。同時，p ^-摻雜多晶矽亦在軸桿218之側壁上沈積高達10.0 nm。圖11p(i)及圖11p(ii)分別展示根據本發明之一個具體實例的在濕式蝕刻使軸桿1119中之極化層264下方的通道多晶矽層250凹進之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11p(i)之線A-A'）。

可使通道多晶矽層250進一步凹進以提供較大隔離。此蝕刻步驟亦很可能自軸桿218之側壁移除p ^-摻雜通道多晶矽層250。圖11q(i)及圖11q(ii)分別展示根據本發明之一個具體實例的在通道多晶矽層250沈積至由自軸桿1119移除犧牲材料1150而產生的空腔中之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11q(i)之線A-A'）。

其後，將ALD氧化矽襯套285（例如10 nm）沈積至極化層264下方由使通道多晶矽層250凹進而產生的空間中。同時，亦將氧化矽襯套285沈積於軸桿218之側壁上以密封自軸桿218對通道多晶矽250之接取。圖11r(i)及圖11r(ii)分別展示根據本發明之一個具體實例的在通道多晶矽層250沈積至由自軸桿1119移除犧牲材料1150而產生的空腔中之後的所得記憶體結構200之俯視圖及X-Z平面橫截面圖（沿著圖11r(i)之線A-A'）。

圖6c展示根據本發明之一個具體實例的在通道最後製造過程下製造的記憶體結構200。如圖6c中所展示，通道多晶矽層250保形地沈積至由移除犧牲層1150而產生的空腔之壁。在圖6c之實例中，通道多晶矽層250並未完全填充空腔。

可接著將氧化矽沈積至軸桿218中以在FeFET之間提供進一步隔離。替代地，軸桿218亦可保持未填充，從而允許氣隙充當薄膜儲存電晶體之間的隔離。

根據本發明之又一具體實例，本發明之FeFET無需具有矽通道區。取而代之，通道區可使用8.0至15.0 nm厚之氧化物半導體材料而形成。合適之氧化物半導體材料包括（i）氧化銦鋅（InZnO或「IZO」）及（ii）氧化銦鎵鋅（InGaZnO或「IGZO」）。IZO或IGZO通道區具有高遷移率的優點，以實現較大切換效能，且無需關心電子或電洞穿隧。舉例而言，10.0 nm厚之IZO膜具有為40.6 cm ²/V之電子遷移率，相對於具有可相當厚度之氧化鋁鋯（AZO）膜中為5.6 cm ²/V的電子遷移率及具有相同可相當厚度之多晶矽膜中為1.0至4.0 cm ²/V的電子遷移率。類似地，取決於銦、鎵及鋅之相對組成物，IGZO膜具有為10.0至100.0 cm ²/V之電子遷移率。

IZO及IGZO各自可提供無接面電晶體通道，且各自可在低於400℃，甚至低至250℃之溫度下經沈積。因此，其可用以提供三維記憶體陣列中之儲存電晶體之通道區，而不論此類儲存電晶體是為FeFET（亦即，具有可極化層之電晶體）抑或凖揮發性（QV）儲存電晶體，諸如相關申請案中所描述之彼等電晶體。修改傳統儲存電晶體以使用IZO或IGZO作為通道材料僅會對熱預算強加相對適度的負擔。此在記憶體串之三維陣列下方的基板之表面處設置平面支援邏輯及類比電路系統的應用中尤其有利。

此外，在無接面電晶體中，源極區及汲極區（亦即，位元線）係冗餘的，且可由金屬層（例如Mo）替換，從而免除對使n ⁺多晶矽層搭接至各主動條帶中之金屬搭接層（例如，金屬層204f及204g）的需要。此等金屬層被稱作「金屬共同位元線」及「金屬源極線」。該閘極堆疊可與上文關於具有矽通道之FeFET（例如氮化矽界面介電層、極化層及閘極電極）所描述之閘極堆疊實質上相同。由於此替代FeFET並不具有p/n接面，因此來自處於經程式化狀態之FeFET的任何漏電流相對較小。因此，此FeFET尤其有利於高溫應用。此FeFET亦可具有相對較短通道長度，此係因為不需要通道長度之裕度來允許在熱循環期間自經重摻雜之半導體共同位元線及共同源極線發生非所要的摻雜劑擴散。金屬共同位元線及金屬共同源極線可各自亦具有減小之厚度。舉例而言，在一個具體實例中，30.0至40.0 nm厚之金屬共同位元線及30.0至40.0 nm厚之金屬共同源極線、30.0至40.0 nm厚之IZO通道層及30.0 nm厚之隔離層（例如SiOC），相對較薄的總厚度為120.0至150.0 nm。共同源極線及共同位元線可藉由在製造過程之稍後部分中進行的金屬替換步驟中藉由金屬替換犧牲材料（例如碳）而形成。此等較薄層減小了通過記憶體串之多個層之溝槽之各向異性蝕刻的縱橫比。此外，各串之較薄層導致局部字元線與各串之側壁之間的寄生電容C減小，此減少了用於三維記憶體陣列之RC延遲以及功率耗散。程式化、抹除及讀取

FeFET可經極化成（i）導電或「經抹除」狀態，或（ii）不導電或「經程式化」狀態。在FeFET中，其在經抹除狀態下之臨限電壓低於其在經程式化狀態下之臨限電壓。圖7a展示回應於傳統FeFET中之施加之閘極電壓（V _g）的汲極電流（I _d）之磁滯。（傳統FeFET形成於單晶半導體基板之平面表面處且並不形成為薄膜場效電晶體）。在圖7a中，波形1401描繪隨著閘極電壓自小於-1.0伏特增大至大於1.0伏特，FeFET在其經抹除狀態下的汲極電流，且波形1402描繪隨著閘極電壓自大於1.0伏特減小至小於-1.0伏特，FeFET在其經程式化狀態下的汲極電流。如在圖7a中所看到，傳統FeFET具有負臨限電壓（V _t）。

然而，在一些應用中，需要使FET（例如NOR記憶體串中之薄膜FeFET）具有正臨限電壓（V _t），諸如約0.5伏特，以在讀取操作期間其經受干擾條件（例如由NOR記憶體串中之鄰近的未經選定FeFET所經歷）時防止非所要的漏電流。

圖7b展示根據本發明之一個具體實例的對NOR記憶體陣列中之薄膜FeFET中之經施加閘極電壓（V _g）的汲極電流（I _d）回應之合乎需要的磁滯。在圖7b中，波形1403描繪隨著閘極電壓自小於-1.0伏特增大至大於1.0伏特，FeFET在其低臨限電壓極化狀態（在此具體實例中，「經抹除狀態」）下的汲極電流I _d，且波形1404描繪隨著閘極電壓自大於1.0伏特減小至小於-1.0伏特，FeFET在其高臨限電壓極化狀態（在此具體實例中，「經程式化」狀態）下的汲極電流。如在圖7b中所看到，FeFET具有約0.5伏特之正臨限電壓（V _t），以及在極化狀態之間的1.0至2.5伏特臨限電壓差（「窗口」）。藉由p ^-多晶矽通道區（例如摻硼），此窗口可藉由以下操作來達成：（i）增加通道區中之硼摻雜劑濃度；（ii）提供由具有高功函數之導電材料（例如鎢（W）、鉬（Mo）、鋁（Al）、釕（Ru）、鉭（Ta）或鈦（Ti））形成之閘極電極，（iii）在共同源極區中適當偏壓（參見下文）或（iv）（i）、（ii）及（iii）之組合。在FeFET通道為氧化物半導體材料（例如IGZO）的具體實例中，可藉由減小IGZO厚度或藉由在特定溫度下之熱退火將FeFET低臨限電壓狀態永久地位移至正電壓。

在一NOR記憶體串陣列中，其FeFET共用共同位元線及共同源極線。不同NOR記憶體串中之FeFET可共用共同字元線。舉例而言，同一主動堆疊中之NOR記憶體串中的或鄰近主動條帶之NOR記憶體串中的對應位置處之FeFET可共用共同字元線。圖7c展示根據本發明之一個具體實例的NOR記憶體串1420-1至1420-4中之FeFET的電路示意圖。在圖7c中，參考編號1411、1412及1413指示共用共同位元線BL _j及共同源極線SL _j的FeFET。同樣地，參考編號1412、1413及1414指示共用共同字元線WL _k的FeFET。即使未經選擇用於程式化、抹除或讀取操作，FeFET亦可能經歷影響其經設定之臨限電壓狀態之穩定性的「干擾」條件。出現干擾條件係因為FeFET字元線、源極線或位元線上之電壓可經受藉由其附近之信號改變的干擾，從而影響在程式化、抹除或讀取操作期間其極化狀態之改變。信號改變典型地與在FeFET與選定FeFET共用的字元線或位元線上強加的電壓相關聯。

為了便於參考，在此詳細描述中，術語「受影響FeFET」係指與預期程式化、抹除或讀取操作之選定FeFET共用位元線或字元線的未經選定FeFET。由參考編號1411、1413、1414及1415所指示之FeFET中的任一者為受影響FeFET。同樣地，術語「一次移除之FeFET」係指與受影響FeFET共用字元線或位元線的FeFET。圖7b中所展示之所有未標記FeFET均為一次移除之FeFET。

在沒有緩解的情況下，干擾條件可使得受影響FeFET移離其極化狀態且從而失去其保持之資料值。為了緩解干擾條件，受影響FeFET之未經選定字元線或未經選定位元線可在程式化、抹除或讀取操作期間偏壓至預定電壓（「抑制電壓」），以抵消在其與選定FeFET共用的字元線或位元線上強加的電壓之效應。

表1提供在抹除、程式化及讀取操作期間針對NOR記憶體串之三維陣列中之選定及受影響之FeFET，在第一干擾緩解方案（「V/2方案」；其中受影響FeFET在程式化或抹除操作期間經受選定FeFET之「應力電壓」的一半）下的用於閘極電極（或字元線）、源極區（或共同源極線）、汲極區（或共同位元線）之例示性偏壓電壓。應力電壓係指在程式化、抹除或讀取操作期間FeFET中之閘極電極與位元線之間的電壓差。表1之偏壓電壓係基於以下狀況：（i）FeFET保持邏輯值「1」（亦即，處於低臨限電壓極化狀態，其中臨限電壓為大致-0.25伏特），及（ii）FeFET保持邏輯值「0」（亦即，處於高臨限電壓極化狀態，其中臨限電壓為大致0.6伏特）。表1

操作	選定之FeFET	與選定FeFET共用位元線或閘極電極的未經選定FeFET
閘極線/字元線	源極	汲極線/位元線	字元線	源極線	汲極線/位元線
產生低臨限電壓極化狀態（「1」）	0.0伏特	3.0伏特	3.0伏特	1.5伏特	1.5伏特	1.5伏特
產生高臨限電壓極化狀態（「0」）	3.0伏特	0.0伏特	0.0伏特	1.5伏特	1.5伏特	1.5伏特
讀取	1.0伏特	0.75伏特	1.25伏特	0.0伏特	0.0	0.0

在V/2方案下，在程式化或抹除操作期間，受影響FeFET（例如在圖7c中，由參考編號1411、1413、1414及1415所指示之FeFET中的任一者）經歷-1.5伏特（寫入「1」）或1.5伏特（寫入「0」）之應力電壓。一次移除之FeFET各自並不經歷應力電壓（亦即，0.0伏特之應力電壓）。

在此實例中，由於處於「0」狀態之FeFET的臨限電壓為負，因此在讀取操作期間，源極電壓經設定為0.75伏特，或足以防止在閘極電極達成讀取電壓之前傳導的任何合適之正電壓。較高偏壓電壓（「升壓(boost)」）避免了必須產生負電壓及必須提供對應額外隔離結構來保護矽基板中之裝置。在讀取操作期間，為了減少在V/2方案下之讀取干擾，選定FeFET中的字元線與共同位元線或共同源極線之間的電壓差維持在小於可改變選定FeFET之極化狀態的電壓。

表2提供在抹除、程式化及讀取操作期間在第二干擾緩解方案（「V/3方案」）下用於NOR記憶體串之三維陣列中之選定及受影響之FeFET的閘極電極（或字元線）、源極區（或共同源極線）、汲極區（或共同位元線）的例示性偏壓電壓。在V/3方案下，受影響之FeFET在程式化或抹除操作期間經受選定FeFET之應力電壓的三分之一。表2之偏壓電壓亦基於以下狀況：（i）保持邏輯值「0」（亦即，處於「經程式化」狀態）的FeFET具有為大致0.6伏特之臨限電壓，及（ii）保持邏輯值「1」（亦即，處於「經抹除」狀態）的FeFET具有為大致-0.25伏特之臨限電壓。表2

操作	選定之FeFET	與選定FeFET共用位元線或閘極電極的未經選定FeFET
閘極線/字元線	源極	汲極線/位元線	字元線	源極線	汲極線/位元線
產生低臨限電壓極化狀態（「1」）	0.0伏特	3.0伏特	3.0伏特	2.0伏特	1.0伏特	1.0伏特
產生高臨限電壓極化狀態（「0」）	3.0伏特	0.0伏特	0.0伏特	1.0伏特	2.0伏特	2.0伏特
讀取	1.0伏特	0.75伏特	1.25伏特	0.0伏特	0.0伏特	0.0伏特

在V/3方案下，在程式化或抹除操作期間，受影響之FeFET經歷為1.0伏特（寫入「0」）或-1.0伏特（寫入「1」）之應力電壓。一次移除之FeFET經歷為-1.0伏特（寫入「0」）或1.0伏特（寫入「1」）之應力電壓。因此，V/3方案在受影響之FeFET中提供較小的應力電壓。然而，因為在未經選定位元線與未經選定字元線之間存在1.0伏特（寫入「1」）或-1.0伏特（寫入「0」）之電壓差，此考量了未經選定字元線與未經選定位元線之間的寄生電容器中之電荷分離，所以在程式化、抹除或讀取操作期間，V/3方案與V/2方案相比具有更大的功率耗散。

在V/3方案抑或V/2方案下，用於與選定FeFET共用字元線的受影響FeFET之應力電壓在讀取操作期間為1.0伏特，其等於在V/3方案下用於程式化或抹除操作的較低應力電壓。由於預期程式化或抹除操作具有比讀取操作之持續時間（例如10.0 ns）顯著更長的持續時間（例如100.0 ns），因此限制干擾條件之總效應可藉由在程式化及抹除操作期間充分解決干擾條件來達成。

儘管預期本發明之FeFET之資料留存時間比凖揮發性（QV）儲存電晶體（例如相關申請案中所描述之彼等電晶體中的任一者）之資料留存時間顯著更長（例如數十天至數十年），但用於在QV儲存電晶體之資料留存時間之外維持資料完整性的方法亦適用於維持本發明之NOR記憶體串之FeFET中的資料留存。舉例而言，臨時申請案VII揭示用於藉由在程式化或抹除操作期間更新與選定儲存電晶體共用字元線的儲存電晶體之子集（「就地更新」）來降低干擾條件之效應的一或多種方法。就地更新利用程式化或抹除操作中之經啟動選定字元線來寫回受影響子集中之儲存電晶體中的資料值。

在一些行動應用中，裝置之電池壽命短於資料留存時間，可在偵測到電池待連接至充電器時觸發週期性更新。以此方式，吾人可保證完全充電之裝置中的記憶體陣列中之資料將持續直至到下一充電循環。另外，當自最後更新以來的時間在臨限值（例如，10%的資料留存時間）內時，起始更新操作。

當NOR記憶體串中之FeFET的本體區浮動時，其程式化速度可慢於其抹除速度。在此情況下，可利用閘極誘發之汲極洩漏（GIDL）效應以改良程式化速度。舉例而言，可藉由在程式化期間在共同位元線與共同源極線（V _ds）之間產生電壓差（例如0.5至2.0伏特）來啟動GIDL效應。此電壓差可藉由首先經由共同位元線對共同源極線瞬時預充電至預定源極線電壓，且接著將共同位元線設定至其目標電壓來達成，如相關申請案中所揭示。

圖8繪示用於設定n ⁺矽層204b中之源極電壓V _ss的方法及電路元件。特定言之，源極電壓V _ss可經由硬線解碼之源極線連接280（以虛線展示）或替代地，藉由啟動預充電薄膜電晶體300（其較佳地並未藉由FeFET實施）及至位元線電壓V _ss _、V _bl、V _pgm、V _inhibit及V _erase中之任一者之經解碼位元線連接270來設定。替代地，源參考電壓V _ss可經由通過階梯通孔自記憶體陣列之頂部連接的金屬或n ⁺摻雜多晶矽導體來存取。硬線連接280中之導體中的各者可獨立地連接，使得用於不同平面或在諸平面內的源極電壓無需相同。在一些具體實例中，藉由利用NOR記憶體串之固有寄生電容中之虛擬電壓源來免除硬線源極電壓V _ss連接係有利的。

本發明利用沿著各NOR記憶體串分佈之累積固有寄生電容以增加可在單個操作中（但較佳地，在單獨串上）並行地程式化、讀取或抹除的FeFET之數目，同時亦顯著地減少操作功率耗散。如圖8中所展示，局部寄生電容器360（貢獻於累積電容C）存在於局部字元線（作為一個板）與n ⁺/p ^-/n ⁺主動層（作為另一板）之間的各重疊處。各局部寄生電容器可為大致0.005飛法拉（各飛法拉為1×10 ^-15法拉），太小而無法用於電荷之暫時儲存。然而，由於自主動條帶之一個或兩個側可存在一千或更多個FeFET貢獻電容，因此長NOR記憶體串中之n ⁺矽層204b（共同源極線）及n ⁺矽層204d（共同位元線）之總分佈電容C可在約10.0至100.0飛法拉之範圍內。此亦粗略地為經由連接件270（例如，電壓源V _bl）連接之感測電路系統處的電容。

在選定FeFET中之程式化或抹除操作及其在未經選定FeFET上之各別抑制操作期間，n ⁺矽層204d及204b兩者較佳保持處於相同電壓，因此n ⁺矽層204d與204b之間的漏電流係無足輕重的。在程式化或抹除操作期間，自累積電容C之電荷洩漏主要經由基板選擇電路系統流動至基板，該基板選擇電路系統具有極少電晶體洩漏，此係因為其形成於單晶或磊晶矽中。然而，即使是100微秒極化狀態留存時間亦足以完成NOR記憶體串上之選定FeFET之低於100奈秒的讀取操作或低於100微秒的程式化操作（參見下文）。

不同於DRAM單元，NOR記憶體串中之FeFET可作為非揮發性記憶體電晶體操作，以使得即使NOR記憶體串之寄生電容器C被完全放電，儲存於選定FeFET中之資訊亦在鐵電儲存材料（亦即，極化層264）中保持完整。然而，在DRAM單元中，資訊將在無頻繁更新的情況下丟失。因此，本發明之NOR記憶體串之分佈電容C用以暫時將n ⁺矽層204d及204b上之預充電電壓保持處於電壓V _ss、V _bl、V _progr、V _inhibit或V _erase中之一者，且並不用以儲存NOR記憶體串中之FeFET中之任一者的實際資料。由字元線151n（亦即，字元線208-CHG）控制的圖8之預充電電晶體303緊接在各讀取、程式化或抹除操作之前即刻經啟動以將電壓V _bl（例如經由連接件270）自基板電路系統（圖中未示）傳送至n ⁺矽層204b。舉例而言，在上文所描述之V/3方案下，可將電壓V _bl設定處於0.75 V以在讀取操作期間將n ⁺矽層204b預充電至虛擬接地電壓約0.75 V，或在程式化或抹除操作期間在就地更新中所涉及之未經選定位元線中將n ⁺矽層204d及204b兩者預充電至1.0伏特及2.0伏特。

可藉由延長NOR串來增大累積電容C之值，以容納沿著主動條帶之各側的數千個FeFET，從而相對應地增加n ⁺矽層204b上之預充電電壓V _ss之留存時間。然而，較長NOR記憶體串遭受增大之線路電阻以及n ⁺矽層204d與n ⁺矽層204b之間的較高漏電流。當讀取正經定址之一個FeFET，而NOR記憶體串之所有其他FeFET處於其「關閉」（且在某種程度上洩漏）狀態時，此類漏電流可干擾感測電流。另外，其在讀取操作期間對較大電容器預充電所花費的潛在較長時間可能與對低讀取延遲（亦即，快速讀取存取時間）的合意性衝突。為了加速長NOR記憶體串之累積電容C之預充電，預充電電晶體--其可與記憶體FeFET分開地建構--可沿著主動條帶之任一側間隔開地設置（例如每128、256或更多個FeFET一個預充電電晶體）。

因為長NOR記憶體串中之可變臨限FeFET並聯地連接，所以用於NOR記憶體串之讀取操作條件應較佳地確保沿著主動條帶之兩個邊緣之所有FeFET在增強模式下操作（亦即，其各自具有正臨限電壓，如施加於控制閘極151n與源204d處之電壓V _ss之間）。在所有FeFET處於增強模式中的情況下，當主動條帶之兩側上的所有控制閘極保持處於或低於V _ss~0V時，主動條帶之n ⁺矽層204d與n ⁺矽層204b之間的漏電流被抑制。此增強臨限電壓可藉由提供具有合適摻雜劑濃度（例如，介於1 × 10 ¹⁶與1 × 10 ¹⁸/cm ³之間或更高的硼濃度，其產生約0.5 V與約1 V之間的固有FeFET臨限電壓）的多晶矽通道層250來達成。替代地，為了實質上切斷沿著NOR記憶體串之FeFET之經程式化至空乏臨限電壓狀態的任一FeFET中的源極-汲極漏電流，可藉由將NOR記憶體串之共同源極線及共同位元線分別預充電至電壓Vss及Vbl來將共同源極區及共同汲極區升壓至「虛擬增強」臨限電壓狀態。此偏壓條件實質上切斷了同一NOR記憶體串之FeFET中的源極-汲極傳導電流。「虛擬增強」操作模式係有利的，此係因為其允許將相同的電壓極性施加至源極、汲極及閘極端子以用於NOR記憶體串中之FeFET之所有程式化、抹除及讀取操作。此外，「虛擬增強」操作模式之實施提供了不必依賴於基於工廠之操作以將固定的潛在次佳摻雜劑濃度施加至FeFET之多晶矽通道的靈活性。凖揮發性NOR記憶體串

耐久性為在一定數目個寫入-抹除循環之後儲存電晶體之效能劣化的量度。對於一些應用，小於約10 ¹²個循環的耐久性被認為係過低的。本發明之FeFET中之較大耐久性可藉由例如增加界面介電層中之介電常數 k來達成，該界面介電層典型地為具有厚度0.1至3.0 nm的氧化矽-氮化矽或氮化矽膜。界面介電層亦可保持為薄的（亦即，甚至小於0.1 nm），或被完全消除或用具有顯著大於4之較高介電常數 k的另一介電膜（例如，氧化鋁）替換。

具有低資料留存時間（亦即，小於例如一年）的FeFET可被稱作「凖揮發性FeFET」。此FeFET可需要更新以復原減弱之極化。因為本發明之凖揮發性FeFET提供具有低延遲之類DRAM快速讀取存取時間，所以所得凖揮發性NOR記憶體串可適合用於當前需要DRAM之一些應用中。配置於平面結構中或三維記憶體陣列中的NOR記憶體串中之凖揮發性FeFET相比於DRAM的優點包括：（i）低得多的每位元成本之優值，此係因為DRAM無法容易地建置於三維區塊中，及（ii）低得多的功率耗散，此係因為更新循環僅需要大致每幾十分鐘或每幾天運行一次，相比之下，目前先進技術之DRAM技術中需要每約64毫秒運行一次。FeFET之三維記憶體陣列亦可相比於相關申請案之三維NOR記憶體陣列（「3-D QV NOR記憶體串」）具有優點。舉例而言，（i）可以比用於製造直接穿隧、電荷捕獲薄膜電晶體之熱循環（例如在600.0至860.0℃下）顯著更低的熱循環（例如在400.0至500.0℃下）製造FeFET，及（ii）一些FeFET之抹除及程式化極化狀態可在顯著更低的電壓（例如小於4.0伏特）下切換，相比之下，在三維QV NOR記憶體串中注入電子（亦即，程式化）或射出經捕獲電子（亦即，抹除）需要6.0至8.0伏特。

本發明中之FeFET之NOR記憶體串適當地採用程式化/讀取/抹除條件來結合週期性資料更新。舉例而言，因為凖揮發性FeFET之各NOR記憶體串頻繁地經讀取更新或程式化更新，所以沒有必要對此類FeFET進行「硬程式化」以開啟介於「0」與「1」狀態之間的大臨限電壓窗口，與可能需要最少10年資料留存時間的非揮發性FeFET形成對比。凖非揮發性臨限電壓窗口可窄至0.2伏特至1.5伏特。減小之臨限電壓窗口允許在較低程式化/抹除電壓下且藉由較短持續時間程式化脈衝來程式化及抹除此類FeFET，此減小了應力電壓，從而延長了耐久性。可在後台模式下執行週期性更新操作以便最小化與抹除/程式化/讀取操作之衝突。在此更新操作期間，系統有可能檢查各FeFET之健全狀態，以復原其完整的操作窗口或藉由用冗餘新鮮FeFET替換該FeFET來完全隱退該FeFET。長NOR記憶體串中之源極-汲極洩漏

在長NOR記憶體串中，在讀取操作中一個經存取之FeFET的電流與來自一千或更多個並行的未經選定FeFET之累積亞臨限漏電流競爭。類似地，經預充電之條帶電容器C必須不僅要應對一個電晶體之電荷洩漏（如在DRAM電路中），而且要應對通過NOR記憶體串中之一千或更多個電晶體的電荷洩漏。彼電荷洩漏將C上之電荷留存時間實質上減少至可能幾百微秒，從而可能需要防範措施來減少或中和此類洩漏。然而，來自一千個左右電晶體之洩漏僅在讀取操作期間係顯著的。在程式化、程式化抑制或抹除操作期間，源極層204b及位元線層204d較佳保持處於相同電壓，因此該兩個層之間的電晶體洩漏係無足輕重的（在程式化、程式化抑制或抹除操作期間來自電容器C之電荷洩漏主要經由基板選擇電路系統洩漏至基板，該基板選擇電路系統在電晶體洩漏極小的單晶或磊晶矽中形成）。對於讀取操作，即使在源極及位元線電容器上之電荷之相對較短的100微秒留存時間亦可為足夠的時間來完成本發明之FeFET之低於100奈秒的讀取操作（參見下文）。本發明之NOR記憶體串中之FeFET與DRAM單元之間的一個差異在於，相對於後者，前者為用於DRAM合適應用之非揮發性記憶體電晶體，使得即使寄生電容器C被完全放電，儲存於該選定FeFET中之資訊亦不會自鐵電或可極化元件丟失，此與DRAM單元不同，在DRAM單元中，除非更新，否則所儲存資訊會丟失。電容器C僅使用暫時將n ⁺矽層204d及204b上之預充電電壓保持處於V _ss、V _bl、V _progr、V _inhibit或V _erase電壓中之一者；C並不用以儲存用於串中之非揮發性FeFET中的任一者之實際資料。由字元線151n（208-CHG）（圖8）控制之預充電電晶體303緊接在讀取、程式化、程式化抑制或抹除操作之前即刻經啟動以經由連接件270將電壓V _bl自基板電路系統（圖中未示）傳送至n ⁺矽層204d之電容器C。舉例而言，可將電壓V _bl設定為約0V以在讀取期間將n ⁺矽層204b預充電至虛擬接地電壓，或在程式化抑制期間將n ⁺矽層204d及204b兩者預充電至其程式化或抹除偏壓電壓。可藉由延長主動串來增大累積電容器C之值，以容納沿著該串之各側的數千個FeFET，從而相對應地增加n ⁺矽層204d上之預充電電壓V _ss之留存時間。為了加速長主動條帶之電容C之預充電，可沿著主動條帶之任一側間隔開地設置若干預充電薄膜電晶體303（例如每128、256或更多個FeFET一個預充電薄膜電晶體）。旋轉參考NOR記憶體串位址位置以延長循環耐久性。

在需要大量寫入/抹除操作之應用中，用於NOR記憶體串中之FeFET的臨限電壓操作窗口可隨著循環而漂移，遠離經程式化至裝置之壽命開始時參考NOR記憶體串之FeFET中的臨限電壓窗口。隨著時間推移，參考NOR記憶體串上之FeFET與經定址記憶體NOR記憶體串上之FeFET之間的生長偏差在未被關注的情況下可對資料完整性不利。為了克服此漂移，區塊中之參考NOR記憶體串無需始終映射至同一實體位址，且無需永久地程式化用於裝置之整個壽命。由於可程式化參考NOR記憶體串實際上相同於在區塊中共用同一平面的記憶體NOR記憶體串，因此參考NOR記憶體串無需在任何記憶體陣列區塊中專用於彼目的。事實上，NOR記憶體串中之任一者可作為可程式化參考NOR記憶體串留出。事實上，可程式化參考NOR記憶體串之實體位址位置可在記憶體NOR記憶體串之海洋當中週期性地旋轉（例如，每100次抹除區塊就改變一次），以便平衡由於廣泛程式化/抹除循環而引起的記憶體NOR記憶體串與參考NOR記憶體串的效能劣化。舉例而言，參考NOR記憶體串可在8個平面當中旋轉（例如，參考NOR記憶體串可以循環方式映射至主動堆疊之8個平面中之一者，由3位元計數器追蹤）。

根據本發明，任何NOR記憶體串可週期性地旋轉以被指定為可程式化參考NOR記憶體串，且其位址位置可經儲存於經定址區塊之內部或外部。當讀取NOR記憶體串時，經儲存位址可由系統控制器擷取。在此方案下，參考NOR記憶體串之旋轉可隨機地進行（例如，使用隨機數產生器來指定新位址）或在主動記憶體NOR記憶體串中之任一者當中系統地進行。當切片或區塊上之所有FeFET可一起經抹除時，新近指定之參考NOR記憶體串之程式化可作為抹除序列之部分來進行，接著是在新近指定之參考NOR記憶體串集合上再次設定參考電壓。以此方式，區塊中之所有主動記憶體NOR記憶體串及所有參考NOR記憶體串在統計上或多或少地經由廣泛循環串聯地漂移。可程式化參考切片。

在本發明之一些具體實例中，可將區塊分割成四個相等大小之象限，如圖9a中所繪示。圖9a展示半導體結構600，其為組織成象限Q1至Q4之FeFET之NOR記憶體串陣列的三維表示。在各象限中，（i）眾多NOR記憶體串各自在沿著Y方向延伸之主動條帶中形成（例如NOR記憶體串112），（ii）頁面沿著X方向延伸（例如頁面113），各頁面由來自處於對應Y位置之各NOR記憶體串之一個FeFET組成，在頁面中之NOR記憶體串具有相同的對應Z位置（亦即，屬於同一主動層）；（iii）切片在X方向及Z方向兩者上延伸（例如切片114），其中各切片係由相同對應Y位置之頁面組成，一個頁面來自平面中之各者，且（iv）平面沿著X方向及Y方向兩者延伸（例如平面110），各平面係由處於給定Z位置之所有頁面組成（亦即，屬於同一主動層）。

圖9b展示圖9a之結構600，其展示象限Q4中之可程式化參考NOR記憶體串112-Ref中的FeFET及象限Q2中之NOR記憶體串112中的FeFET耦接至感測放大器SA(a)，Q2及Q4為「鏡像象限」。圖9b亦展示（i）象限Q3中之可程式化參考切片114-Ref（由區域B指示）類似地為共用感測放大器SA(b)的鏡像象限Q1中之切片114提供對應參考FeFET；及（ii）象限Q2中之可程式化參考平面110-Ref將對應參考FeFET提供至共用感測放大器SA(c)的鏡像象限Q1中之平面110，且亦向同一象限中之NOR記憶體串（例如NOR記憶體串112）提供對應參考FeFET。

如圖9b中所展示，FeFET之可程式化參考NOR記憶體串112Ref可提供於各象限中而以已經在上文所論述之方式向同一象限中之同一平面上的FeFET之NOR記憶體串提供參考電壓。替代地，可程式化參考切片（例如參考切片114Ref）提供於用於對應記憶體切片之鏡像象限上。舉例而言，當讀取象限Q1中之記憶體切片時，象限Q3中之經程式化參考切片114Ref（區域B）同時被呈現至在象限Q1與Q3之間共用的感測放大器206。類似地，當讀取象限Q3中之記憶體切片時，象限Q1之參考切片114Ref（區域A）經呈現至共用之感測放大器206。可存在沿著NOR記憶體串 112之長度分佈的多於一個參考切片以部分地適應經讀取之切片與其參考切片之間的RC延遲之失配。替代地，系統控制器可基於經定址切片及參考切片之沿著其各別NOR記憶體串之各別實體位置來計算及應用經定址切片之全局字元線與參考切片之全局字元線之間的時間延遲。在平面之數目較大（例如8個或多於8個平面）的情況下，可在區塊之頂部處添加一或多個平面以充當象限中之冗餘平面（亦即，取代任何缺陷平面），抑或充當可程式化參考頁面，從而向共用同一全局字元線導體208g-a的經定址頁面提供參考臨限電壓。各NOR記憶體串之末端處的感測放大器在其自區塊之頂部處之參考頁面接收信號的同時，自經定址頁面接收讀取信號，此係由於兩個頁面係由同一全局字元線啟動。

在一個具體實例中，各記憶體區塊係由兩個半部組成，例如象限Q1及Q2構成「上半部分」且象限Q3及Q4構成「下半部分」。在此實例中，各象限具有16個平面，在各平面中具有4096（4K）個NOR記憶體串，且在各NOR記憶體串中具有1024（1K）個FeFET。習慣使用單位「K」，其為1024。鄰近象限Q1及Q2共用1K個全局字元線（例如全局字元線208g-a），每象限驅動2048（2K）個局部字元線208W（亦即，來自兩個鄰近NOR記憶體串之每對FeFET一個局部字元線）。來自象限Q1之4K個FET及來自象限Q2之4K個FET形成FeFET之8K位元頁面。16個頁面形成128K位元切片，且1K個切片提供於半區塊中，因此提供每區塊256個兆位元之總儲存。（此處，1兆位元為1K×1千位元）。象限Q2及Q4之各平面中的4K串共用基板電路系統206，包括用於電壓V _bl之電壓源以及感測放大器（SA）。冗餘NOR記憶體串亦包括於各象限中，所述冗餘NOR記憶體串用作備用以替換有缺陷的NOR記憶體串，並且儲存象限參數，諸如程式化/抹除循環計數、象限缺陷圖及象限ECC。此類系統資料可由系統控制器存取。對於具有高平面計數之區塊，可能需要將一或多個平面添加至區塊作為備用以替換缺陷平面。可程式化參考平面，備用平面

基於組織為本發明之NOR記憶體串的FeFET之三維陣列之高容量儲存系統需要高速系統控制器，以用於安全的大規模並行抹除及抹除抑制、程式化及程式化抑制及讀取操作，所述操作可橫跨包括許多記憶體區塊之許多「晶片」。事實上，在一些應用中，可提供控制器之階層（例如經組織為樹狀結構），其中葉層級處之控制器各自管理多個晶片之操作，各個晶片含有大量記憶塊。階層中之較高層級（亦即，更接近於一或多個根部）處之控制器控制較接近於葉之控制器。在晶片層級處，各記憶塊被提供實施於記憶體電路中之邏輯功能，所述記憶體電路專用於輔助控制器管理由晶片之記憶塊進行的操作。同樣，各記憶體電路儲存與儲存於記憶體電路中之檔案相關的系統參數及資訊。此系統資訊典型地可由系統控制器存取，但不可由使用者存取。系統控制器快速讀取記憶體電路相關資訊係有利的。此組織下之區塊（亦即，256百萬位元）提供2K個切片。百萬兆位元記憶體電路可藉由包括4K個區塊而提供。

如圖9a及圖9b中所展示，象限Q2及Q4中的FeFET共用電壓源V _bl、感測放大器SA、資料暫存器、XOR閘以及至及自基板電路系統206之輸入/輸出（I/O）端子。根據一個組織，圖9a展示NOR記憶體串112、四分之一平面110、半記憶塊114以及半頁面113。亦展示選用導柱290，其自基板供應反向偏壓電壓V _bb。圖9b展示參考串112（Ref）、參考切片114（Ref）及參考平面110（Ref）之位置之實例。在參考串之狀況下，象限Q4之參考串112（Ref）可充當至象限Q2中之同一平面上的NOR記憶體串112之參考串，該兩個NOR記憶體串經呈現至電路系統206中之共用差分感測放大器SA。類似地，象限Q1中之參考切片114 Ref（區域A）可充當象限Q3中之切片之參考，而象限Q1中之參考切片B可充當象限Q3中之切片之參考，再次共用提供於象限Q1與Q3之間的差分感測放大器SA。全局字元線208g-a連接至局部字元線208W及局部預充電字元線208-CHG。基板電路系統及輸入/輸出通道206在象限Q2與Q4中的FeFET之間共用。在此配置下，其實體位置允許將NOR記憶體串112之電阻及電容減少一半。類似地，全局字元線驅動器262在象限Q1與Q2之間共用以將全局字元線之電阻及電容減少一半，且導柱290（選用的）將NOR記憶體串112之p ^-層連接至基板電壓。

由於積體電路上之矽佔據面積係有價值的資源，而非將參考串或參考頁面添加至各平面，因此在一或多個額外平面中提供一些或全部參考串或參考頁面可能係有利的。該或所述額外平面消耗最小額外矽佔據面積且參考平面具有以下優點：經定址全局字元線208g-a存取參考頁面的同時，其存取沿著同一象限中之主動串之同一位址位置處的平面中之任一者上的經定址頁面。舉例而言，在圖9b中，在此實例中，展示為象限Q2中之虛線的參考串112Ref駐存於參考平面110Ref中。NOR記憶體串112Ref追蹤經選擇用於同一象限中之讀取的記憶體NOR記憶體串112，且來自兩個NOR記憶體串之讀取信號實際上同時到達彼象限之差分感測放大器SA。儘管參考平面110Ref在圖9b中展示為提供於頂部平面中，但象限中之任何平面可指定為參考平面。事實上，參考平面上之每一NOR記憶體串不必為參考串：例如，八個NOR記憶體串中之每一者可指定為參考NOR記憶體串，其由其他平面中之八個NOR記憶體串共用。參考平面中之NOR記憶體串之其餘部分可充當備用串以取代區塊中之其他平面上的缺陷串。

替代地，一或多個額外平面（例如圖9c中之平面117）可被留出以充當備用記憶體資源來取代同一象限中之缺陷NOR記憶體串、缺陷頁面或缺陷平面。

關於電可程式化參考串、切片、頁面或平面，一旦經設定處於其經指定臨限電壓狀態，則必須始終小心以抑制其在程式化、抹除或讀取非參考串期間進行無意的程式化或抹除。

1千兆位元組（8×10 ¹⁵個位元）之極大儲存系統需要8,000個1百萬兆位元記憶體電路（「晶片」），涉及32M個區塊或64G個切片。（1千兆位元為1K×1兆位元）。此為待寫入（亦即，程式化）或讀取之大量資料。因此，能夠同時 並行地程式化或抹除及讀取眾多晶片上的許多區塊、切片或頁面，且為此在系統層級處具有最小功率耗散係有利的。對於百萬兆位元容量記憶體晶片而言，具有許多輸入/輸出通道以使得所請求資料可同時並行地自及至大量區塊流入及流出亦係有利的。追蹤任何給定儲存檔案或資料集之最新版本之實體位置所需的時間將需要大量時間以供系統控制器進行維持，諸如將邏輯位址轉譯成最新實體位址。邏輯位址至實體位址之間的轉譯將需要例如較大查找檔案分配表（FAT）正確地存取正確晶片上之正確區塊中的切片。此搜尋可添加相當大的讀取延遲（例如，在50至100微秒之範圍內），此將妨礙快速讀取存取目標（例如，低於100奈秒）。因此，本發明之一個態樣藉由引入全系統並行晶片上快速檔案搜尋來顯著減少搜尋時間，以便顯著減少與大FAT相關聯之延遲，如下文所描述。快速讀取：管線式串流傳輸及隨機存取

在本發明之多晶片儲存系統之系統起始時，所有晶片可經抹除，且參考串、參考切片或參考平面可經上載至其參考狀態。在一個具體實例中，一個此類多晶片儲存系統包括記憶體模組，該記憶體模組包括連接至模組控制器之多個記憶體晶片，該模組控制器與主機系統控制器介接且在沒有主機系統控制器參與的情況下管理多個記憶體晶片。記憶體模組中之記憶體電路可經由仲介層基板、矽穿孔（當記憶體電路一者堆疊於另一者之頂部上時）、混合接合或任何其他合適多晶片組裝技術彼此通信且與模組控制器通信。

模組控制器（有時亦被稱作「小晶片」）將實體地最接近感測放大器及電壓源206的記憶體切片（例如圖9c中之切片116）指定為快取儲存器。由於沿著各NOR記憶體串之長度之RC延遲，各NOR記憶體串中之實體地最接近基板電路系統206的FeFET可使其電壓V _bl比最遠離基板電路系統206之FeFET早幾奈秒建立。舉例而言，出自各象限中之1K個切片的前約50個切片（展示為圖9c中之切片116）具有最短延遲且可經指定為快取記憶體或儲存器，以用於儲存象限操作參數以及關於儲存於該象限中之檔案或資料集之資訊。舉例而言，寫入至上半部分區塊（亦即，象限Q1及Q2）中的各記憶體頁面（2×4千位元）或切片（2×4千位元×16=128千位元）可具有由模組控制器指派給其的唯一識別符編號，連同識別經儲存之檔案之類型的索引編號。

快取儲存器可用以儲存晶片上資源管理資料，諸如檔案管理資料。檔案可經識別為例如「熱檔案」（亦即，與大量存取相關聯，或「高循環計數」）、「冷檔案」（亦即，長時間未更改，且準備好在未來時間移動至較慢儲存器或歸檔記憶體）、「刪除檔案」（亦即，準備好在後台模式下進行未來抹除）、「缺陷檔案」（亦即，待跳過）或「取代檔案」（亦即，替換缺陷檔案）。時戳亦可包括於識別符中，其表示與識別符相關聯之檔案經寫入至象限中的最後時間及日期。典型地介於32位元與128位元長之間的此唯一識別符可經寫入至快取切片中之一或多者中，作為將檔案自身寫入至同一半部記憶塊中的其他記憶體切片之部分。將檔案依序寫入至可用經抹除空間中，且可藉由針對寫入至記憶體中之各新檔案使先前唯一識別符遞增一來指派識別符。視需要，新檔案可被寫入至部分切片中，且切片之未寫入部分可用於寫入下一檔案之部分或全部，以避免浪費儲存空間。依序寫入直至系統之整個記憶體空間被使用有助於平衡整個系統中的FeFET之磨損。其他晶片上資源管理資料可包括晶片、記憶塊、平面、切片、頁面及串參數、有缺陷串及其替換串之位址位置、缺陷頁面、缺陷平面、缺陷切片及缺陷記憶塊及其取代替代物、駐留於記憶塊中之所有檔案之檔案識別符、查找表及用於跳過不可用的記憶體之鏈路清單、記憶塊抹除循環計數、最佳電壓及脈衝形狀及用於抹除、程式化、程式化抑制、程式化清除、讀取、裕度讀取、讀取更新、讀取清除操作之持續時間、錯誤校正碼及資料恢復模式，以及其他系統參數。

由於記憶塊層級處之各晶片之模組性及其低功率操作，因此有可能同時執行一些記憶塊之抹除、在一些其他記憶塊處進行程式化，以及讀取剩餘記憶塊中之一或多者。模組控制器可使用記憶塊層級處之操作的彼並行性以在後台模式下起作用；例如，模組控制器可刪除（亦即，抹除，以便釋放空間）一些記憶塊或整個晶片，將片段化檔案重組為合併檔案，將已在非作用中持續長於預定時間的檔案、記憶塊或晶片移動至較慢或歸檔儲存器，或移動至將具有接近日期及時戳之檔案分組在一起之晶片，同時將具有最近時戳之原始檔案識別符重寫至下一可用實體記憶塊之快取儲存器116中。

為了促進對出自千兆位元組儲存系統中之數百萬個此類檔案之任何一個檔案的最新版本之位置的高速搜尋，重要的是，用於各檔案之唯一識別符（無論其已實體地再定位至何處），皆由模組控制器快速地存取。根據本發明之一個具體實例，模組控制器將用於正搜尋之檔案的唯一識別符（亦即，32至128個位元字）同時廣播至系統中之一些或全部晶片。各晶片具備一緩衝記憶體以暫時儲存彼識別符，且使用晶片上互斥或（XOR）電路，比較該緩衝記憶體中之識別符與儲存於各記憶塊之快取儲存器116上之所有識別符且在已發現匹配時將其連同對應檔案所位於之位置一起報告給模組控制器。若發現多於一個匹配，則模組控制器選取具有最近時戳之識別符。若正搜尋之檔案已在已知時段內寫入，則可將搜尋縮小至僅幾個晶片。對於1百萬兆位元晶片，僅一個128千位元切片或16×8Kb頁面將足以儲存用於各記憶塊之所有2K個切片的所有64位元識別符。用於快速讀取快取記憶體之FEFET對。

為了減少用於快取儲存器116之讀取延遲，實體地最接近感測放大器206的NOR記憶體串中之FeFET可成對地配置。舉例而言，在鄰近NOR記憶體串中，共用共同局部字元線的兩個FeFET可用於在其之間儲存單一資料位元。在典型程式化操作中，兩個NOR記憶體串上之FeFET經初始化至經抹除狀態，接著所述FeFET中之一者經程式化至經程式化狀態，而另一FeFET經程式化抑制，以便保持處於經抹除狀態。兩個鄰近主動條帶上之兩個FeFET在其共用局部字元線升高至讀取電壓時同時被基板電路系統中之差分感測放大器讀取，開始傳導之第一FeFET將感測放大器提示至狀態「0」或狀態「1」，此取決於哪一FeFET處於經程式化FeFET中。

此FeFET對方案具有高速感測及較高耐久性的優點，此係因為兩個鄰近NOR記憶體串之FeFET幾乎完美地匹配，使得在感測放大器處，即使正經讀取之兩個FeFET之間的小的經程式化電壓差亦將足以正確地使感測放大器跳閘。換言之，FeFET對充當其自身參考，從而中和沿著該FeFET對之各別NOR記憶體串的任何漏電流或雜訊，以及具有其他角色。另外，由於可程式化參考FeFET之臨限電壓可在裝置之壽命內遍及許多寫入/抹除循環進行漂移，因此在此方案下，參考FeFET及讀取FeFET兩者藉由各新循環重設。事實上，該對中之兩個FeFET中的任一者可充當參考FeFET。若構成該對的兩個FeFET經隨機拌碼以反轉或不反轉在各循環中寫入之資料，以確保統計上各對中之各FeFET充當參考FeFET達與另一FeFET大致相同的循環數目。（反轉/非反轉程式碼可儲存於與頁面經程式化同一個頁面中，以輔助在讀取操作期間進行解拌碼）。因為成對FeFET彼此緊接，亦即在同一平面上之兩個鄰近主動條帶上，所以所述FeFET可最佳地追蹤彼此在製造過程中之局部變化或最佳地中和（亦即，抵消）在讀取操作期間之條帶洩漏。在一個具體實例中，一對中的第一及第二FeFET共用共同局部字元線及單獨預充電電晶體。該對之第一及第二FeFET的各別共同位元線充當凖揮發性資料鎖存器之輸入或輸出端子。與具有低記憶體密度及高洩漏之SRAM電路或具有極短資料留存時間之DRAM電路相比，本發明之三維NOR記憶體串中的FeFET對作為資料鎖存器具有較長資料留存時間、較低功率耗散及極高記憶體密度。

替代地，FeFET成對方案可應用於不同平面上之FeFET，其中該對共用共同垂直局部字元線。此方案之成本在於矽效率，此係因為需要兩個FeFET以在其之間儲存一個位元。出於此原因，各記憶塊可經組織使得該記憶塊之僅小百分比（例如1%至10%）用作高速雙FeFET對，而該記憶塊之其餘部分作為常規NOR記憶體串及可程式化參考FeFET串而操作。取決於特定使用應用，為FeFET對方案留出的實際百分比可由系統控制器動態地更改。舉例而言，FeFET對可用以儲存關鍵系統參數值且可週期性地更新，此係由於其係凖揮發性的。因此，此等FeFET對可在延長時段（例如數小時至數天）內維持其極化狀態而不消耗許多功率。事實上，實施於本發明之三維NOR記憶體陣列中的此FeFET對（其係矽高效的）可用作高密度資料快取記憶體或緩衝記憶體，以備份或完全替換製造於平面（亦即，二維）矽基板上之SRAM或DRAM快取記憶體，且因此昂貴且耗費電力，即使當其處於其待用模式時。此類FeFET對可特別適用於人工智慧及機器學習應用。操作本發明之FeFET之NOR記憶體串的高程度靈活性部分地係由以下事實造成：不同於傳統NAND串，NOR記憶體串中之FeFET可隨機定址且彼此獨立地操作或與其他NOR記憶體串中之FeFET獨立地操作。

資料儲存之眾多應用，諸如視訊或高解析度成像，需要佔據許多頁面或甚至許多切片的資料檔案。可以管線式方式快速地存取此類檔案，亦即，系統控制器將檔案之第一頁面或第一切片儲存於快取記憶體中，同時將檔案之剩餘頁面或切片儲存於低成本記憶體中且以管線序列串流傳輸出資料。頁面或切片可因此鏈接至連續串流中，使得檔案之第一頁面被快速讀取至感測放大器中且經傳送至資料緩衝位移暫存器以對出自記憶塊之第一頁面進行時鐘化，同時對管線序列中之下一較慢頁面進行預充電及讀取，從而隱藏在第一頁面之後的各頁面之讀取存取時間。舉例而言，若在10.0奈秒內讀取儲存於快取記憶體中之8千位元之第一頁面且接著以1千兆位元/秒對其時鐘輸出，則整個8K位元將花費大致1微秒來完成時鐘輸出，此對於待自較慢較低成本頁面讀取第二頁面而言係綽綽有餘的時間。藉由對隨機選定之FeFET串進行預充電所提供的靈活性使得有可能將來自一或多個記憶塊之一或多個資料檔案同時寫入或讀取，其中該一或多個資料檔案之資料串流在晶片上經路由至一或多個資料輸入/輸出埠。隨機存取讀取

本發明之預充電方案允許將資料程式化以連續地時鐘輸入或隨機地存取，且同樣以串流形式連續地讀出或藉由字隨機地存取。舉例而言，一個平面中之經定址頁面可在一或多個操作中讀取至經定址平面之感測放大器、暫存器或鎖存器中，之後其可以32位元、64位元、128位元或512位元或更多字隨機地存取，一次一個字，以用於路由至晶片之輸入/輸出襯墊。以此方式，避免了依序串流傳輸整個頁面伴隨的延遲。

讀取本發明之FeFET比讀取傳統NAND快閃記憶體單元快得多，此係因為在NOR記憶體串中，僅待讀取之FeFET需要「接通」，與NAND串形成對比，在NAND串中，與正經讀取之一個FeFET串聯的所有FeFET必須亦「接通」。為了減少讀取延遲，選定記憶體記憶塊中之一些或全部平面可保持經預充電至其讀取電壓V _ss（源極線）及V _bl（位元線），從而致使其準備好緊接著感測經定址之FeFET（亦即，消除緊接在讀取操作之前預充電所需的時間）。此準備待用需要極小待用功率，此係因為週期性地再充電電容器360補償電荷洩漏所需的電流較小。在各記憶塊內，所有八個或多於八個平面上之所有NOR記憶體串可經預充電以準備好進行快速讀取；舉例而言，在讀取平面207-0（圖2a）之NOR記憶體串中的FeFET之後，平面207-1之NOR記憶體串中的FeFET可按短次序讀取，此係因為其源極電壓V _ss及位元線電壓V _bl已經在先前設定以用於讀取操作。NOR串中之選定FeFET的預充電操作可作為讀取操作完成之後的最後步驟執行，使得其不會不利地影響讀取延遲。

在記憶體記憶塊100中，可在單個操作中讀取每NOR記憶體串僅一個FeFET。在具有八千個並排NOR記憶體串的平面中，共用共同全局字元線的該八千個FeFET可全部被同時讀取，其限制條件為各NOR記憶體串連接至其自有感測放大器。若在例如同一平面中的四個NOR記憶體串之間使用串解碼電路共用各感測放大器，則需要在四個順次步驟中進行四個讀取操作，其中各讀取操作涉及兩千個FeFET。可向各平面提供其自有專用感測放大器集合或替代地，可經由平面解碼選擇器在八個或多於八個平面中之NOR記憶體串之間共用一個感測放大器集合。另外，一或多個感測放大器集合可在象限中之NOR記憶體串與其鏡像象限之間共用（參見例如圖6a、圖6b及圖6c中之感測放大器（SA）206）。為各平面提供單獨感測放大器允許所有平面之NOR記憶體串的同時讀取操作，此相對應地改良讀取操作輸送量。然而，此較高資料輸送量係以較大功率耗散及額外感測放大器所需之額外晶片面積為代價（除非其可佈置於在記憶塊100下方之基板201中）。實務上，由於管線時鐘化或記憶體記憶塊中之資料輸入及輸出，每NOR記憶體串堆疊之僅一個感測放大器集合可為足夠的，使得當一個平面中之第一頁面自其感測放大器轉移至高速位移暫存器或緩衝記憶體時，第二平面之第一頁面被讀取至感測放大器之第二集合中，其中該兩個集合共用一個輸入/輸出位移暫存器集合。

當一次讀取過多FeFET時，並行操作亦可經由接地電壓彈跳產生過度的電雜訊。在依賴於預充電電容器360以設定及暫時保持各主動條帶之虛擬V _ss電壓的所有具體實例中，實質上抑制了此接地彈跳。在此狀況下，所有NOR記憶體串之源極電壓V _ss並不連接至晶片之V _ss接地線，從而允許同時感測到任何數目個主動條帶，而無需自晶片接地供應件汲取電荷。用於FEFET之凖揮發性三維NOR記憶體串的讀取、程式化、裕度讀取、更新及抹除操作。

本發明之凖揮發性NOR記憶體串或切片可用作對許多記憶體應用中之一些或全部DRAM的替代方案，例如用於支援電腦之主板（「母板」）上之中央處理單元（CPU）或微處理器操作的記憶體裝置。彼等應用中之記憶體裝置典型地需要能夠進行快速隨機讀取存取且具有極高循環耐久性。在彼能力下，本發明之FeFET之凖揮發性NOR記憶體串採用類似的讀取/程式化/抑制/抹除序列作為非揮發性NOR實施。另外，由於儲存於經程式化FeFET上之極化緩慢地去極化，因此可需要藉由在讀取錯誤之前重新程式化FeFET來復原減弱之極化狀態。為避免讀取錯誤，吾人可採用「裕度讀取」條件以判定是否需要程式化更新操作，如所屬技術領域中具有通常知識者所熟知。裕度讀取係早期偵測機制，用於識別哪一FeFET不久將出故障，以觸發復原至正確的經程式化狀態。凖揮發性FeFET典型地可在減小之程式化電壓（V _pgm）、程式化抑制電壓（V _inhibit）或抹除電壓（V _erase）下經程式化、經程式化抑制或經抹除或使用較短脈衝持續時間來程式化。減小之電壓或較短脈衝持續時間導致鐵電材料上之減小之應力，且因此改良耐久性。記憶塊中之所有切片可能需要在裕度條件下進行週期性讀取以早期偵測由於鐵電儲存材料中之損壞引起的經程式化FeFET之過度臨限電壓位移。舉例而言，抹除臨限電壓可為0.5V±0.2 V且經程式化臨限電壓可為1.5V ± 0.2V，使得可將正常讀取電壓設定處於約1V，而可將裕度讀取設定為約1.2V。需要程式化更新之任何切片需要被讀取且接著正確地經重新程式化至同一切片中或至同一記憶塊中或另一先前經抹除記憶塊中的經抹除切片中。凖揮發性FeFET之多個讀取可導致干擾抹除或程式化臨限電壓，且可需要將切片重寫成另一經抹除切片。藉由降低在讀取期間施加至控制閘極以及源極區及汲極區的電壓來抑制讀取干擾。然而，重複讀取可累積地引起讀取錯誤。此類錯誤可藉由需要運用錯誤校正碼（「ECC」）對資料進行編碼來恢復。典型地，各讀取操作涉及解碼經擷取之經編碼資料。解碼程序計算指示所擷取之資料是否已被損壞的校正子。基於該校正子，解碼程序判定損壞之位元（「錯誤位元」）在何處且在可能時進行必要校正。在一個具體實例中，對於512位元資料字，一個合適ECC方案偵測高達6個錯誤位元並校正高達5個錯誤位元。已經受10億次循環或更多次抹除或程式化操作的FeFET可使其極化狀態中之一者或兩者漂移至其指定操作臨限電壓窗口外部。此條件可導致錯誤位元。系統控制器可用備用字替換與FeFET相關聯之資料子組，且可調整抹除/程式化偏壓條件以達成用於FeFET之操作窗口。此相同修復/替換序列可包括於更新操作（典型地，在後台模式中操作）內，此係因為整個記憶體電路中之每一FeFET根據其排程藉由更新程序讀取。ECC編碼之字具有比資料字多10%或更多的位元，且因此在子組大小方面強加開銷成本且可增加讀取延遲（例如幾奈秒）。然而，合適的ECC方案在記憶體電路之壽命內極大地增強了記憶體可靠性。

對於本發明之凖揮發性記憶體之適當操作的一個要求為讀取及程式化更新大量FeFET、NOR記憶體串、頁面或切片的能力。舉例而言，凖揮發性1百萬兆位元晶片具有各自為128K位元之約8,000,000個切片。假定8個切片（約1百萬）的FeFET可並行地經程式化更新（例如在8個記憶塊中之各者中一個切片）且假定程式化更新時間為100.0微秒，則程式化更新整個晶片可在約100秒內達成。此大規模並行性在本發明之記憶體裝置中主要由於以下兩個關鍵因素係可能的；1）程式化或抹除機制需要每FeFET極低電流，從而允許1百萬或更多個FeFET經程式化在一起而不需擴展過度功率；及2）長NOR記憶體串固有的寄生電容器啟用預充電且暫時保持多個NOR記憶體串上之經預充電電壓。此等特性允許首先在裕度讀取模式下（或在ECC檢查模式下）讀取不同記憶塊上之眾多頁面或切片以判定是否需要更新，且若是，則所述頁面或切片經個別地預充電以用於程式化或程式化抑制且接著在單一並行操作中經程式化更新。平均留存時間約為10分鐘或更長的凖揮發性記憶體將允許系統控制器具有足夠的時間來恰當地程式化更新，且維持良好地在ECC恢復能力內之低錯誤率。

圖10a以簡化形式展示先前技術儲存系統800，其中微處理器（CPU）801與採用NAND快閃晶片804之快閃固態硬碟（SSD）中的系統控制器803通信。該SSD仿真硬碟機且NAND快閃晶片804並不直接與CPU 801通信且具有相對較長讀取延遲。圖10b以簡化形式展示使用本發明之記憶體裝置的系統架構850，其中藉由CPU 801經由輸入及輸出（I/O）埠861中之一或多者直接存取三維非揮發性FeFET NOR記憶體串陣列854或凖揮發性NOR記憶體串陣列855（或此兩者）。I/O埠861可為用於資料流入或流出NOR記憶體串陣列854及855的一或多個高速串列埠，或其可為8位元、16位元、32位元、64位元、128位元或隨機地存取（一次一個字）之任何合適大小之寬字。此存取可例如使用DRAM相容協定（例如DDR4）及未來較高速度工業標準記憶體介面協定或用於DRAM、SRAM或NOR快閃記憶體之其他協定來提供。I/O埠862處置儲存系統管理命令，其中快閃記憶體控制器853轉譯CPU命令以用於記憶體晶片管理操作及用於資料輸入以經程式化至記憶體晶片中。另外，CPU 801可使用I/O埠862以使用若干標準格式中之一者（例如CXL、PCIe、HBM、NVMe、eMMC、SD、USB、SAS或多千兆位元高資料速率埠）來寫入及讀取所儲存檔案。I/O埠862在系統控制器853與記憶體晶片中之FeFET NOR記憶體串陣列之間通信。

保持系統控制器或小晶片（例如，圖8b之系統控制器853）脫離記憶體晶片係有利的，此係因為各系統控制器典型地管理大量記憶體晶片，使得其儘可能地脫離連續進行中的裕度讀取/程式化更新操作，此可藉由簡單晶片上狀態機、定序器或專用微控制器而更高效地控制。舉例而言，可藉由晶片外控制器或晶片上藉由專用邏輯或狀態機而產生針對傳入資料的同位檢查位元（1位元）或更強大ECC字（典型地，介於幾個位元至70個位元或更多個位元之間）且使其與正經程式化之頁面或切片一起儲存。在裕度讀取操作期間，將針對經定址頁面在晶片上產生之同位位元與經儲存同位位元進行比較。若該兩個位元並不匹配，則控制器在標準讀取（亦即，非裕度）下再次讀取經定址頁面。若此產生同位位元匹配，則控制器將正確資料重新程式化至頁面中，即使其尚未完全損壞亦如此。若同位位元並不匹配，則晶片上專用ECC邏輯或晶片外控制器介入以偵測及校正不良位元並將正確資料較佳重寫至另一可用頁面或切片中，並永久地隱退錯誤頁面或切片。為了加速晶片上ECC操作，有利的是使晶片上互斥或或其他邏輯電路系統快速找到ECC匹配而不必在晶片外進行。替代地，記憶體晶片可具有一或多個高速I/O埠，其專用於與控制器通信以用於ECC及其他系統管理雜務（例如動態缺陷管理），以免干擾低延遲資料I/O埠。由於讀取或程式化更新操作之頻率可歸因於在過度程式化/抹除循環之後的FeFET磨損而在記憶體晶片之壽命內發生變化，因此控制器可將指示更新操作之間的時間間隔之值儲存於各記憶塊中（較佳儲存於高速快取切片中）。此時間間隔追蹤記憶塊之循環計數。另外，晶片或系統可具有溫度監測電路，其輸出資料用以根據經量測晶片溫度調變更新之頻率。

在具有出自4,000個記憶塊之僅8個記憶塊或所有記憶塊之0.2%或更少之記憶塊的1百萬兆位元晶片在任一時間經更新的實例中，可在後台模式下執行程式化更新操作，而所有其他記憶塊可與其預充電、讀取、程式化及抹除操作並行地繼續進行。在0.2%與99.8%的記憶塊之間存在位址衝突的情況下，系統控制器仲裁存取中之一者更緊急。舉例而言，系統控制器可搶佔程式化更新，從而暫時儲存中斷操作之狀態，以產生對快速讀取之優先級，接著返回至完成程式化更新。

概言之，在本發明之積體電路記憶體晶片中，各主動條帶及其多個關聯之導電字元線經架構為單埠隔離電容器，該單埠隔離電容器可經充電至預定電壓，所述電壓在讀取、程式化、程式化抑制或抹除操作期間保持半浮動（亦即，經受電荷經由基板電路系統中之串選擇電晶體洩漏出）。各主動條帶之彼隔離半浮動電容器（其與程式化或抹除與該主動條帶相關聯之三維NOR記憶體串中之FeFET所需的低電流耦合）使得有可能依序或同時地程式化、抹除或讀取大量隨機選定之記憶塊。在積體電路記憶體晶片內，第一記憶塊群組中之一或多者的NOR記憶體串首先經預充電且接著一起經抹除，而一或多個其他記憶塊群組的NOR記憶體串首先經預充電且接著一起經程式化或讀取。此外，抹除第一記憶塊群組及程式化或讀取第二記憶塊群組可依序或同時地發生。待用的記憶塊（例如儲存歸檔資料之記憶塊）較佳保持處於半浮動狀態，較佳在使其NOR記憶體串及導體設定處於接地電位之後與基板電路隔離。為了利用此等凖浮動NOR記憶體串之大規模並行讀取及程式化頻寬，有利的是，積體電路記憶體晶片將多個高速I/O埠（諸如，採用密集矽穿孔（TSV）之高頻寬記憶體（HBM））或更密集的異質整合連接器（例如，呈晶粒至晶粒或晶粒至晶圓之格式）併入其中。可在晶片上至及自此等I/O埠路由資料，例如以提供用於全球隨機存取或用於自晶片（讀取）或至晶片中（程式化或寫入）之串列資料串流之多個通道。

本發明之FeFET具有可選擇性地配置至空乏臨限電壓狀態（「空乏模式」）的附加優點。其中空乏模式FeFET具有可忽略的或無足輕重的源極-汲極漏電流。未經選擇用於讀取、寫入或抹除操作的NOR記憶體串可使其共同汲極區及其共同源極區偏壓至預定電壓差，以防止不處於空乏模式中的FeFET中之源極-汲極漏電流。當保持在此偏壓條件下時，NOR記憶體串具有無足輕重的或可忽略的漏電流。

在一些記憶體應用中，FeFET可經組織為差分對（a differential pair），其中各差分對中之一個FeFET保持第一二進位值且差分對中之另一FeFET保持相反的二進位值。差分對可用作鎖存器之輸入或輸出端子。差分對可由共用一共同閘極電極之儲存電晶體形成。

在此詳細描述中，本發明之各種具體實例或實例可以眾多方式實施，包括實施為製程；設備；系統；及物質之組成。上文連同繪示本發明之原理的隨附圖式提供本發明之一或多個具體實例的詳細描述。結合此類具體實例描述本發明，但不限於任何具體實例。在本發明之範圍內的眾多修改及變化係可能的。本發明之範圍僅受申請專利範圍限制，且本發明涵蓋眾多替代方案、修改以及等效物。在該描述中闡述眾多特定細節以便提供對本發明之透徹理解。出於實例之目的提供此等細節，且可根據申請專利範圍在不存在此等特定細節中之一些或全部的情況下實踐本發明。出於清晰之目的，技術領域中已知關於本發明的技術材料尚未詳細地描述，使得本發明不會被不必要地遮蔽。本發明係由附加於此處之申請專利範圍界定。

100:概念化記憶體結構 101:基板 110:平面 110Ref:可程式化參考平面 111:鐵電場效電晶體（FeFET） 112:主動條帶/NOR記憶體串 112Ref:可程式化參考NOR記憶體串 113:頁面 114:切片 114Ref:可程式化參考切片 115:行 116:切片/快取儲存器 117:備用平面 150L:NOR記憶體串 150R:NOR記憶體串 151a:共同局部字元線 151b:局部字元線 151n:局部字元線/控制閘極 152-1:鐵電場效電晶體（FeFET） 152-2:鐵電場效電晶體（FeFET） 152-3:鐵電場效電晶體（FeFET） 152-4:鐵電場效電晶體（FeFET） 152L-1:鐵電場效電晶體（FeFET） 152L-2:鐵電場效電晶體（FeFET） 152L-3:鐵電場效電晶體（FeFET） 152L-4:鐵電場效電晶體（FeFET） 152R-1:鐵電場效電晶體（FeFET） 152R-2:鐵電場效電晶體（FeFET） 152R-3:鐵電場效電晶體（FeFET） 152R-4:鐵電場效電晶體（FeFET） 153-1:共同源極線 153-2:共同源極線 153-3:共同源極線 153-4:共同源極線 154-1:共同位元線 154-2:共同位元線 154-3:共同位元線 154-4:共同位元線 200:半導體結構/記憶體結構 201:半導體基板 202-0:主動層 202-1:主動層 202-3:主動層 202-4:水平主動層 202-5:水平主動層 202-6:水平主動層 202-7:水平主動層 203:隔離層/隔離介電層 203-0:隔離層/碳氧化矽（SiOC）層 203-1:隔離層 203-2:隔離層 203-3:隔離層 203-4:隔離層 203-5:隔離層 203-6:隔離層 203-7:隔離層 204a:金屬層/氮化矽（SiN）層 204b:n ⁺多晶矽或矽層/n ⁺摻雜非晶矽層/源極層 204c:犧牲介電層/矽層/p ^-摻雜層/犧牲氧化層 204d:n ⁺多晶矽或矽層/n ⁺摻雜非晶矽層/位元線層 204e:氮化矽（SiN）層 204f:選用導電層或金屬層/低電阻率金屬層/導體層 204g:選用導電層或金屬層/低電阻率層/導體層 205:體積 205-0:埋入式接點 205-1:埋入式接點/接觸開口 206:感測放大器/基板電路系統/輸入/輸出通道/電壓源 206-0:基板電路系統/接點 206-1:基板電路系統/接點 208-CHG:局部預充電字元線 208g-a:局部字元線/全局字元線/全局字元線導體 208g-s:全局字元線/局部字元線 208W:局部字元線 208W-s:局部字元線 210:遮罩層 211:記憶體結構之第一部分 218:開口/軸桿 220a:主動層 223:n ⁺矽層之部分 224:金屬層 231L:介電層 231R:介電層 240:襯墊氧化物 241:蝕刻停止層 242:氧化物襯套/氧化物襯套層 243:犧牲材料 244:硬式遮罩 245:隔離層/隔離SiOC層 246:直線開口 247:介電材料 250:通道多晶矽層/通道材料 260:硬式遮罩 261:橢圓形開口 261a:主動堆疊 261b:主動堆疊 261-0:埋入式接點 261-n:埋入式接點 262:全局字元線驅動器 262-0:接點 262-n:接點/電路 264:全局字元線著陸墊/極化層 265:非晶矽襯套/非晶襯套層 266:氧化物 267:溝槽 270:經解碼位元線連接/連接件 272:導電材料 272t:頂蓋 280:硬線解碼之源極線連接 284:氮化矽襯套/氮化矽襯套層 285:ALD氧化矽襯套 286:犧牲材料 290:選用導柱 303:預充電電晶體/預充電薄膜電晶體 360:局部寄生電容器 800:先前技術儲存系統 801:微處理器（CPU） 803:系統控制器 804:NAND快閃晶片 850:系統架構 853:快閃記憶體控制器 854:三維非揮發性FeFET NOR記憶體串陣列 855:凖揮發性NOR記憶體串陣列 861:輸入及輸出（I/O）埠 862:I/O埠 863:控制器 1105:隔離層 1118:溝槽 1119:溝槽之部分/軸桿 1123:介電材料/氧化矽 1129:導電材料/導體材料 1150:犧牲層/通道替代犧牲層 1401:波形 1402:波形 1403:波形 1404:波形 1411:鐵電場效電晶體（FeFET） 1413:鐵電場效電晶體（FeFET） 1414:鐵電場效電晶體（FeFET） 1415:鐵電場效電晶體（FeFET） 1420-1:NOR記憶體串 1420-2:NOR記憶體串 1420-3:NOR記憶體串 1420-4:NOR記憶體串 A:區域 A-A':線 B:區域 BL _j:共同位元線 C-C':線 C:寄生電容/累積電容/寄生電容器 I _d:汲極電流 I/O:輸入/輸出 Q1:象限 Q2:象限 Q3:象限 Q4:象限 SA:差分感測放大器 SA(a):感測放大器 SA(b):感測放大器 SA(c):感測放大器 SL _j:共同源極線 SSD:快閃固態硬碟 V _bb:反向偏壓電壓 V _bl:讀取參考電壓/FeFET共用電壓源/位元線電壓 V _erase:抹除電壓/位元線電壓 V _g:施加之閘極電壓 V _inhibit:抑制電壓/位元線電壓/程式化抑制電壓 V _prog:程式化電壓 V _progr:電壓 V _ss:源極電壓/位元線電壓/源參考電壓/預充電電壓 WL _k:共同字元線

在以下實施方式及隨附圖式中揭示本發明之各種具體實例。儘管圖式描繪本發明之各種實例，但本發明不受所描繪之實例限制。應理解，在圖式中，相同參考編號指定相同結構元件。又，應理解，圖中之描繪未必按比例。

[圖1]（其包括圖1a-1及圖1a-2）展示根據本發明之一個具體實例的概念化記憶體結構100，其繪示NOR記憶體串之陣列中之鐵電場效電晶體（FeFET）的組織。

[圖1b]展示根據本發明之一個具體實例的四個NOR記憶體串對之基本電路表示，各NOR記憶體串對包括設置於同一平面（亦即，平面159-1、159-2、159-3及159-4中之一者）上之兩個NOR記憶體串。

[圖1c]展示根據本發明之一個具體實例的四個NOR記憶體串之基本電路表示，各NOR記憶體串設置於平面159-1、159-2、159-3及159-4中之一各別平面上。

[圖2a]展示根據本發明之一個具體實例的在主動層202-0至202-7（各自藉由隔離層203-0至203-7中之一者與下一主動層分離）已形成於半導體基板201上之後，但在個別主動條帶形成之前，半導體結構200在Y-Z平面中的橫截面。

[圖2b-1]、[圖2b-2]、[圖2b-3]、[圖2b-4]及[圖2b-5]展示根據本發明之一個具體實例的主動層220a之各種實例。

[圖2c]展示通過埋入式接點205-0及205-1之圖2a之結構200在Y-Z平面中的橫截面，所述埋入式接點將主動層202-0及202-1之n ⁺矽層204b連接至半導體基板201中之電路系統206-0及206-1。

[圖2d(i)]、[圖2d(ii)]、[圖2e(i)]、[圖2e(ii)]、[圖2f(i)]、[圖2f(ii)]、[圖2g(i)]、[圖2g(ii)]、[圖2h(i)]、[圖2h(ii)]、[圖2i(i)]、[圖2i(ii)]、[圖2j(i)]、[圖2j(ii)]、[圖2k(i)]及[圖2k(ii)]繪示根據本發明之一個具體實例的用於形成包括NOR記憶體串陣列之模組電路或記憶塊之例示性製程的步驟，該NOR記憶體串陣列包括一陣列部分（亦即，記憶體結構200）；特定言之，圖2k繪示在形成FeFET之閘極堆疊之步驟之前的提供用於各FeFET之通道區的步驟；該通道區可藉由分別結合圖3a至圖3b、圖4a至圖4c及圖5a至圖5f所描述之製程步驟群組中之任一個群組提供。

[圖2l]展示根據本發明之一個具體實例的通過一列局部字元線208g-a之X-Z平面橫截面，其展示由主動層202-7及202-6形成之主動條帶。

[圖2m]展示圖2k之具體實例中之水平主動層202-4至202-7的三維視圖，其中局部字元線或局部預充電字元線連接至全局字元線208g-s及全局字元線208g-a，且將各主動條帶展示為使其N ⁺層204d（充當汲極區）經由選擇電路連接至電壓供應件（例如V _ss、V _bl _、V _pgm、V _inhibit及V _erase）、鄰近於記憶體陣列抑或在記憶體陣列正下方配置的解碼、感測及其他電路中之任一者。

[圖3a]及[圖3b]繪示根據本發明之一個具體實例的用於形成NOR記憶體串陣列之FeFET中之閘極堆疊的製程步驟之第一群組。

[圖4a]、[圖4b]及[圖4c]繪示根據本發明之一個具體實例的用於形成NOR記憶體串陣列中之FeFET中之閘極堆疊的製程步驟之第二群組。

[圖5a]、[圖5b]、[圖5c]、[圖5d(i)]、[圖5d(ii)]、[圖5e(i)]、[圖5e(ii)]、[圖5f(i)]以及[圖5f(ii)]繪示根據本發明的一個具體實例的用於形成NOR記憶體串陣列之FeFET中之閘極堆疊的製程步驟之第三群組。

[圖6a]展示根據本發明之一個具體實例的記憶體結構200之X-Z橫截面圖，其表示在由圖3a至圖3b、圖4a至圖4c以及圖5a至圖5f(i)所繪示的製程步驟之任何群組下所製造的主動堆疊261a及261b。

[圖6b]展示根據本發明之一個具體實例的記憶體結構200之X-Z橫截面圖，其表示在由圖5a至5f(ii)所繪示之製程步驟之群組下所製造的主動堆疊261a及261b。

[圖6c]展示根據本發明之一個具體實例的在通道最後製造過程下製造的記憶體結構200之X-Z橫截面圖。

[圖7a]展示回應於傳統FeFET中之施加之閘極電壓（V _g）的汲極電流（I _d）之磁滯。

[圖7b]展示根據本發明之一個具體實例的對NOR記憶體陣列中之薄膜FeFET中之經施加閘極電壓（V _g）的汲極電流（I _d）回應之合乎需要的磁滯。

[圖7c]展示根據本發明之一個具體實例的NOR記憶體串1420-1至1420-4中之FeFET的電路示意圖。

[圖8]繪示用於設定n ⁺矽層204d中之源極電壓V _ss的方法及電路元件；特定言之，源極電壓V _ss可經由硬線解碼之源極線連接280（虛線），或替代地藉由啟動預充電FeFET 303及經解碼位元線連接270設定至用於位元線電壓V _ss、V _bl、V _pgm、V _inhibit及V _erase之電壓源中的任一者。

[圖9a]展示半導體結構600，其為組織成象限Q1至Q4的NOR記憶體串陣列之三維表示；在各象限中，（i）眾多NOR記憶體串各自在沿著Y方向延伸之主動條帶中形成（例如NOR記憶體串112），（ii）頁面沿著X方向延伸（例如頁面113），頁面中之各位元對應於來自處於對應Y位置之各NOR記憶體串之一FeFET，在頁面中之NOR記憶體串具有相同的對應Z位置（亦即，屬於同一主動層）；（iii）切片在X方向及Z方向兩者上延伸（例如切片114），其中各切片中之位元係由相同對應Y位置之頁面提供，一個頁面來自平面中之各者，且（iv）平面沿著X方向及Y方向兩者延伸（例如平面110），各平面中之位元係由處於給定Z位置之所有頁面提供（亦即，屬於同一主動層）。

[圖9b]展示圖9a之結構600，其展示象限Q4中之可程式化參考串112-Ref中的FeFET及象限Q2中之NOR記憶體串112中的FeFET耦接至感測放大器SA(a)，Q2及Q4為「鏡像象限」；圖9b亦展示（i）象限Q3中之可程式化參考切片114-Ref（由區域A指示）類似地為共用感測放大器SA(b)的鏡像象限Q1中之切片114提供對應參考FeFET；及（ii）象限Q2中之可程式化參考平面110-Ref將對應參考FeFET提供至共用感測放大器SA(c)的鏡像象限Q1中之平面110，且亦向同一象限中之NOR記憶體串（例如NOR記憶體串112）提供對應參考FeFET。

[圖9c]展示圖9a之結構600，其展示切片116由於其緊接其感測放大器及電壓源206而用作高速快取；圖9c亦展示備用平面117，其可用於提供替換或取代象限Q2中之NOR記憶體串或頁面。

[圖10a]以簡化形式展示先前技術儲存系統800，其中微處理器（CPU）801與使用NAND快閃晶片804之快閃固態硬碟（SSD）中的系統控制器803通信；該SSD仿真硬碟機且NAND快閃晶片804並不直接與CPU 801通信且具有相對較長讀取延遲。

[圖10b]以簡化形式展示使用本發明之記憶體裝置的系統架構850，其中NOR記憶體串陣列854及855之FeFET經由一或多個輸入及輸出（I/O）埠861與CPU 801直接通信或經由控制器863與CPU 801間接通信。

[圖11a]、[圖11b]、[圖11c]、[圖11d]、[圖11e]、[圖11f]、[圖11g]、[圖11h]、[圖11i(i)]、[圖11i(ii)]、[圖11j(i)]、[圖11j(ii)]、[圖11k(i)]、[圖11k(ii)]、[圖11l(i)]、[圖11l(ii)]、[圖11m(i)]、[圖11m(ii)]、[圖11n(i)]、[圖11n(ii)]、[圖11o(i)]、[圖11o(ii)]、[圖11p(i)]、[圖11p(ii)]、[圖11q(i)]、[圖11q(ii)]、[圖11r(i)]及[圖11r(ii)]繪示根據本發明之一個具體實例的例額外製程，其中在形成鐵電層之後，用於NOR記憶體串陣列之FeFET的通道區係藉由替換早期形成之犧牲層來形成。

100:概念化記憶體結構

101:基板

110:平面

111:鐵電場效電晶體(FeFET)

112:主動條帶/NOR記憶體串

208g-a:局部字元線/全局字元線/全局字元線導體

208g-s:全局字元線/局部字元線

208W:局部字元線

Claims

一種形成於半導體基板之平面表面上方之記憶體結構，其經組織為NOR記憶體串之三維陣列，每個NOR記憶體串包含共用共同汲極區、共同源極區之複數個薄膜鐵電電晶體（FeFET），該共同源極區及該共同汲極區各自沿著實質上平行於該半導體基板之第一方向延伸，其中每個FeFET進一步包含（i）與該共同源極區接觸之通道區，（ii）充當閘極電極之導電層及（iii）與該通道區接觸之可電極化層。
如請求項1之記憶體結構，其中每個FeFET之該共同源極區、該共同汲極區及該通道區包含結晶矽或多晶矽。
如請求項1之記憶體結構，其中每個FeFET包含無接面場效電晶體。
如請求項3之記憶體結構，其中所述FeFET之該通道區包含氧化物半導體。
如請求項4之記憶體結構，其中該氧化物半導體包含以下各者中之一或多者：氧化銦鋅及氧化銦鎵鋅。
如請求項4之記憶體結構，其中該共同汲極區及該共同源極區各自包含金屬。
如請求項6之記憶體結構，其中該金屬包含以下各者中之一或多者：鉬、鈦、鎢、鑭、鉭、釕、前述金屬之任何矽化物、前述金屬之任何氮化物及前述金屬之任何組合。
如請求項1之記憶體結構，其中該可極化層包含以下各者中之一或多者：氧化鉿（HfO ₂）及氧化鋯(ZrO ₂)之層壓層、摻鋯氧化鉿（HfO: Zr）、摻鋁鋯氧化鉿（HfZrAlO）、摻鋁氧化鉿（HfO ₂: Al）、摻矽氧化鉿（HfO ₂：Si）、摻鑭氧化鉿（HfO ₂：La）、氧化鉿鋯（HfZrO）、氮氧化鉿鋯（HfZrON）、氧化鉿鋯鋁（HfZrAlO）、包括鋯雜質之任何氧化鉿以及前述材料之組合。
如請求項4之記憶體結構，其中該氧化物半導體具有超過4.0 cm ²/V之電荷載子遷移率。
如請求項4之記憶體結構，其中該通道區中之該氧化物半導體係藉由在200.0至450.0℃之間的一溫度下沈積而形成。
如請求項1之記憶體結構，其中所述FeFET之所述可極化層彼此電隔離。
如請求項1之記憶體結構，其中每個FeFET進一步包含在該通道區與該可極化層之間的界面介電層，該界面介電層之介電常數大於化學計量氧化矽之介電常數。
如請求項12之記憶體結構，其中該界面介電層包含氮化矽層及氧化鋁層中之一或多者。
如請求項12之記憶體結構，其中該界面介電層是藉由氧化矽或氮氧化矽之氮化而形成。
如請求項12之記憶體結構，其中將來自形成於該通道區之表面上的氧化物進行氮化而轉換成該界面介電層。
如請求項15之記憶體結構，其中該氮化是使用氨退火來進行。
如請求項12之記憶體結構，其中該界面介電層具有介於1.5至2.0之間的折射率。
如請求項12之記憶體結構，其中該界面介電層具有大於3.9之介電常數。
如請求項12之記憶體結構，其中該界面介電層是使用以下各者中之一或多者來處理：脈衝臭氧及氫或氘環境中之熱退火。
如請求項12之記憶體結構，其中該界面介電層包含以下各者中之一或多者：氧化鋁、氧化鋯（ZrO ₂）、氮氧化矽（SiON）、氮化矽（Si ₃N ₄）及氧化矽（SiO ₂）。
如請求項1之記憶體結構，其中三維陣列包含NOR記憶體串之堆疊，其中藉由各堆疊，所述NOR記憶體串設置於沿著第二方向距該半導體基板之該平面表面逐漸變大的預定距離處。
如請求項21之記憶體結構，其中NOR記憶體串之各堆疊具有預定數目個NOR記憶體串。
如請求項21之記憶體結構，其中所述堆疊是各自以實質上沿著正交於該第一方向及該第二方向兩者之第三方向延伸的列配置。
如請求項23之記憶體結構，其中各堆疊中之FeFET之第一群組的所述導電層形成沿著該第二方向延伸之一第一導體，每個FeFET屬於該各堆疊內之不同的NOR記憶體串。
如請求項24之記憶體結構，其中該同一堆疊中之FeFET之第二群組的所述導電層形成沿著該第二方向在所述堆疊之相對側上延伸的第二導體，各FeFET屬於該堆疊內之一不同NOR記憶體串。
如請求項24之記憶體結構，其中該第一導體及該第二導體沿著該第一方向彼此偏移。
如請求項24之記憶體結構，其中電流實質上沿著該第二方向在每個FeFET之該通道區中流動。
一種用於操作如請求項25之記憶體結構內之選定FeFET之方法，其包含在程式化或抹除操作期間：（i）在與該選定FeFET相關聯之該閘極電極上施加第一電壓，及在該選定FeFET之該共同源極區及該共同汲極區兩者上施加第二電壓，其中該第一電壓及該第二電壓各自具有足以對該選定FeFET進行程式化或抹除之量值差異；（ii）對於與該選定FeFET共用該第一導體的每個FeFET，在該FeFET之該共同汲極區上施加第三電壓使得該第一電壓與該第三電壓在量值上相差該選定FeFET之該量值差異的一半抑或該選定FeFET之該量值差異的三分之一；及（ii）對於與該選定FeFET共用共同汲極區的每個FeFET，在與該FeFET相關聯之共同閘極電極上施加第四電壓，使得該第二電壓與該第四電壓在量值上相差該選定FeFET之該量值差異的一半抑或該選定FeFET之該量值差異的三分之一。
如請求項28之方法，其中（i）該選定FeFET具有代表經程式化狀態抑或經抹除狀態之臨限電壓，且（ii）當該選定FeFET處於經程式化狀態時，該臨限電壓是負值，該方法進一步包含在讀取操作期間，將大於該負值的升壓電壓施加至該選定FeFET之該共同源極區。
如請求項29之方法，其進一步包含，在對該選定FeFET進行程式化或抹除操作之期間，更新共用該選定FeFET之一共同電極的一或多個FeFET。
如請求項21之記憶體結構，其中各堆疊內之所述NOR記憶體串藉由隔離層而彼此隔離。
如請求項31之記憶體結構，其中該可極化層是使用選擇性沈積技術而沈積，該選擇性沈積技術防止該可極化層沈積於該隔離層上。
如請求項32之記憶體結構，其中該選擇性沈積是在臭氧環境中在200.0℃至350.0℃之間的溫度下進行。
如請求項32之記憶體結構，其中該選擇性沈積包括在400℃與1000℃之間的一溫度下進行的沈積後退火步驟。
如請求項32之記憶體結構，其中該隔離層包含碳氧化矽（SiOC）。
如請求項1之記憶體結構，其中每個NOR記憶體串進一步包含一或多個預充電電晶體，各預充電電晶體經配置以在經啟動時對該共同源極區預充電至被提供到該共同汲極區上的電壓。
如請求項1之記憶體結構，其中用於支援記憶體操作之電路系統形成於所述FeFET下方之該半導體基板的該平面表面處。
如請求項37之記憶體結構，其中用於支援記憶體操作之該電路系統包括類比電路及數位電路兩者。
如請求項37之記憶體結構，其進一步包含形成於該NOR記憶體串陣列上方並與該NOR記憶體串陣列電連接之互連導體層，該互連導體層經設置以用於在所述NOR記憶體串及用於支援記憶體操作之該電路系統之間路由控制及資料信號。
如請求項39之記憶體結構，其中用於支援記憶體操作之該電路系統包含以下各者中之兩者或多於兩者：位移暫存器、鎖存器、感測放大器、參考單元、電力供應線、偏壓及參考電壓產生器、反轉器、NAND、NOR、互斥或及其他邏輯閘、輸入/輸出驅動器、位址解碼器、其他記憶體元件、定序器、狀態機及從外部控制電路接收控制及資料信號之資料處理電路系統。
如請求項40之記憶體結構，其中該外部控制電路形成於單獨半導體基板上。
如請求項40之記憶體結構，其中所述半導體基體設置於積體電路封裝中。
如請求項41之記憶體結構，其中所述半導體基板是晶圓接合的。
如請求項37之記憶體結構，其進一步包含形成於該NOR記憶體串陣列與該平面表面之間的互連導體，所述互連導體在該支援電路系統、所述FeFET電晶體之所述共同汲極區及所述FeFET之所述導電層之間電連接。
如請求項1之記憶體結構，其中在該閘極電極與該共同源極區或該共同汲極區之間施加第一電壓差後，每個FeFET在電性上處於兩種極化狀態中之第一極化狀態，且在該閘極電極與該共同源極區或該共同汲極區之間施加一第二電壓差後，每個FeFET在電性上處於該兩種極化狀態中之一第二極化狀態。
如請求項1之記憶體結構，其中該可極化層直接接觸該通道區。
如請求項1之記憶體結構，其中該可極化層是使用化學或物理氣相沈積、ALD或蒸發來沈積。
如請求項1之記憶體結構，其中該可極化層之一部分設置於該共同源極區與該共同汲極區之間的凹槽中。
如請求項48之記憶體結構，其中該可極化層是使用犧牲材料而形成，該犧牲材料保護在該凹槽內部的該可極化層之第一部分但允許該可極化層之第二部分自所述隔離層移除。
如請求項48之記憶體結構，其中在該凹槽內，該鐵電材料嵌入於介電材料中。
如請求項50之記憶體結構，其中該介電材料包含氧化矽。
如請求項48之記憶體結構，其中該共同汲極區嵌入於該凹槽內之介電材料。
如請求項52之記憶體結構，其中該介電材料包含氧化矽。
如請求項1之記憶體結構，其中該通道區在該可極化層之後形成。
如請求項1之記憶體結構，其進一步包含鄰近於該共同汲極區並與該共同汲極區電接觸的金屬層。
如請求項1之記憶體結構，其中用於抹除及程式化狀態之該FeFET極化是在單一電壓極性情況下達成。
如請求項1之記憶體結構，其中每個FeFET之程式化利用一閘極誘發之汲極洩漏（GIDL）效應。
如請求項1之記憶體結構，其中每個FeFET之程式化包含在該共同汲極區與該共同源極區之間施加一電壓差，從而在該通道區中產生電荷載子。
如請求項58之記憶體結構，其中該電壓差介於0.5伏特與2.0伏特之間。
如請求項1之記憶體結構，其中每個FeFET可選擇性地配置為空乏臨限電壓狀態。
如請求項60之記憶體結構，其中所述NOR記憶體串中之一者中的所述FeFET中之一者經配置為該空乏臨限電壓狀態，且其中，在操作期間，該FeFET之該共同汲極區及該共同源極區分別經預充電至第一預定電壓及第二預定電壓。
如請求項61之記憶體結構，其中除了處於該空乏臨限電壓狀態之該FeFET之外，在該NOR記憶體串中的所述FeFET各自在該操作期間在其各別的共同源極區與共同汲極區之間具有實質上為零的傳導電流。
如請求項62之記憶體結構，其中處於該空乏臨限電壓狀態之該FeFET具有實質上為零的源極-汲極漏電流。
如請求項1之記憶體結構，其中第一NOR記憶體串之第一FeFET及第二NOR記憶體串之第二FeFET操作為差分對，其中該第一FeFET保持第一二進位值且該第二FeFET保持不同於該第一二進位值之二進位值。
如請求項64之記憶體結構，其中該第一FeFET之該閘極電極及該第二FeFET之該閘極電極電連接。
如請求項64之記憶體結構，其中該第一FeFET之該共同汲極區及該第二FeFET之該共同汲極區充當鎖存器之輸入或輸出端子。