KR102298661B1 - 저장 장치 및 그것의 초기화 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 저장 장치의 초기화 방법은, 리셋 신호에 응답하여 적어도 하나의 인터페이스 칩을 설정하는 단계, 비휘발성 메모리 초기화 신호에 응답하여 적어도 하나의 비휘발성 메모리 장치로부터 부트 로더를 로딩하는 단계, 및 상기 부트 로더를 이용하여 비휘발성 메모리 장치들을 초기화시키는 단계를 포함하고, 상기 비휘발성 메모리 초기화 신호는 상기 설정된 적어도 하나의 인터페이스 칩을 통하여 상기 적어도 하나의 비휘발성 메모리 장치로 전송된다.

Description

저장 장치 및 그것의 초기화 방법{STORAGE DEVICE AND INITIALIZING METHOD THEREOF}
본 발명은 저장 장치 및 그것의 초기화 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 안전하게 초기화 동작을 수행하는 저장 장치 및 그것의 초기화 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 저장 장치의 초기화 방법은, 리셋 신호에 응답하여 적어도 하나의 인터페이스 칩을 설정하는 단계, 비휘발성 메모리 초기화 신호에 응답하여 적어도 하나의 비휘발성 메모리 장치로부터 부트 로더를 로딩하는 단계, 및 상기 부트 로더를 이용하여 비휘발성 메모리 장치들을 초기화시키는 단계를 포함하고, 상기 비휘발성 메모리 초기화 신호는 상기 설정된 적어도 하나의 인터페이스 칩을 통하여 상기 적어도 하나의 비휘발성 메모리 장치로 전송된다.
실시 예에 있어서, 상기 리셋 신호는 외부로부터 입력된 초기화 명령, 내부적으로 발생된 초기화 명령, 파워-온, 혹은 사용자의 버튼 동작에 응답하여 발생된다.
실시 예에 있어서, 상기 리셋 신호는 적어도 하나의 제어 신호에 의해 구성된 명령으로써 상기 적어도 하나의 인터페이스 칩에 입력된다.
실시 예에 있어서, 상기 리셋 신호는 상기 적어도 하나의 인터페이스 칩의 적어도 하나의 리셋 핀에 입력된다.
실시 예에 있어서, 상기 적어도 하나의 인터페이스 칩에 대한 레이어 뎁쓰(layer depth)를 확인하는 단계를 더 포함한다.
실시 예에 있어서, 상기 레이어 뎁쓰에 따라 상기 리셋 신호의 개수가 결정된다.
실시 예에 있어서, 레이어 뎁쓰 체크 명령을 발생하는 단계; 상기 레이어 뎁쓰 체크 명령을 상기 적어도 하나의 인터페이스 칩에 전송하는 단계; 및 상기 레이어 뎁쓰 체크 명령을 상기 비휘발성 메모리 장치들로 전송하는 단계를 더 포함한다.
실시 예에 있어서, 상기 레이어 뎁쓰 체크 명령에 응답하여 상기 비휘발성 메모리 장치들의 내부 채널 구성 정보를 포함하는 비휘발성 메모리 확인 신호를 발생하는 단계를 더 포함한다.
실시 예에 있어서, 상기 비휘발성 메모리 확인 신호에 응답하여 상기 내부 채널 구성 정보 및 상기 적어도 하나의 인터페이스 칩의 설정 정보를 포함하는 인터페이스 칩 확인 신호를 더 포함하고, 상기 인터페이스 칩 확인 신호를 이용하여 상기 레이어 뎁쓰가 판별된다.
실시 예에 있어서, 상기 레이어 뎁쓰 확인이 실패하였는 지를 판별하는 단계를 더 포함한다.
실시 예에 있어서, 상기 레이어 뎁쓰 확인이 실패할 때, 상기 비휘발성 메모리 장치로부터 상기 부트 로더를 로딩하는 단계를 더 포함한다.
실시 예에 있어서, 상기 적어도 하나의 인터페이스 칩의 레이어 뎁쓰를 다시 확인하는 단계를 더 포함한다.
실시 예에 있어서, 상기 적어도 하나의 인터페이스 칩은, 채널을 통하여 외부의 메모리 제어기에 연결되고, 제 1 레이어를 형성하는 제 1 인터페이스 칩; 및 분기 채널들을 통하여 상기 제 1 인터페이스 칩에 연결되고, 제 2 레이어를 형성하는 제 2 및 제 3 인터페이스 칩들을 포함하고, 상기 제 2 및 제 3 인터페이스 칩들 각각은 상기 분기 채널들 각각에 복수의 내부 채널들을 연결한다.
실시 예에 있어서, 상기 저장 장치의 초기화 동작을 실행하기 위한 부트 코드를 저장하는 코드 메모리를 더 포함하고, 상기 부트 코드를 통하여 상기 초기화 동작이 수행된다.
본 발명의 실시 예에 따른 적어도 하나의 비휘발성 메모리 패키지 및 상기 적어도 하나의 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 패키지는 상기 메모리 제어기에 적어도 하나의 채널을 통해 연결된 적어도 하나의 인터페이스 칩, 및 적어도 하나의 인터페이스 칩을 통하여 복수의 내부 채널들에 연결된 복수의 비휘발성 메모리 장치들을 포함하는 저장 장치의 초기화 방법은, 상기 적어도 하나의 인터페이스 칩에 대한 레이어 뎁쓰를 확인하는 단계; 상기 레이어 뎁쓰에 따라 상기 적어도 하나의 인터페이스 칩을 리셋시키는 단계; 상기 적어도 하나의 인터페이스 칩에 연결되고, 부트 로더를 저장하는 비휘발성 메모리 장치를 선택하는 단계; 상기 비휘발성 메모리 장치에 대한 비지 클리어(busy clear)를 수행하는 단계; 및 상기 비휘발성 메모리 장치로부터 상기 적어도 하나의 인터페이스 칩을 통하여 상기 부트 로더를 읽는 단계를 포함한다.
실시 예에 있어서, 상기 레이어 뎁쓰를 확인하는 단계는, 상기 레이어 뎁쓰 체크 명령을 발생하는 단계; 상기 레이어 뎁쓰 체그 명령을 상기 적어도 하나의 인터페이스 칩에 전송하는 단계; 상기 적어도 하나의 인터페이스 칩으로부터 상기 레이어 뎁쓰 체크 명령을 상기 복수의 내부 채널들 각각에 연결된 상기 복수의 비휘발성 메모리 장치들로 전송하는 단계; 상기 복수의 비휘발성 메모리 장치들로부터 상기 복수의 내부 채널들 각각에 연결된 비휘발성 메모리 구성 정보를 포함하는 비휘발성 메모리 확인 신호를 발생하는 단계; 상기 적어도 하나의 인터페이스 칩에서 상기 비휘발성 메모리 확인 신호에 응답하여 상기 비휘발성 메모리 구성 정보 및 상기 적어도 하나의 인터페이스 칩의 설정 정보를 포함하는 인터페이스 칩 확인 신호를 발생하는 단계; 및 상기 인터페이스 칩 확인 신호를 이용하여 상기 레이어 뎁쓰를 판별하는 단계를 포함한다.
실시 예에 있어서, 상기 레이어 뎁쓰를 확인하는 단계는, 상기 레이어 뎁쓰를 확인이 실패할 때, 상기 복수의 비휘발성 메모리 장치들에 대한 초기화 동작을 진행한 뒤, 상기 레이어 뎁쓰를 다시 확인하는 단계를 더 포함한다.
실시 예에 있어서, 상기 적어도 하나의 채널은 복수의 채널들을 포함하고, 상기 복수의 채널들 각각에 연결된 비휘발성 메모리 장치들은 채널별로 초기화 동작이 진행된다.
실시 예에 있어서, 상기 적어도 하나의 인터페이스 칩은 복수의 인터페이스 칩들을 포함하고, 상기 복수의 인터페이스 칩들은 동일하게 리셋된다.
실시 예에 있어서, 상기 적어도 하나의 인터페이스 칩은 복수의 인터페이스 칩들을 포함하고, 상기 복수의 인터페이스 칩들은, 상기 레이어 뎁쓰 혹은 레이어에 따라 서로 다르게 리셋된다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 패키지, 및 상기 적어도 하나의 비휘발성 메모리 패키지에 적어도 하나의 채널을 통하여 연결되고, 상기 적어도 하나의 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 패키지는, 상기 적어도 하나의 채널에 연결되는 적어도 하나의 인터페이스 칩, 및 상기 적어도 하나의 인터페이스 칩을 통하여 상기 적어도 하나의 채널과 복수의 내부 채널들을 연결하고, 상기 복수의 내부 채널들 각각에 연결된 복수의 비휘발성 메모리 장치들을 포함하고, 상기 메모리 제어기는, 초기화 동작시 상기 적어도 하나의 인터페이스 칩을 리셋시키는 리셋 신호를 발생하고, 상기 리셋 신호 발생 이후에 소정의 시간이 경과한 후에 비휘발성 메모리 초기화 신호를 발생하고, 상기 비휘발성 메모리 초기화 신호에 응답하여 상기 복수의 내부 채널들 중 적어도 하나에 연결된 복수의 비휘발성 메모리 장치들 중 적어도 하나로부터 로딩된 부트 로더를 입력 받고, 상기 부트 로더를 이용하여 상기 복수의 내부 채널들 각각에 연결된 상기 복수의 비휘발성 메모리 장치들을 초기화시킨다.
실시 예에 있어서, 상기 적어도 하나의 인터페이스 칩은, 상기 적어도 하나의 채널에 연결되고, 제 1 레이어를 형성하는 제 1 인터페이스 칩; 및 분기 채널들을 통하여 상기 제 1 인터페이스 칩에 연결되고, 제 2 레이어를 형성하는 제 2 및 제 3 인터페이스 칩들을 포함하고, 상기 제 2 및 제 3 인터페이스 칩들 각각은 상기 분기 채널들 각각에 복수의 내부 채널들을 연결한다.
실시 예에 있어서, 상기 적어도 하나의 채널은 복수의 채널들을 포함하고, 상기 적어도 하나의 인터페이스 칩은, 상기 복수의 채널들 각각에 연결되고, 제 1 레이어를 형성하는 제 1 인터페이스 칩들; 및 분기 채널들을 통하여 상기 제 1 인터페이스 칩들 각각에 연결되고, 제 2 레이어를 형성하는 제 2 및 제 3 인터페이스 칩들을 포함하고, 상기 제 2 및 제 3 인터페이스 칩들 각각은 상기 분기 채널들 각각에 복수의 내부 채널들을 연결한다.
실시 예에 있어서, 상기 초기화 동작을 실행하는데 필요한 부트 코드를 저장하는 코드 메모리를 더 포함한다.
실시 예에 있어서, 상기 복수의 비휘발성 메모리 장치들 각각은 수직형 낸드 플래시 메모리 장치이다.
본 발명의 다른 실시 예에 따른 저장 장치는, 제 1 초기화 동작을 실행하기 위한 부트 코드를 저장하는 코드 메모리; 상기 부트 코드에 의해 시작하는 제 2 초기화 동작을 실행하기 위한 부트 로더를 저장하는 적어도 하나의 비휘발성 메모리 장치; 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 매니저; 및 상기 비휘발성 메모리 매니저와 상기 적어도 하나의 비휘발성 메모리 장치 사이에 채널을 연결하는 인터페이스 칩을 포함하고, 상기 비휘발성 메모리 매니저는, 상기 제 2 초기화 동작시 상기 인터페이스 칩을 리셋시킨 후, 상기 적어도 하나의 비휘발성 메모리 장치로부터 상기 부트 로더를 로딩시킨다.
상술한 바와 같이 본 발명에 따른 저장 장치는 인터페이스 칩을 우선적으로 리셋시킨 후 초기화 동작을 수행함으로써, 인터페이스 칩/메모리 제어기/비휘발성 메모리 장치의 전원이 불안정하더라도 안정적으로 초기화 관련 명령이 비휘발성 메모리 장치에 전송될 수 있다. 이에 본 발명의 저장 장치는 안정적으로 초기화 동작을 수행할 수 있다.
도 1은 본 발명의 개념을 설명하기 위한 저장 장치(10)를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(NVM)를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 4는 메모리 블록(BLK1)에 대한 예시적인 등가 회로도이다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 또 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 실시 예에 따른 저장 장치(40)를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 인터페이스 칩(110)을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 1 실시 예를 보여주는 래더 다이어그램이다.
도 11은 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 2 실시 예를 보여주는 래더 다이어그램이다.
도 12는 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 3 실시 예를 보여주는 래더 다이어그램이다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 4 실시 예를 보여주는 래더 다이어그램이다.
도 14는 본 발명의 실시 예에 따른 저장 장치의 초기화 동작시 레이어 뎁쓰 확인 과정을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 저장 장치의 초기화 방법을 예시적으로 보여주는 흐름도이다.
도 16은 본 발명의 다른 실시 예에 따른 저장 장치의 초기화 방법을 예시적으로 보여주는 흐름도이다.
도 17은 본 발명의 또 다른 실시 예에 따른 저장 장치의 초기화 방법을 예시적으로 보여주는 흐름도이다.
도 18은 본 발명의 리셋 신호(FBI_RST)에 대한 제 1 실시 예를 보여주는 도면이다.
도 19는 본 발명의 리셋 신호(FBI_RST)에 대한 제 2 실시 예를 보여주는 도면이다.
도 20은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 NAND MCP(multi chip package)에 대한 블록도이다.
도 25는 본 발명의 실시 예에 따른 eMCP(embedded MCP)에 대한 블록도이다.
도 26은 본 발명의 실시 예에 따른 데이터 서버 시스템(7000)을 예시적으로 보여주는 블록도이다.
도 27a, 도 27b, 및 도 27c은, 스마트 폰, 웨어러블 워치, 스마트 글래스이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.
제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 개념을 설명하기 위한 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 비휘발성 메모리 패키지(NVM PCKG, 100) 및 비휘발성 메모리 패키지(100)를 제어하는 메모리 제어기(200)를 포함할 수 있다.
비휘발성 메모리 패키지(100)는 인터페이스 칩(FBI, 110) 및 복수의 내부 채널들(ICH1, ICH2)에 연결된 복수의 비휘발성 메모리 장치들(120)을 포함할 수 있다.
인터페이스 칩(110)은 메모리 제어기(200)와 채널(CH1)을 통하여 연결될 수있다. 여기서 채널(CH1)은 인터페이스 칩(110)을 통하여 제 1 내부 채널(ICH1) 및/혹 제 2 내부 채널(ICH2)에 연결될 수 있다. 여기서 인터페이스 칩(110)에 대한 자세한 것은, 삼성전자에서 출원하였으며 이 출원의 참고문헌으로 결합된 US 2014/0185389 및 US 14/665,146 (미국 공개번호 ________)에 설명될 것이다.
비휘발성 메모리 장치들(NVM, 120) 각각은 데이터를 저장할 수 있다. 내부 채널들(ICH1, ICH2) 각각에 복수의 비휘발성 메모리 장치들이 연결될 수 있다. 도 1에서는 내부 채널들(ICH1, ICH2) 각각에 4개의 비휘발성 메모리 장치들이 연결되지만, 본 발명의 내부 채널들(ICH1, ICH2)에 연결되는 비휘발성 메모리 장치들의 개수는 여기에 제한되지 않을 것이다.
실시 예에 있어서, 비휘발성 메모리 장치들(120) 중 적어도 하나는 부트 로더(bood loader)를 저장할 수 있다. 여기서 부트 로더는 저장 장치(10)를 초기화시키는데 필요한 초기화 프로그램 데이터일 수 있다. 한편, 도 1에서는 부트 로더가 제 1 내부 채널(ICH1)에 연결된 하나의 비휘발성 메모리 장치에 저장되지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 부트 로더는 내부 채널들(ICH1, ICH2) 각각의 적어도 하나의 비휘발성 메모리 장치에 저장될 수도 있다.
실시 예에 있어서, 비휘발성 메모리 패키지(100)는 스택된 비휘발성 메모리 장치들(120)로 구현될 수 있다.
한편, 도 1에서는 하나의 채널(CH1)에 대응되는 2개의 내부 채널들(ICH1, ICH2)이 도시되지만, 채널(CH1)에 대응하는 내부 채널들의 개수는 여기에 제한되지 않을 것이다.
메모리 제어기(200)는 비휘발성 메모리 패키지(100)의 전반적인 동작을 제어할 수 있다. 메모리 제어기(200)는 어드레스 맵핑, 에러 정정, 가비지 컬렉션, 웨어 레벨링, 배드 블록 관리, 혹은 데이터 복구 기술 등 비휘발성 메모리 패키지(100)의 데이터 관리에 필요한 다양한 종류의 기능들을 수행할 수 있다. 여기서 이러한 기능들은, 하드웨어적, 소프트웨어적, 혹은 펌웨어적으로 구현될 수 있다.
메모리 제어기(200)는 초기화 동작에서 인터페이스 칩(110)을 우선적으로 리셋 시킬 수 있다. 예를 들어, 메모리 제어기(200)는 저장 장치(10)가 파워-온 될 때 리셋 신호(FBI_RST, 명령)를 발생하고, 리셋 신호(FBI_RST)를 비휘발성 메모리 패키지(100)에 전송할 수 있다. 인터페이스 칩(110)은 리셋 신호(FBI_RST)에 응답하여 리셋 될 수 있다. 이 후에, 메모리 제어기(200)는 어느 하나의 비휘발성 메모리(NVM)으로부터 초기화 동작에 필요한 부트 로더를 입력 받고, 부트 로더를 이용하여 초기화 동작을 수행할 수 있다.
한편, 저장 장치의 초기화 동작은 메모리 제어기(200)의 내부의 코드 메모리(210, 혹은, ROM(read only memory))에 저장된 부트 코드에 의해 1차적으로 제 1 초기화 동작과, 비휘발성 메모리 패키지(100)로부터 전송된 부트 로더에 의해 2차적으로 제 2 초기화 동작을 포함할 수 있다. 여기서 제 2 초기화 동작은 부트 코드에 의해 시작될 수 있다. 또한, 제 2 초기화 동작은, 비휘발성 메모리 장치(NVM)의 초기화 동작을 포함할 수 있다.
일반적인 저장 장치는 인터페이스의 칩의 리셋 없이 초기화 동작을 수행하였다. 이 경우, 저장 장치가 파워-오프 상태에서 파워-온 상태로 변경되거나 메모리 제어기/비휘발성 메모리 장치/인터페이스 칩의 불안정한 전원 상태일 때, 초기화 동작 관련된 명령이 제대로 비휘발성 메모리 장치(NVM)에 전송되지 않을 수 있다. 그 결과 초기화 동작이 실패할 수 있다.
반면에, 본 발명의 저장 장치(10)는 인터페이스 칩(110)을 우선적으로 리셋시킨 후 초기화 동작을 수행함으로써, 인터페이스 칩/메모리 제어기/비휘발성 메모리 장치의 전원이 불안정하더라도 안정적으로 초기화 관련 명령이 비휘발성 메모리 장치에 전송될 수 있다. 이에 본 발명의 저장 장치(10)는 종래의 그것과 비교하여 안정적으로 초기화 동작을 수행할 수 있다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(NVM)를 예시적으로 보여주는 블록도이다. 도 2을 참조하면, 비휘발성 메모리 장치(NVM)는 메모리 셀 어레이(121), 어드레스 디코더(122), 전압 발생 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
비휘발성 메모리 장치(NVM)은, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시 예로서, 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖는다. 3차원 메모리 어레이에 적합한 구성은, 삼성전자에서 출원하였으며, 이 출원의 참고문헌으로 결합된 US 6,791,33, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 2011/0233648에 설명될 것이다. 본 발명의 비휘발성 메모리 장치(NVM)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(NVM)이 수직형 낸드 플래시 메모리 장치라고 하겠다.
메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1 ~ BLKz)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(122)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(124)에 연결된다. 실시 예에 있어서, 워드라인들(WLs)은 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(122)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(122)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(121)에 연결된다. 어드레스 디코더(122)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(122)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(124)에 전송될 것이다. 실시 예에 있어서, 어드레스 디코더(122)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(123)는 동작에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(123)는 프로그램/읽기/소거 동작에 필요한 워드라인 전압을 발생할 수 있다.
입출력 회로(124)는 비트라인들(BLs)을 통해 메모리 셀 어레이(121)에 연결된다. 입출력 회로(124)는 어드레스 디코더(122)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(124)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(124)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(124)는 메모리 셀 어레이(121)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(121)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(124)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(125)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(125)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 것이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 메모리 블록(BLK1)에 대한 예시적인 등가 회로도이다. 도 4를 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL1 ~ GSL3)에 연결된다. 실시 예에 있어서, 접지 선택 라인들(GSL1 ~ GSL3)은 서로 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; common source line)에 연결된다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4를 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현된다. 메모리 블록(BLKb)은 m×n(m,n은 자연수)의 스트링들(NS)을 포함한다.
도 5에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.
스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함한다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제 2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 5에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현된다.
실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
한편, 도 1에서 싱글 레이어 인터페이스 칩(110)에 의해 채널 분기를 수행하였다. 하지만, 본 발명은 멀티 레이어 인터페이스 칩들에 의해 채널 분기를 수행할 수도 있다.
도 6은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다. 도 6을 참조하면, 저장 장치(20)는 비휘발성 메모리 패키지(100a) 및 그것을 제어하는 메모리 제어기(200a)를 포함한다.
비휘발성 메모리 패키지(100a)는 멀티 레이어 인터페이스 칩들(111, 112, 113)으로 구성된 인터페이스 회로(110a) 및 내부 채널들(ICH1 ~ ICH4) 각각에 연결된 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 도 6에서는 설명의 편의를 위하여 2개의 레이어들 구성된 인터페이스 회로(110a)가 도시되지만, 본 발명의 인터페이스 회로(110a)의 레이어의 개수는 여기에 제한되지 않을 것이다.
인터페이스 회로(110a)는 제 1 레이어의 제 1 인터페이스 칩(111), 및 제 2 레이어의 제 2 및 제 3 인터페이스 칩들(112, 113)을 포함할 수 있다. 제 1 인터페이스 칩(111)은 채널(CH1)을 두 개의 분기 채널들(DCH1, DCH2)로 분기할 수 있다. 제 2 및 제 3 인터페이스 칩들(112, 113) 각각은 분기 채널들(DCH1, DCH2) 각각은 2 개의 내부 채널들((ICH1,ICH2), 혹은 (ICH3,ICH4))로 분기할 수 있다.
실시 예에 있어서, 제 1, 제 2 및 제 3 인터페이스 칩들(111, 112, 113)은 동일하게 구현될 수 있다.
실시 예에 있어서, 제 1, 제 2 및 제 3 인터페이스 칩들(111, 112, 113) 각각은 초기화 동작 시 리셋 신호(FBI_RST)에 응답하여 리셋 될 수 있다. 실시 예에 있어서, 제 1, 제 2 및 제 3 인터페이스 칩들(111, 112, 113) 각각은 서로 다른 리셋 신호들 혹은 동일한 하나의 리셋 신호에 의해 리셋 될 수 있다.
실시 예에 있어서, 제 1, 제 2 및 제 3 인터페이스 칩들(111, 112, 113)의 리셋 환경은 동일할 수 있다. 다른 실시 예에 있어서, 제 1, 제 2 및 제 3 인터페이스 칩들(111, 112, 113)의 리셋 환경은 다를 수 있다. 예를 들어, 제 1 레이어에 대응하는 인터페이스 칩(111)의 리셋 환경과 제 2 레이어에 대응하는 인터페이스 칩들(112, 113)의 리셋 환경은 서로 다를 수 있다.
메모리 제어기(200a)는 초기화 동작시 제 1, 제 2 및 제 3 인터페이스 칩들(111, 112, 113)의 리셋 이후에, 적어도 하나의 비휘발성 메모리 장치(NVM)으로부터 부트 로더를 읽어오고, 읽혀진 부트 로더에 의해 초기화 동작을 수행할 수 있다.
한편, 도 6에서 부트 로더는 제 1 내부 채널(ICH1)에 연결된 어느 하나의 비휘발성 메모리 장치(NVM)에 저장된다. 하지만, 본 발명의 부트 로더의 저장 위치가 반드시 여기에 제한될 필요는 없다고 이해되어야 할 것이다.
한편, 도 1 내지 도 6에서 도시된 저장 장치들(10, 20) 각각은 하나의 채널(CH1)에 의해 비휘발성 메모리 패키지에 연결된 메모리 제어기를 도시하지만, 본 발명은 여기에 제한되지 않을 것이다. 본 발명의 저장 장치는 복수의 채널들에 의해 비휘발성 메모리 패키지들에 연결된 메모리 제어기로 구현될 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 저장 장치(30)는 복수의 비휘발성 메모리 패키지들(100-1, 100-2) 및 그것들을 제어하는 메모리 제어기(200b)를 포함할 수 있다. 도 7에서는 설명의 편의를 위하여 2개의 비휘발성 메모리 패키지들(100b-1, 100b-2)을 도시하지만, 본 발명의 비휘발성 메모리 패키지들의 개수가 여기에 제한되지 않을 것이다.
제 1 비휘발성 메모리 패키지(100b-1)는 제 1 채널(CH1)에 의해 메모리 제어기(200b)에 연결될 수 있다. 제 1 비휘발성 메모리 패키지(100b-1)는, 도 1에 도시된 비휘발성 메모리 패키지(100)에 동일하게 구현될 수 있다. 제 2 비휘발성 메모리 패키지(100b-2)는 제 2 채널(CH2)에 의해 메모리 제어기(200b)에 연결될 수 있다. 제 2 비휘발성 메모리 패키지(100b-2)는, 도 1에 도시된 비휘발성 메모리 패키지(100)에 동일하게 구현될 수 있다.
메모리 제어기(200b)는 제 1 비휘발성 메모리 매니저(201) 및 제 2 비휘발성 메모리 매니저(202)를 포함할 수 있다. 제 1 비휘발성 메모리 매니저(201)는 제 1 비휘발성 메모리 패키지(100b-1)를 제어할 수 있다. 제 2 비휘발성 메모리 매니저(202)는 제 2 비휘발성 메모리 패키지(100b-2)를 제어할 수 있다. 실시 예에 있어서, 제 1 및 제 2 비휘발성 메모리 매니저들(201, 202)은 서로 독립적으로 구동될 수 있다.
한편, 도 7에서는 각 채널별(CH1/CH2)로 부트 로더가 저장된다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 부트 로더는 채널들(CH1, CH2) 중 적어도 하나에 연결된 비휘발성 메모리(NVM)에 저장될 수 있다.
도 8은 본 발명의 또 실시 예에 따른 저장 장치(40)를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 저장 장치(40)는 복수의 채널들(CH1, ..., CHN, N은 2 이상의 정수)에 연결된 복수의 비휘발성 메모리 패키지들(100c-1, ..., 100c-N) 및 그것들을 제어하는 메모리 제어기(200c)를 포함할 수 있다. 여기서, 복수의 비휘발성 메모리 패키지들(100c-1, ..., 100c-N) 각각은 도 6에 도시된 비휘발성 메모리 패키지(100a)와 동일하게 구현될 수 있다.
도 9는 본 발명의 실시 예에 따른 인터페이스 칩(110)을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 인터페이스 칩(110)은 상태 결정 로직(112) 및 리타이밍(retiming) 회로(114)를 포함할 수 있다. 도 9에서는 설명의 편의를 위하여 인터페이스 칩(110)이 낸드 플래시 메모리 장치의 인터페이스에 적합하다고 가정 하겠다.
상태 결정 로직(112)은 적어도 하나의 제어 신호(CE[n:1], REB, ALE/CLE, WEB, DQS/DQSB) 혹은 데이터 신호들(DQ[k:0], n, k는 2 이상의 정수)을 이용하여, 리-타이밍 회로(114)의 동작 모드(수신기 모드 혹은 송신기 모드)을 결정하는 적어도 하나의 선택 신호를 발생할 수 있다. 실시 예에 있어서, 상태 결정 로직(112)은 리셋 신호(FBI_RST)에 응답하여 리셋 될 수 있다. 이때, 상태 결정 로직(112)의 내부 구성 블록들의 전체 혹은 일부 구성이 리셋 신호(FBI_RST)에 응답하여 리셋 될 수 있다.
리타이밍 회로(114)는 상태 결정 로직(112)으로부터 출력되는 선택 신호에 응답하여 동작 모드를 선택하고, 선택된 동작에 적합한 데이터 신호들(DQ[k:0]) 혹은 데이터 스토로브 신호들(DQS/DQSB)의 타이밍들을 조절할 수 있다. 실시 예에 있어서, 리타이밍 회로(114)는, 적어도 하나의 클록 기반 샘플러 및 샘플러에 입력되는 클록을 발생하는 지연동기루프(delay locked loop) 회로를 포함할 수 있다. 다른 실시 예에 있어서, 리타이밍 회로(114)는, 적어도 하나의 클록 기반 샘플러 및 샘플러에 입력되는 클록을 발생하는 지연 셀들을 포함할 수 있다. 리타이밍 회로(114)는 타이밍을 조절하기 위한 다양한 방법으로 구현될 수 있다고 이해되어야 할 것이다.
한편, 도 9를 다시 참조하면, 패드들의 연관관계는 다음과 같다. 데이터 신호들(DQ[k:1]) 입출력하는 데이터 패드들은 리-타이밍 회로(114)를 통하여 제 1 내부 데이터 신호들(DQ1[k:1]을 입출력하는 제 1 내부 데이터 패드들 및 제 1 내부 데이터 신호들(DQ1[k:1]을 입출력하는 제 2 내부 데이터 패드들 중 어느 하나로 연결될 수 있다. 데이터 스트로브 신호들(DQS/DQSB)이 입출력되는 데이터 스트로브 패드들은 리-타이밍 회로(114)를 통하여 제 1 데이터 스트로브 신호들(DQS1/DQSB1)을 입출력하는 제 1 내부 데이터 스트로브 패드들 및 제 2 데이터 스트로브 신호들(DQS2/DQSB2)을 입출력하는 제 2 내부 데이터 스트로브 패드들 중 어느 하나로 연결될 수 있다.
메모리 제어기(200)로부터 리드 인에이블 신호들(RE/REB)을 입력 받는 패드들은 출력 드라이버들을 통하여 낸드 플래시 메모리 쪽으로 제 1 리드 인에이블 신호들(RE1/REB1)을 출력하는 제 1 내부 리드 인에이블 패드들 및 제 2 리드 인에이블 신호들(RE2/REB2)을 출력하는 제 2 내부 리드 인에이블 패드들에 분기됨으로써 연결될 수 있다.
메모리 제어기(200)로부터 칩 인에이블 신호들(CE[n:1])을 입력받는 칩 인에이블 패드들은 상태 결정 논리 회로(112)를 통하여 낸드 플래시 메모리 쪽으로 칩 인에이블 신호들(CE[n:1])을 출력하는 내부 칩 인에이블 패드들에 연결될 수 있다.
메모리 제어기(200)로부터 어드레스 래치 인에이블 신호/커맨드 래치 인에이블 신호(ALE/CLE)를 입력받는 어드레스 래치 인에이블/커맨드 래치 인에이블 패드들은 상태 결정 논리 회로(112)를 통하여 낸드 플래시 메모리 쪽으로 어드레스 래치 인에이블 신호/커맨드 래치 인에이블 신호(ALE/CLE) 출력하는 내부 어드레스 래치 인에이블/커맨드 래치 인에이블 패드들에 연결될 수 있다.
메모리 제어기(200)로부터 라이트 인에이블 신호(WEB)를 입력받는 라이트 인에이블 패드는 상태 결정 논리 회로(112)를 통하여 낸드 플래시 쪽으로 라이트 인에이블 신호(WEB)를 출력하는 내부 라이트 인에이블 패드에 연결될 수 있다.
낸드 플래시 메모리 쪽으로부터 알앤비 신호들(RnB[n:1])을 입력 받는 내부 알앤비 패드들은 출력 드라이버들을 통하여 메모리 제어기로 알앤비 신호들(RnB[n:1])출력하는 알앤비 패드들에 연결될 수 있다. 다른 실시 예에 있어서, 알앤비 신호들(RnB[n:1])은 옵션적으로 바이패스 되도록 구현될 수 있다.
한편, 본 발명의 인터페이스 칩(100)의 패드 연결 관계가 반드시 도 9에 도시된 것에 제한되지 않는다고 이해되어야 할 것이다.
아래의 도 10 내지 도 13에서는 저장 장치의 초기화 동작을 래더(ladder) 다이어그램들이다.
도 10은 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 1 실시 예를 보여주는 래더 다이어그램이다. 도 10을 참조하면, 저장 장치(도 1 참조, 10)의 초기화 동작은 다음과 같다. 저장 장치(10)가 파워-온 되거나, 외부의 호스트로부터 초기화 명령이 입력될 때, 메모리 제어기(200, 도 1 참조)는 부트 메모리(210, 도 1 참조)에 저장된 부트 코드를 이용하여 1차 초기화 동작을 수행한다. 이후 메모리 제어기(200)는 비휘발성 메모리 패키지(100)의 초기화 동작에 관련된 2차 초기화 동작을 수행할 수 있다. 이때 우선적으로 메모리 제어기(200)는 인터페이스 칩(110, 도 1 참조)으로 리셋 신호(FBI_RST)를 전송한다. 인터페이스 칩(110)은 리셋 신호(RBI_RST)에 응답하여 리셋 동작을 수행한다.
이후, 메모리 제어기(200)는 비휘발성 메모리 초기화 신호(NVM_INT)를 인터페이스 칩(110)을 경유하여 비휘발성 메모리 장치(NVM)에 전송한다. 실시 예에 있어서, 비휘발성 메모리 초기화 신호(NVM_INT)는 리셋 신호(FBI_RST) 전송 후에 소정의 시간이 지난 후에 발생될 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 초기화 신호(NVM_INT)는 리셋 동작의 완료에 응답하여 발생할 수 있다. 비휘발성 메모리 장치(NVM)는 초기화 신호(NVM_INT)에 응답하여, 저장된 부트 로더를 읽고, 이를 인터페이스 칩(110)을 경유하여 메모리 제어기(200)로 전송한다. 메모리 제어기(200)는 부트 로더를 이용하여 비휘발성 메모리 패키지(100, 도 1 참조)의 각각의 비휘발성 메모리 장치들을 초기화시킬 수 있다. 실시 예에 있어서, 비휘발성 메모리 장치의 초기화 동작은 적어도 하나의 핀(예, GPIO(general purpose input output))을 통하여 사전에 결정된 통신 프로토콜(예, I2C(inter integrated circuit))에 의해 수행될 수 있다.
한편, 본 발명의 저장 장치의 초기화 동작은 우선적으로 인터페이스 레이어 뎁쓰를 확인할 수 있다.
도 11은 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 2 실시 예를 보여주는 래더 다이어그램이다. 도 11을 참조하면, 저장 장치(10, 도 1 참조)의 초기화 동작은, 도 10에 도시된 초기화 동작과 비교하여 레이어 뎁쓰 체크 명령(CHCK_DPTH) 전송하는 과정 및 그것의 응답 신호를 받는 과정을 더 포함한다.
초기화 동작시 메모리 제어기(200, 도 1 참조)는 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 발생하고 및 이를 인터페이스 칩(FBI)에 전송한다. 이후 인터페이스 칩(FBI)은 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 비휘발성 메모리 장치(NVM)에 전송한다. 비휘발성 메모리 장치(NVM)는 레이어 뎁쓰 체크 명령(CHCK_DPTH)에 응답하여 비휘발성 메모리 확인 신호(ACK_NVM)를 발생하고 이를 인터페이스 칩(FBI)에 전송한다. 여기서 비휘발성 메모리 확인 신호(ACK_NVM)는 비휘발성 메모리 구성 정보를 포함할 수 있다. 이후 인터페이스 칩(FBI)은 비휘발성 메모리 확인 신호(ACK_NVM)에 응답하여 인터페이스 칩 확인 신호(ACK_FBI)를 발생하고 이를 메모리 제어기(200)으로 전송한다. 여기서 인터페이스 칩 확인 신호(ACK_FBI)는 인터페이스 칩(FBI)의 존재 여부를 지시하는 정보 및 비휘발성 메모리 구성 정보를 포함할 수 있다. 그 이후부터는 도 10에 도시된 과정과 동일할 수 있음으로, 여기서는 설명을 생략하겠다.
한편, 도 11에서는 하나의 인터페이스 레이어 뎁쓰 확인 과정이 도시되지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 저장 장치의 초기화 동작은 멀티 레이어(multi layer) 뎁스 확인 과정도 가능하다.
도 12는 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 3 실시 예를 보여주는 래더 다이어그램이다. 도 12를 참조하면, 저장 장치(20, 도 6 참조)의 초기화 동작은, 도 11에 도시된 초기화 동작과 비교하여 멀티 레이어 뎁쓰 확인 과정을 더 포함한다.
초기화 동작시 메모리 제어기(200a, 도 6 참조)는 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 발생하고 및 이를 제 1 인터페이스 칩(FBI-1, 111)에 전송한다. 이후 제 1 인터페이스 칩(FBI-1)은 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 제 2 인터페이스 칩(FBI-2, 112 혹은 113)에 전송한다. 이후 제 2 인터페이스 칩(FBI-2)은 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 내부 채널에 연결된 비휘발성 메모리 장치(NVM)에 전송한다. 비휘발성 메모리 장치(NVM)는 레이어 뎁쓰 체크 명령(CHCK_DPTH)에 응답하여 비휘발성 메모리 확인 신호(ACK_NVM)를 발생하고 이를 제 2 인터페이스 칩(FBI-2)에 전송한다. 여기서 비휘발성 메모리 확인 신호(ACK_NVM)는 비휘발성 메모리 구성 정보를 포함할 수 있다. 이후 제 2 인터페이스 칩(FBI-2)은 비휘발성 메모리 확인 신호(ACK_NVM)에 응답하여 제 2 인터페이스 칩 확인 신호(ACK_FBI-2)를 발생하고, 이를 제 1 인터페이스 칩(FBI-1)에 전송한다. 여기서 제 2 인터페이스 확인 신호(ACK_FBI-2)는 비휘발성 메모리 구성 정보 및 제 2 인터페이스 칩 존재 정보를 포함할 수 있다. 이후 제 1 인터페이스 칩(FBI-1)은 제 2 인터페이스 확인 신호(ACK_FBI-2)에 응답하여 제 1 인터페이스 칩 확인 신호(ACK_FBI-1)를 발생하고, 이를 메모리 제어기(200a)에 전송한다. 여기서 제 1 인터페이스 확인 신호(ACK_FBI-2)는 비휘발성 메모리 구성 정보, 제 2 인터페이스 칩(FBI-2) 존재 정보, 및 제 1 인터페이스 칩(FBI-1) 존재 정보를 포함할 수 있다.
이후 메모리 제어기(200a)는, 리셋 신호(FBI_RST)를 발생하여 제 1 인터페이스 칩(FBI-1)에 전송하고, 제 1 인터페이스 칩(FBI-1)은 리셋 신호(FBI_RST)를 제 2 인터페이스 칩(FBI-2)으로 전송한다. 제 1 및 제 2 인터페이스 칩들(FBI-1, FBI-2) 각각은 리셋 신호(FBI-RST)에 응답하여 리셋 될 것이다.
이후 메모리 제어기(200a)는 비휘발성 메모리 초기화 신호(NVM_INT)를 발생하고, 이를 제 1 및 제 2 인터페이스 칩들(FBI-1, FBI-2)을 경유하여 비휘발성 메모리 장치(NVM)에 전송하고, 비휘발성 메모리 장치(NVM)는 비휘발성 메모리 초기화 신호(NVM_INT)에 응답하여 부트 로더를 읽고, 이를 제 1 및 제 2 인터페이스 칩들(FBI-1, FBI-2)을 경유하여 메모리 제어기(200a)에 전송한다. 메모리 제어기(200a)는 루트 로더 및/혹 비휘발성 메모리 구성 정보를 이용하여 비휘발성 메모리 패키지(100a, 도 6 참조)의 비휘발성 메모리 장치들을 초기화 할 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 초기화 동작에 대한 제 4 실시 예를 보여주는 래더 다이어그램이다. 도 13을 참조하면, 저장 장치(20, 도 6 참조)의 초기화 동작은, 도 12에 도시된 초기화 동작과 비교하여 인터페이스 레이어 뎁쓰에 대응하는 리셋 신호들(FBI_RST-1, FBI_RST-2)을 발생하는 차이점을 갖는다. 즉, 제 1 인터페이스 칩(FBI-1)을 리셋하기 위한 제 1 리셋 신호(FBI_RST-1)가 발생되고, 제 2 인터페이스 칩(FBI-2)을 리셋하기 위한 제 2 리셋 신호(FBI_RST-2)가 발생된다.
도 14는 본 발명의 실시 예에 따른 저장 장치의 초기화 동작시 레이어 뎁쓰 확인 과정을 예시적으로 보여주는 도면이다. 도 1 내지 도 14를 참조하면, 레이어 뎁스 확인 과정은 다음과 같다. 아래에서는 설명의 편의를 위하여 도 6에 도시된 저장 장치(20) 및 그것의 구성 요소들을 이용하여 레이어 뎁스 확인 과정을 설명하도록 하겠다.
메모리 제어기(NVM CNTL, 200a)는 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 발생하고, 이를 제 1 인터페이스 칩(FBI-1)에 전송한다. 제 1 인터페이스 칩(FBI-1)은 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 제 2 인터페이스 칩(FBI-2)에 전송한다. 제 제 2 인터페이스 칩(FBI-2)은 레이어 뎁쓰 체크 명령(CHCK_DPTH)을 내부 채널에 연결된 비휘발성 메모리 장치(NVM)에 전송한다.
비휘발성 메모리 장치(NVM)는 레이어 뎁쓰 체크 명령(CHCK_DPTH)에 응답하여 비휘발성 메모리 설정 정보(NVM SET)를 포함하는 비휘발성 메모리 확인 신호(ACK_NVM)를 발생한다. 예를 들어, "0000 1111"의 비휘발성 메모리 확인 신호(ACK_NVM)가 발생 될 때, 뒷 단의 "1111"은 내부 채널에 4개의 비휘발성 메모리 장치가 연결되어 있다는 것을 지시하는 비휘발성 메모리 설정 정보(NVM SET)이다.
제 2 인터페이스 칩(FBI-2)은 비휘발성 메모리 장치(NVM)로부터 비휘발성 메모리 확인 신호(ACK_NVM)을 입력 받고, 제 2 인터페이스 칩 설정 정보(FBI-2 SET)를 추가한 제 2 인터페이스 칩 확인 신호(ACK_FBI-2)를 발생한다. 예를 들어, "0001 1111"의 제 2 인터페이스 칩 확인 신호(ACK_FBI-2)가 발생 될 때, 앞 단의 "0001"은 제 2 인터페이스 칩(FBI-2)이 존재한다는 제 2 인터페이스 칩 설정 정보(FBI-2 SET)이고, 뒷 단의 "1111"은 내부 채널에 4개의 비휘발성 메모리 장치가 연결되어 있다는 것을 지시하는 비휘발성 메모리 설정 정보(NVM SET)이다.
제 1 인터페이스 칩(FBI-1)은 제 2 인터페이스 칩(FBI-2)으로부터 제 2 인터페이스 칩 확인 신호(ACK_FBI-2)을 입력 받고, 제 1 인터페이스 칩 설정 정보(FBI-1 SET)를 추가한 제 1 인터페이스 칩 확인 신호(ACK_FBI-1)를 발생한다. 예를 들어, "0011 1111"의 제 2 인터페이스 칩 확인 신호(ACK_FBI-2)가 발생 될 때, 앞 단의 "0011"은 제 1 인터페이스 칩(FBI-1)이 존재한다는 제 1 인터페이스 칩 설정 정보(FBI-1 SET)와 제 2 인터페이스 칩(FBI-2)가 존재한다는 제 2 인터페이스 칩 설정 정보(FBI-2 SET)이고, 뒷 단의 "1111"은 내부 채널에 4개의 비휘발성 메모리 장치가 연결되어 있다는 것을 지시하는 비휘발성 메모리 설정 정보(NVM SET)이다.
메모리 제어기(200a)는 제 1 인터페이스 칩(FBI-1)으로부터 제 1 인터페이스 칩 확인 신호(ACK_FBI-1)을 입력 받는다. 예를 들어, "0011 1111"의 제 1 인터페이스 칩 확인 신호(ACK_FBI-1)이 입력될 때, 메모리 제어기(200a)는 레이어 뎁쓰는 2이고, 각 내부 채널에 연결된 비휘발성 메모리 장치들의 개수는 4개로 알게 될 것이다.
도 15는 본 발명의 실시 예에 따른 저장 장치의 초기화 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 15를 참조하면, 저장 장치의 초기화 방법은 다음과 같다. 초기화 명령이 외부로부터 입력되거나, 파워-온 상태가 되거나, 내부적으로 소프트웨어/펌웨어적으로 초기화 명령이 발생되거나, 혹은 물리적인 버튼 조작에 의하여 초기화 명령이 발생될 때, 적어도 하나의 인터페이스 칩(FBI)이 우선적으로 설정된다. 즉, 리셋 신호(FBI_RST)에 응답하여 인터페이스 칩(FBI)이 리셋된다(S110). 이 후에, 사전에 결정된 비휘발성 메모리 장치(NVM)로부터 부트 로더가 메모리 제어기(200)로 로딩 된다(S120). 메모리 제어기(200)는 부트 로더를 이용하여 비휘발성 메모리 패키지(100)의 비휘발성 메모리 장치들을 초기화시킨다(S130).
도 16은 본 발명의 다른 실시 예에 따른 저장 장치의 초기화 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 14 및 도 16을 참조하면, 저장 장치의 초기화 방법은 다음과 같다. 초기화 동작시 우선적으로 인터페이스 칩(들)에 대한 레이어 뎁쓰가 확인된다. 레이어 뎁쓰 확인 과정은 도 12, 도 13 및 도 14에서 설명된 바, 여기서는 설명을 생략하겠다(S210). 확인된 레어어 뎁쓰에 따라 인터페이스 칩(들)이 리셋 된다. 여기서 인터페이스 칩(들)은 레이어에 따라 서로 다르게 리셋 되거나 혹은 레이어와 상관없이 동일하게 리셋 될 수 있다(S220).
이후 비휘발성 메모리 초기화 신호(NVM_INT)에 응답하여 부트 로더가 저장된 비휘발성 메모리 장치(NVM)이 선택된다(S230). 실시 예에 있어서, 비휘발성 메모리 장치(NVM)의 선택은 적어도 하나의 칩 인에이블 신호 혹은 명령에 의해 결정될 수 있다. 선택된 비휘발성 메모리 장치(NVM)에 관하여 비지 클리어(busy clear)를 수행한다(S240). 다른 실시 예에 있어서, 선택된 비휘발성 메모리 장치(NVM) 뿐만 아니라 나머지 비휘발성 메모리 장치들(other NVMs)에 관하여 비지 클리어가 수행될 수 있다. 이후에, 선택된 비휘발성 메모리 장치(NVM)으로부터 부트 로더가 읽혀진다(S250). 메모리 제어기는 읽혀진 루트 로더를 이용하여 비휘발성 메모리 장치들에 대한 초기화를 진행할 수 있다.
한편, 본 발명의 저장 장치의 초기화 방법은 인터페이스 칩에 대한 레이어 뎁쓰 확인 과정이 실패하는 경우 처리 과정을 다르게 할 수 있다.
도 17은 본 발명의 또 다른 실시 예에 따른 저장 장치의 초기화 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 14 및 도 17을 참조하면, 저장 장치의 초기화 방법은 다음과 같다. 초기화 동작시 우선적으로 인터페이스 칩(들)에 대한 레이어 뎁쓰가 확인된다. 레이어 뎁쓰 확인 과정은 도 12, 도 13 및 도 14에서 설명된 바, 여기서는 설명을 생략하겠다(S310). 레이어 뎁쓰 확인 과정이 실패하였는 지를 판별된다(S320). 레이어 뎁쓰 확인 과정의 실패 여부는, 레이어 뎁쓰 체크 명령(CHCK_DPTH) 전송 이후에, 소정의 시간 후에도 인터페이스 칩 확인 신호를 수신하지 못하는 경우로 판별될 수 있다.
만일, 레이어 뎁쓰 확인 과정이 실패했다면, 메모리 제어기(NVM CNTRL)은 비휘발성 메모리 초기화 신호(NVM_INT)를 발생하고, 이를 인터페이스 칩(FBI)을 경유하여 비휘발성 메모리 장치(NVM)에 전송하고, 비휘발성 메모리 장치(NVM)으로부터 부트 로더를 로딩한다(S330). 이후, 다시 S310 단계를 통하여 레이어 뎁쓰 확인 과정이 진행된다.
반면에, 레이어 뎁쓰 확인 과정이 실패하지 않았다면, 인터페이스 칩(FBI)이 리셋 된다(S340). 이후에 비휘발성 메모리 장치(NVM)으로부터 부트 로더가 로딩된다(S350).
본 발명의 저장 장치의 초기화 방법은 레이어 뎁쓰 확인이 실패할 경우, 비휘발성 메모리 초기화 과정을 진행할 수 있다.
도 18은 본 발명의 리셋 신호(FBI_RST)에 대한 제 1 실시 예를 보여주는 도면이다. 도 18을 참조하면, 리셋 신호(FBI_RST)는 명령 형태로 인터페이스 칩 (FBI)에 입력될 수 있다. 인터페이스 칩(FBI)는 입력된 명령을 해석하고, 이를 근거로 리셋 동작을 수행할 수 있다. 도 18에 도시된 명령 형태는 데이터 신호들과 라이드 인에이블 신호(/WE)의 조합으로 구성되는 예시에 불과하며, 다양한 형태로 리셋 신호(FBI_RST)에 대응하는 명령이 구성될 수 있다고 이해되어야 할 것이다.
도 19는 본 발명의 리셋 신호(FBI_RST)에 대한 제 2 실시 예를 보여주는 도면이다. 도 19를 참조하면, 리셋 신호(FBI_RST)는 인터페이스 칩(FBI)에 적어도 하나의 리셋 핀(RST)에 입력될 수 있다. 도시되지 않았지만, 인터페이스 칩의 멀티 레이어 구조에서, 인터페이스 칩들 사이에 리셋 신호를 전달할 수 있도록, 입력용 리셋 핀과 출력용 리셋 핀을 별도로 구비할 수도 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 20은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 20을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)에 연결된 복수의 비휘발성 메모리 패키지들(NVM PCKG)을 포함할 수 있다. 여기서 비휘발성 메모리 패키지(NVM PCKG)는 도 1 내지 도 19에서 설명된 바와 같이 적어도 하나의 인터페이스 칩(FBI)을 포함할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는, 도 1 내지 도 19에서 설명된 바와 같이 초기화 동작시 적어도 하나의 인터페이스 칩(FBI)을 우선적으로 리셋 시킬 수 있다.
SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 도 20에서 버퍼 메모리(1220)는 메모리 제어기(1200)의 내부에 배치되지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 버퍼 메모리(1220)는 메모리 제어기(1200)의 외부에 별도의 IP(intellectual property)로 위치할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
에러 정정 회로(1230)는 비휘발성 메모리 장치(1100)로부터 수신된 데이터의 페일 비트(fail bit) 혹은 에러 비트를 정정하기 위한 에러 정정 코드(ECC; error correction code)를 생성한다. 에러 정정 회로(1230)는 비휘발성 메모리 장치(1230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(1230)에 저장될 수 있다. 또한, 에러 정정 회로(1230)는 비휘발성 메모리 장치(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 에러정정 회로(1230)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 에러 정정 회로(1230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
도시되지 않았지만, 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 호스트 인터페이스(1250)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
한편, 도시되지 않았지만, 메모리 제어기(1200)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 인터페이스 칩(FBI)의 리셋 후에 부트 로더를 로딩함으로써, 초기화 동작을 안정적으로 수행할 수 있다.
본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다.
도 21은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 패키지(NAND PCKG, 2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 패키지(2100)는 도 1 내지 도 19에서 설명된 비휘발성 메모리 패키지(NVM PCKG)로 구현될 수 있다. 메모리 제어기(2200)는 적어도 하나의 채널을 통하여 낸드 플래시 패키지(2100)에 연결될 수 있다.
메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 패키지(2100)와 메모리 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
본 발명의 eMMC(2000)는 호스트로부터 서로 다른 전원 전압들(Vcc, Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 메모리 제어기와 낸드 사이에 인터페이스 칩을 사용함으로써 고속의 데이터 처리를 가능하다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 22는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 22을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.
임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 도 1 내지 도 19에 도시된 저장 장치(10, 20, 30, 40)로 구현될 수 있다.
한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 23은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 모바일 장치(4000)는 통합 프로세서(ModAP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함한다.
통합 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 버퍼 메모리(4200)는 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 통합 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 19에서 설명된 바와 같이 초화 동작시 인터페이스 칩(FBI)을 우선적으로 리셋하고, 이후에 비휘발성 메모리 초기화를 진행할 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 상술 된 초기화 방법들을 이용하여 안정적으로 초기화 동작을 수행함으로써, 최적의 동작 성능을 꾀할 수 있다.
도 24는 본 발명의 실시 예에 따른 NAND MCP(multi chip package)에 대한 블록도이다. 도 24를 참조하면, NAND MCP(5000)는 낸드 플래시 메모리 칩(5100) 및 mDDR(mobile double data rate) 메모리 장치(5200)를 하나의 패키지로 구성한다. 낸드 플래시 메모리 칩(5100)은 상술 된 비휘발성 메모리 패키지(NVM PCKG)로 구현될 수 있다. mDDR 메모리 장치(5200)는 모바일 전용 SDRAM(synchronous dynamic random access memory)이다. 칩셋은 낸드 플래시 메모리 장치(5100) 및 mDDR 메모리 장치(5200) 각각을 관리할 수 있다.
도 25는 본 발명의 실시 예에 따른 eMCP(embedded MCP)에 대한 블록도이다. 도 25를 참조하면, eMCP(6000)는 eMMC(6100) 및 mDDR(mobile double data rate) 메모리 장치(6200)를 하나의 패키지로 구성한다. eMMC(6100)는 도 21에 도시된 eMMC(2000)로 구현될 수 있다. mDDR 메모리 장치(6200)는 모바일 전용 SDRAM(synchronous dynamic random access memory) 혹은 모바일 전용 플래시 메모리 장치일 수 있다.
본 발명의 저장 장치는 데이터 서버 시스템에 적용 가능하다.
도 26은 본 발명의 실시 예에 따른 데이터 서버 시스템(7000)을 예시적으로 보여주는 블록도이다. 도 26을 참조하면, 데이터 서버 시스템(7000)은 서버(7100), 및 서버(7100)를 구동하는 데 필요한 데이터를 저장하는 적어도 하나의 SSD(7200)를 포함한다. 여기서 SSD(7200)는, 도 20에 도시된 저장 장치(1000)와 동일한 구성 및 동일한 동작으로 구현된다. SSD(7200)는 SAS, PCIe, DDR(dual data rate) 등 다양한 인터페이스를 통하여 서버(7100)에 연결될 수 있다.
서버(7100)는 응용 통신 모듈(7110), 데이터 처리 모듈(7120), 업그레이드 모듈(7130), 스케줄링 센터(7140), 로컬 리소스 모듈(7150), 및 리페어 정보 모듈(7160)을 포함한다. 응용 통신 모듈(7110)은 서버(7100)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(7100)과 SSD(7200)이 통신하도록 구현된다. 응용 통신 모듈(7110)은 사용자 인터페이스를 통하여 인가된 데이터 혹은 정보를 데이터 처리 모듈(7120)로 전송한다. 데이터 처리 모듈(7120)은 로컬 리소스 모듈(7150)에 링크된다. 여기서 로컬 리소스 모듈(7150)은 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 인가한다.
업그레이드 모듈(7130)은 데이터 처리 모듈(7120)과 인터페이싱 한다. 업그레이드 모듈(7130)은 SSD(7200)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다. 스케쥴링 센터(7140)는 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다.
리페어 정보 모듈(7160)은 데이터 처리 모듈(7120)과 인터페이싱한다. 리페어 정보 모듈(7160)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 인가하는데 이용된다. 데이터 처리 모듈(7120)은 SSD(7200)으로부터 전달된 정보를 근거로 하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSD(7200)에 전송되거나 혹은 사용자에게 디스플레이된다.
실시 예에 있어서, HDDs(hard disk drives, 7300)은 옵션적으로 서버(7100)에 연결될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 실시 예에 따른 저장 장치는, 도 27A, 도 27B, 도 27C 각각에 도시된 바와 같이, 스마트 폰, 웨어러블 워치, 스마트 글래스 등 다양한 전자 장치들에 적용 가능하다. 또한, 본 발명의 저장 장치는 사물 인터넷(IOT, internet of things)이 적용되는 어떠한 장치에도 포함될 수 있다.
웨어러블 워치는 무선(wireless) 통신을 수행하고, 데이터(영상, 사진, 문자 등)를 입력하거나, 및 데이터를 디스플레이하기 위한 시계 본체와 사용자의 손목에 용이하게 착용하기 위한 시계 밴드를 포함한다.
시계 본체는 WWAN(wireless wide area network) 통신(예를 들어, RF 무선 통신, IEEE 802.20 ), WMAN(wireless metropolitan area network) 통신(예를 들어, IEEE 802.16, WiMAX), WLAN(wireless local area network) 통신(예를 들어, NFC, BLE, WiFi, Ad-Hoc 등), 및 WPAN(wireless personal area network) 통신 (예를 들어, IEEE 802.15, Zigbee, Bluetooth, UWB, RFID, Wireless USB, Z-Wave, Body Area Network) 중 적어도 하나의 무선 통신을 수행하도록 구현될 수 있다. 시계 본체의 디스플레이의 외향은 원형(circle type) 혹은 라운드 형태(round type)로 구현될 수 있다. 또한, 시계 본체는, 유선 충전 방식 혹은 무선 충전 방식으로 전원 전압을 충전하기 위한 배터리(도시되지 않음)를 내장할 수 있다. 여기서 무선 충전 방식은 자기 유도, 자기 공명, 전자기 유도, 비방사형 무선 충전(witricity) 등 다양한 무선 충전 방식 중 적어도 하나일 수 있다. 한편, 배터리는 시계 본체가 아니라 시계 밴드에 내장되도록 구현될 수도 있다.
또한, 시계 본체는 생물학 센서들(예를 들어, 펄스 산소측정, 체온, 혈압, 체지방 등), 카메라 센서, 음향 센서, 근접 센서, 조도 센서, GPS 센서, 가속도 센서, 자계 센서, 자이로스코프(gyroscope) 등 다양한 종류의 센서들을 내장할 수 있다. 특히, 본 발명의 시계 본체는 사용자의 움직임 혹은 웨어러블 워치의 움직임을 감지하기 위한 위치 센서를 포함한다. 예를 들어, 위치 센서는 모션 데이터(motion data)를 출력하기 위하여 GPS(global position system) 센서, 광 센서, 근접 센서, 자계 센서, 가속도 센서 및 자이로스코프 센서 등 적어도 하나를 포함할 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10, 20, 30, 40: 저장 장치
100: 비휘발성 메모리 패키지
110, FBI, FBI-1, FBI-2: 인터페이스 칩
200: 메모리 제어기
210: 코드 메모리
NVM: 비휘발성 메모리 장치
FBI_RST: 리셋 신호
CHCK_DPTH: 레이어 뎁쓰 체크 명령
NVM_INT: 비휘발성 메모리 초기화 신호

Claims (20)

  1. 저장 장치의 초기화 방법에 있어서:
    적어도 하나의 인터페이스 칩에 대한 레이어 뎁쓰(layer depth)를 확인하는 단계;
    리셋 신호에 응답하여 상기 적어도 하나의 인터페이스 칩을 상기 레이어 뎁쓰에 따라 설정하는 단계;
    비휘발성 메모리 초기화 신호에 응답하여 적어도 하나의 비휘발성 메모리 장치로부터 부트 로더를 로딩하는 단계; 및
    상기 부트 로더를 이용하여 비휘발성 메모리 장치들을 초기화시키는 단계를 포함하고,
    상기 비휘발성 메모리 초기화 신호는 상기 설정된 적어도 하나의 인터페이스 칩을 통하여 상기 적어도 하나의 비휘발성 메모리 장치로 전송되는 초기화 방법.
  2. 제 1 항에 있어서,
    상기 리셋 신호는 적어도 하나의 제어 신호에 의해 구성된 명령으로써 상기 적어도 하나의 인터페이스 칩에 입력되는 초기화 방법.
  3. 제 1 항에 있어서,
    상기 리셋 신호는 상기 적어도 하나의 인터페이스 칩의 적어도 하나의 리셋 핀에 입력되는 초기화 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 레이어 뎁쓰에 따라 상기 리셋 신호의 개수가 결정되는 초기화 방법.
  6. 제 1 항에 있어서,
    레이어 뎁쓰 체크 명령을 발생하는 단계;
    상기 레이어 뎁쓰 체크 명령을 상기 적어도 하나의 인터페이스 칩에 전송하는 단계; 및
    상기 레이어 뎁쓰 체크 명령을 상기 비휘발성 메모리 장치들로 전송하는 단계를 더 포함하는 초기화 방법.
  7. 제 6 항에 있어서,
    상기 레이어 뎁쓰 체크 명령에 응답하여 상기 비휘발성 메모리 장치들의 내부 채널 구성 정보를 포함하는 비휘발성 메모리 확인 신호를 발생하는 단계를 더 포함하는 초기화 방법.
  8. 제 7 항에 있어서,
    상기 비휘발성 메모리 확인 신호에 응답하여 상기 내부 채널 구성 정보 및 상기 적어도 하나의 인터페이스 칩의 설정 정보를 포함하는 인터페이스 칩 확인 신호를 더 포함하고,
    상기 인터페이스 칩 확인 신호를 이용하여 상기 레이어 뎁쓰가 판별되는 초기화 방법.
  9. 제 1 항에 있어서,
    상기 레이어 뎁쓰 확인이 실패하였는 지를 판별하는 단계를 더 포함하는 초기화 방법.
  10. 제 9 항에 있어서,
    상기 레이어 뎁쓰 확인이 실패할 때, 상기 비휘발성 메모리 장치로부터 상기 부트 로더를 로딩하는 단계를 더 포함하는 초기화 방법.
  11. 제 10 항에 있어서,
    상기 적어도 하나의 인터페이스 칩의 상기 레이어 뎁쓰를 다시 확인하는 단계를 더 포함하는 초기화 방법.
  12. 제 1 항에 있어서,
    상기 저장 장치의 초기화 동작을 실행하기 위한 부트 코드를 저장하는 코드 메모리를 더 포함하고,
    상기 부트 코드를 통하여 상기 초기화 동작이 수행되는 초기화 방법.
  13. 적어도 하나의 비휘발성 메모리 패키지 및 상기 적어도 하나의 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 패키지는 상기 메모리 제어기에 적어도 하나의 채널을 통해 연결된 적어도 하나의 인터페이스 칩, 및 적어도 하나의 인터페이스 칩을 통하여 복수의 내부 채널들에 연결된 복수의 비휘발성 메모리 장치들을 포함하는 저장 장치의 초기화 방법에 있어서:
    상기 적어도 하나의 인터페이스 칩에 대한 레이어 뎁쓰를 확인하는 단계;
    상기 레이어 뎁쓰에 따라 상기 적어도 하나의 인터페이스 칩을 리셋시키는 단계;
    상기 적어도 하나의 인터페이스 칩에 연결되고, 부트 로더를 저장하는 비휘발성 메모리 장치를 선택하는 단계;
    상기 비휘발성 메모리 장치에 대한 비지 클리어(busy clear)를 수행하는 단계; 및
    상기 비휘발성 메모리 장치로부터 상기 적어도 하나의 인터페이스 칩을 통하여 상기 부트 로더를 읽는 단계를 포함하는 초기화 방법.
  14. 제 13 항에 있어서,
    상기 레이어 뎁쓰를 확인하는 단계는,
    레이어 뎁쓰 체크 명령을 발생하는 단계;
    상기 레이어 뎁쓰 체크 명령을 상기 적어도 하나의 인터페이스 칩에 전송하는 단계;
    상기 적어도 하나의 인터페이스 칩으로부터 상기 레이어 뎁쓰 체크 명령을 상기 복수의 내부 채널들 각각에 연결된 상기 복수의 비휘발성 메모리 장치들로 전송하는 단계;
    상기 복수의 비휘발성 메모리 장치들로부터 상기 복수의 내부 채널들 각각에 연결된 비휘발성 메모리 구성 정보를 포함하는 비휘발성 메모리 확인 신호를 발생하는 단계;
    상기 적어도 하나의 인터페이스 칩에서 상기 비휘발성 메모리 확인 신호에 응답하여 상기 비휘발성 메모리 구성 정보 및 상기 적어도 하나의 인터페이스 칩의 설정 정보를 포함하는 인터페이스 칩 확인 신호를 발생하는 단계; 및
    상기 인터페이스 칩 확인 신호를 이용하여 상기 레이어 뎁쓰를 판별하는 단계를 포함하는 초기화 방법.
  15. 제 13 항에 있어서,
    상기 레이어 뎁쓰를 확인하는 단계는,
    상기 레이어 뎁쓰를 확인이 실패할 때, 상기 복수의 비휘발성 메모리 장치들에 대한 초기화 동작을 진행한 뒤, 상기 레이어 뎁쓰를 다시 확인하는 단계를 더 포함하는 초기화 방법.
  16. 제 13 항에 있어서,
    상기 적어도 하나의 채널은 복수의 채널들을 포함하고,
    상기 복수의 채널들 각각에 연결된 비휘발성 메모리 장치들은 채널별로 초기화 동작이 진행되는 초기화 방법.
  17. 제 13 항에 있어서,
    상기 적어도 하나의 인터페이스 칩은 복수의 인터페이스 칩들을 포함하고,
    상기 복수의 인터페이스 칩들은 동일하게 리셋되는 초기화 방법.
  18. 적어도 하나의 비휘발성 메모리 패키지; 및
    상기 적어도 하나의 비휘발성 메모리 패키지에 적어도 하나의 채널을 통하여 연결되고, 상기 적어도 하나의 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 패키지는,
    상기 적어도 하나의 채널에 연결되는 적어도 하나의 인터페이스 칩; 및
    상기 적어도 하나의 인터페이스 칩을 통하여 상기 적어도 하나의 채널과 복수의 내부 채널들을 연결하고, 상기 복수의 내부 채널들 각각에 연결된 복수의 비휘발성 메모리 장치들을 포함하고,
    상기 메모리 제어기는,
    초기화 동작시 레이어 뎁쓰에 따라 상기 적어도 하나의 인터페이스 칩을 리셋시키는 리셋 신호를 발생하고,
    상기 리셋 신호 발생 이후에 소정의 시간이 경과한 후에 비휘발성 메모리 초기화 신호를 발생하고,
    상기 비휘발성 메모리 초기화 신호에 응답하여 상기 복수의 내부 채널들 중 적어도 하나에 연결된 복수의 비휘발성 메모리 장치들 중 적어도 하나로부터 로딩된 부트 로더를 입력 받고,
    상기 부트 로더를 이용하여 상기 복수의 내부 채널들 각각에 연결된 상기 복수의 비휘발성 메모리 장치들을 초기화시키는 저장 장치.
  19. 제 18 항에 있어서,
    상기 적어도 하나의 채널은 복수의 채널들을 포함하고,
    상기 적어도 하나의 인터페이스 칩은,
    상기 복수의 채널들 각각에 연결되고, 제 1 레이어를 형성하는 제 1 인터페이스 칩들; 및
    분기 채널들을 통하여 상기 제 1 인터페이스 칩들 각각에 연결되고, 제 2 레이어를 형성하는 제 2 및 제 3 인터페이스 칩들을 포함하고,
    상기 제 2 및 제 3 인터페이스 칩들 각각은 상기 분기 채널들 각각에 복수의 내부 채널들을 연결하고,
    상기 복수의 비휘발성 메모리 장치들 각각은 수직형 낸드 플래시 메모리 장치인 저장 장치.
  20. 제 1 초기화 동작을 실행하기 위한 부트 코드를 저장하는 코드 메모리;
    상기 부트 코드에 의해 시작하는 제 2 초기화 동작을 실행하기 위한 부트 로더를 저장하는 적어도 하나의 비휘발성 메모리 장치;
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 매니저; 및
    상기 비휘발성 메모리 매니저와 상기 적어도 하나의 비휘발성 메모리 장치 사이에 채널을 연결하는 적어도 하나의 인터페이스 칩을 포함하고,
    상기 비휘발성 메모리 매니저는, 상기 제 2 초기화 동작시 상기 적어도 하나의 인터페이스 칩을 레이어 뎁쓰에 따라 리셋시킨 후, 상기 적어도 하나의 비휘발성 메모리 장치로부터 상기 부트 로더를 로딩시키는 저장 장치.
KR1020150061342A 2015-04-30 2015-04-30 저장 장치 및 그것의 초기화 방법 KR102298661B1 (ko)

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