KR20200137548A - 메모리 장치 및 이의 테스트 동작 방법 - Google Patents

메모리 장치 및 이의 테스트 동작 방법 Download PDF

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KR20200137548A
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Abstract

본 기술은 인터페이스 회로 및 반도체 메모리가 함께 패키징된 메모리 장치의 볼 맵핑 영역 중 상기 인터페이스 회로 및 상기 반도체 메모리의 노멀 동작을 위한 데이터 입출력 핀들이 배치된 센터 영역; 및 상기 인터페이스 회로의 테스트 동작을 위한 테스트 핀들이 배치된 테스트 핀 영역을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 테스트 동작 방법{Memory device and test operating method thereof}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 장치 및 이의 테스트 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래쉬 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래쉬 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 인터페이스 회로와 반도체 메모리가 함께 패키징되는 메모리 장치에서 인터페이스 회로의 테스트용 핀을 배치하여 인터페이스 회로의 테스트 동작을 용이하게 수행할 수 있는 메모리 장치 및 그것의 테스트 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 인터페이스 회로 및 반도체 메모리가 함께 패키징된 메모리 장치에 있어서, 상기 메모리 장치의 볼 맵핑 영역 중 상기 인터페이스 회로 및 상기 반도체 메모리의 노멀 동작을 위한 데이터 입출력 핀들이 배치된 센터 영역; 및 상기 인터페이스 회로의 테스트 동작을 위한 테스트 핀들이 배치된 테스트 핀 영역을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 인터페이스 회로 및 반도체 메모리가 함께 패키징된 메모리 장치에 있어서, 상기 메모리 장치의 볼 맵핑 영역 중 상기 인터페이스 회로 및 상기 반도체 메모리의 노멀 동작을 위한 데이터 입출력 핀들이 배치된 센터 영역; 및 상기 인터페이스 회로의 테스트 동작을 위한 제1 테스트 핀들이 배치된 제1 테스트 핀 영역을 포함하며, 상기 센터 영역은 상기 인터페이스 회로의 상기 테스트 동작 시 사용되는 제2 테스트 핀들이 배치된다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 인터페이스 회로와 상기 인터페이스 회로와 연결된 반도체 메모리를 포함하는 메모리 장치가 제공되는 단계; 상기 인터페이스 회로의 테스트 동작에 대응하는 테스트 커맨드를 상기 인터페이스 회로가 수신하는 단계; 상기 인터페이스 회로는 블로킹 동작을 수행하여 상기 반도체 메모리로 전송되는 신호들을 차단하는 단계; 및 상기 테스트 커맨드에 응답하여 상기 인터페이스 회로의 상기 테스트 동작을 수행하는 단계를 포함한다.
본 기술은 인터페이스 회로와 반도체 메모리가 함께 패키징되는 메모리 장치에서 인터페이스 회로의 테스트용 핀을 배치하여 인터페이스 회로의 테스트 동작을 용이하게 수행할 수 있다. 또한 인터페이스 회로의 테스트 동작 시 인터페이스 회로에서 메모리 장치로 신호가 전송되는 것을 블로킹하여 메모리 장치의 오동작을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 인터페이스 회로의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 7은 패키징된 메모리 장치의 패키징 볼 맵핑을 나타내는 도면이다.
도 8은 본 발명의 실시 예에 따른 패키징된 메모리 장치의 패키징 볼 맵핑을 나타내는 도면이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 순서도이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 10에 도시된 메모리 장치의 패키징 볼 맵핑을 나타내는 도면이다.
도 12은 도 10에 도시된 메모리 장치의 다른 실시 예에 따른 패키징 볼 맵핑을 나타내는 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 1300)의 제어에 따라 메모리 장치(1100)를 제어하는 컨트롤러(Controller; 1200)를 포함할 수 있다.
호스트(1300)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 컨트롤러(1200)와 통신할 수 있다. 또한 호스트(1300)와 컨트롤러(1200) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(1300)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 컨트롤러(1200)는 호스트(1300)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한 컨트롤러(1200)는 메모리 장치(1100)의 테스트 동작 시 테스트 동작에 대응하는 커맨드를 생성하여 메모리 장치(1100)로 전송할 수 있다.
메모리 장치(1100)는 채널(CH)을 통해 컨트롤러(1200)와 연결되며, 반도체 메모리(100) 및 인터페이스 회로(400)를 포함하여 구성될 수 있다. 반도체 메모리(100)는 인터페이스 회로(400)를 통해 컨트롤러(1200)와 통신할 수 있다. 예를 들어 인터페이스 회로(400)는 컨트롤러(1200)와 반도체 메모리(100) 사이의 커맨드 및 데이터 통신을 중개할 수 있다. 또한 인터페이스 회로(400)는 컨트롤러(1200)와 반도체 메모리(100) 사이에서 교환되는 데이터에 대한 타이밍을 조절하여 재정렬하는 동작을 수행할 수 있다. 인터페이스 회로(400)는 컨트롤러(1200)와 반도체 메모리(100) 사이에서 교환되는 데이터를 재정렬하여 전송되는 데이터의 스큐(skew)를 감소시키고 신뢰성을 향상시킬 수 있다. 인터페이스 회로(400)는 외부 입출력 라인(EXT_IO)을 통해 채널(CH)과 연결되고, 내부 입출력 라인(INT_IO)을 통해 반도체 메모리(100)와 연결될 수 있다.
또한 인터페이스 회로(400)는 테스트 회로(460)를 포함하여 구성될 수 있으며, 컨트롤러(1200)로부터 수신되는 테스트 커맨드에 응답하여 인터페이스 회로(400)의 테스트 동작을 수행할 수 있다. 이때, 인터페이스 회로(400)는 테스트 커맨드가 반도체 메모리(100)로 전송되어 반도체 메모리(100)가 오동작하는 것을 방지하기 위하여 테스트 커맨드가 반도체 메모리(100)로 전송되는 것을 블로킹(blocking)한다.
또한 다른 실시 예로써, 인터페이스 회로(400)는 테스트 동작 시 외부의 테스트 장치(미도시)로부터 테스트 커맨드 및 테스트 신호들을 수신할 수 있다. 테스트 핀은 인터페이스 회로(400)의 외부 입출력 라인(EXT_IO)들과 전기적으로 연결될 수 있다.
인터페이스 회로(400)의 테스트 동작 시 인터페이스 회로(400)는 테스트 핀을 통해 테스트 커맨드 및 테스트 신호들을 수신하고, 테스트 결과에 따른 신호들을 테스트 핀을 통해 외부로 출력할 수 있다. 이를 위해 메모리 장치(1100)는 인터페이스 회로(400)의 테스트용 핀(PIN)을 포함하여 구성될 수 있다. 인터페이스 회로(400)의 테스트용 핀은 후술되는 도 8에서 상세하게 설명하도록 한다.
실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 도 1의 인터페이스 회로의 구성을 설명하기 위한 블록도이다.
도 2를 참조하면, 인터페이스 회로(400)는 외부 입출력 드라이버(410), 프로세서(420), 타이밍 제어 회로(430), 블로킹 회로(440), 내부 입출력 드라이버(450), 및 테스트 회로(460)를 포함하여 구성될 수 있다.
외부 입출력 드라이버(410)는 라이트 동작 시 도 1의 컨트롤러(1200)로부터 커맨드(CMD) 및 데이터(DATA)를 수신하여 타이밍 제어 회로(430)로 전송한다. 또한 외부 입출력 드라이버(410)는 수신된 커맨드(CMD)를 프로세서(420)로 전송한다.
또한 외부 입출력 드라이버(410)는 리드 동작 시 타이밍 제어 회로(430)로부터 데이터(DATA)를 수신하여 컨트롤러(도 1의 1200)로 전송한다.
인터페이스 회로(400)의 테스트 동작 시 인터페이스 회로(400)는 테스트 핀을 통해 커맨드(CMD) 및 데이터(DATA)를 수신하고, 테스트 결과에 따른 데이터(DATA)를 테스트 핀을 통해 외부 테스트 장치로 출력할 수 있다.
프로세서(420)는 외부 입출력 드라이버(410)로부터 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)를 파싱(parsing)한다. 파싱 결과, 수신된 커맨드(CMD)가 반도체 메모리(도 1의 100)의 내부 동작에 대응하여 반도체 메모리(100)로 전송될 커맨드(CMD)로 판단될 경우, 프로세서(420)는 블로킹 인에이블 신호(Block_EN)를 비활성화시켜 출력한다. 파싱 결과 수신된 커맨드(CMD)가 인터페이스 회로(400)의 테스트 동작에 대응할 경우, 테스트 인에이블 신호(test_en)를 생성하여 출력하고, 블로킹 인에이블 신호(Block_EN)를 활성화시켜 출력한다.
프로세서(420)는 레지스터(미도시)를 포함하여 구성될 수 있으며, 레지스터에는 복수의 어드레스가 저장될 수 있다. 복수의 어드레스는 반도체 메모리(100)에 대응하는 어드레스와 인터페이스 회로(400)에 대응하는 어드레스를 포함한다. 프로세서(420)는 파싱 동작 시 커맨드(CMD)에 포함된 어드레스와 레지스터에 저장된 어드레스를 비교하여 수신된 커맨드(CMD)가 반도체 메모리(100)에 대응하는지 또는 인터페이스 회로(400)에 대응하는지 판단할 수 있다.
타이밍 제어 회로(430)는 라이트 동작 시(write) 외부 입출력 드라이버(410)로부터 커맨드(CMD) 및 데이터(DATA)를 수신하여 재정렬하고, 재정렬된 커맨드(CMD) 및 데이터(DATA)를 블로킹 회로(440)로 출력한다. 타이밍 제어 회로(430)는 리드(read) 동작 시 블로킹 회로(440)로부터 수신되는 데이터(DATA)를 외부 입출력 드라이버(410)로 출력한다. 타이밍 제어 회로(430)는 프로세서(420)로부터 출력되는 타이밍 제어 신호(time_con)에 응답하여 수신되는 데이터(DATA)의 타이밍을 조절하여 재정렬하고, 재정렬된 데이터(DATA)를 출력한다.
블로킹 회로(440)는 타이밍 제어 회로(430)로부터 수신되는 커맨드(CMD) 및 데이터(DATA)를 내부 입출력 드라이버(450)로 전송하거나, 내부 입출력 드라이버(450)로부터 수신되는 데이터(DATA)를 타이밍 제어 회로(430)로 전송한다. 블로킹 회로(440)는 인터페이스 회로(400)의 테스트 동작 시 활성화되는 블로킹 인에이블 신호(Block_EN)에 응답하여 타이밍 제어 회로(430)로부터 수신되는 커맨드(CMD) 및 데이터(DATA)가 내부 입출력 드라이버(450)로 전송되지 않도록 블로킹 동작을 수행한다. 즉, 블로킹 회로(440)는 블로킹 동작 시 인터페이스 회로(400)에서 반도체 메모리(100)로 전송되는 신호들을 차단한다.
내부 입출력 드라이버(450)는 블로킹 회로(440)를 통해 커맨드(CMD) 및 데이터(DATA)를 수신하여 도 1의 반도체 메모리(100)로 전송하거나, 반도체 메모리(100)로부터 수신된 데이터(DATA)를 블로킹 회로(440)로 전송한다.
테스트 회로(460)는 인터페이스 회로(400)의 테스트 동작 시 프로세서(420)로부터 수신되는 테스트 인에이블 신호(test_en)에 응답하여 인터페이스 회로(400)의 테스트 동작을 수행하고, 테스트 동작 결과에 따른 데이터를 테스트 핀(미도시)을 통해 출력할 수 있다.
도 3은 도 1의 반도체 메모리(100)를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리(100)는 데이터가 저장되는 메모리 셀 어레이(10)를 포함할 수 있다. 반도체 메모리(100)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 반도체 메모리(100)는 컨트롤러(도 1의 1200)에서 생성되어 인터페이스 회로(도 1의 400)를 통해 수신된 커맨드에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11 (k는 양의 정수))을 포함할 수 있다. 다수의 메모리 블록들(11) 중 일부 메모리 블록(예를 들어 MB1)은 시스템 데이터를 저장할 수 있으며, 나머지 메모리 블록들(MB2~MBk)은 노멀 데이터를 저장할 수 있다. 각각의 메모리 블록들(MB1~MBk; 11)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 11)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 11)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 11)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(11)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(11)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압, 및 선택 트랜지스터 동작 전압을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 디코더 제어 신호들(AD_signals1, AD_signals2)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(11)에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 동작 전압들(예를 들어 프로그램 전압, 검증 전압, 패스 전압 등)을 로컬 라인들(LL) 중 워드 라인들에 선택적으로 인가할 수 있다.
로우 디코더(220)는 프로그램 전압 인가 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 프로그램 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다. 또한 로우 디코더(220)는 리드 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 리드 전압을 로컬 라인들(LL) 중 선택된 워드 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 나머지 비 선택된 워드 라인들에 인가한다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm; 231)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(10)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 소스 라인 전압을 제어할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 디코더 제어 신호(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(11)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(11)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(11)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 11)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 선택 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 선택 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 행 방향으로 연장되는 소스 선택 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결될 수 있다. 도 5에서, 제1 행의 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로써 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 5에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 셀 어레이(10)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(11)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(11) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 6에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(11)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
도 7은 패키징된 메모리 장치의 패키징 볼 맵핑을 나타내는 도면이다.
도 7을 참조하면, 패키징된 메모리 장치는 매트릭스 구조의 볼 맵핑을 가지며, 다수의 데이터 입출력 핀들은 매트릭스 구조의 볼 맵핑 중 센터 영역에 배치되며 볼 아웃(ball out) 공정을 통해 외부(예를 들어 보더)와 연결된다. 볼 맵핑의 에지 영역은 외부의 영향 예를 들어 온도, 공정 상의 데미지 등에 취약할 수 있어 실질적으로 사용되지 않는 논 커넥팅 핀(NC)들로 배치할 수 있다. 또한 센터 영역의 일부 핀들도 논 커넥팅 핀(NC)들로 배치할 수 있다.
즉,패키징된 메모리 장치는 볼 맵핑의 센터 영역에만 메모리 장치의 제반 동작에 실제 사용되는 다수의 데이터 입출력 핀들이 배치되며, 다수의 데이터 입출력 핀들은 메모리 장치의 동작 시 사용되는 신호들 및 데이터들의 전송에 사용되는 데이터 입출력 핀들이다. 즉, 메모리 장치에 포함된 인터페이스 회로의 테스트 용도로 활용되는 테스트 핀은 배치되지 않는다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 패키징 볼 맵핑을 나타내는 도면이다.
도 8을 참조하면, 패키징된 메모리 장치는 매트릭스 구조의 볼 맵핑을 가진다. 매트릭스 구조의 패키징 볼 맵핑 영역 중 센터 영역(NAND_PKG_BALL)에는 메모리 장치에 포함되 반도체 메모리(도 1의 100)와 연결되는 다수의 입출력 핀들이 배치된다. 다수의 입출력 핀들은 다수의 전원 핀(VCCQ, VCC, VSS, VPP, VREF_1), 다수의 데이터 핀(DQ0_1 내지 DQ7_1), 다수이 제어 신호 핀(DQS_1_T, DQS_1_C, RE_1_T, WE_1_N, ALE_1, CLE_1, CE0_1_N 내지 CE3_1_N, R/B_0_N 내지 R/B_3_N, ZQ_0_N, ZQ_1_N, WP_0_N, 등)을 포함하며, 다수의 입출력 핀들은 볼 아웃(Ball out) 공정을 통해 외부 보더와 접착될 수 있다. 다수의 입출력 핀들은 메모리 장치에 포함된 인터페이스 회로 및 반도체 메모리의 노멀 동작 시 전원 및 신호를 수신하거나, 인터페이스 회로 및 반도체 메모리에서 출력되는 신호들을 외부, 예를 들어 컨트롤러로 전송한다.
또한 메모리 장치는 매트릭스 구조의 패키징 볼 맵핑 영역 중 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)에 논 커넥팅 핀(NC)들이 배치된다.
또한 메모리 장치는 센터 영역(NAND_PKG_BALL) 및 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)을 제외한 나머지 빈 영역을 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)으로 정의하고, 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)에 인터페이스 회로의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0)을 배치한다.
인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)은 도 8가 같이 센터 영역(NAND_PKG_BALL)의 양 옆에 배치될 수 있으나, 이에 한정되지 않고 센터 영역(NAND_PKG_BALL)의 상부 및 하부 위치에 배치될 수 있다.
인터페이스 회로의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0)은 볼 아웃(Ball out) 공정을 수행하지 않으며, 이에 따라 외부의 보더와 접착되지 않는다. 테스트 핀들은 핀 형태로 배치하여 메모리 장치의 패키지 외부로 노출시키고, 테스트 동작 시 외부의 테스트 장치와 프로브를 통해 연결될 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치는 매트릭스 구조의 패키징 볼 맵핑 영역 중 센터 영역(NAND_PKG_BALL) 및 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)을 제외한 나머지 빈 영역을 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)으로 정의하고, 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)에 인터페이스 회로의 테스트용 핀을 배치함으로써, 인터페이스 회로의 테스트 동작을 용이하게 수행할 수 있다.
본 발명의 실시 예에서는 인터페이스 회로의 테스트를 위하여 테스트 핀(PIN)들을 배치하는 것으로 설명하였으나, 이에 국한되지 않고 핀 대신 메모리 장치 외부로 노출되는 패드(Pad)를 배치할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치의 테스트 동작을 설명하기 위한 순서도이다.
도 1, 도 2 및 도 9를 참조하여 메모리 장치의 테스트 동작을 설명하면 다음과 같다.
컨트롤러(1200)는 메모리 장치(1100)에 포함된 인터페이스 회로(400)의 테스트 동작을 위한 테스트 커맨드(CMD)를 생성하여 출력한다(S910). 커맨드(CMD)는 어드레스를 포함하여 구성될 수 있으며, 어드레스는 인터페이스 회로(400)에 대응하는 어드레스일 수 있다.
메모리 장치(1100)의 인터페이스 회로(400)는 컨트롤러(1200)로부터 테스트 커맨드(CMD)를 수신하고, 테스트 커맨드(CMD)에 응답하여 블로킹 동작을 인에이블시킨다(S920).
인터페이스 회로(400)의 블로킹 동작을 설명하면 다음과 같다.
외부 입출력 드라이버(410)는 컨트롤러(1200)로부터 테스트 커맨드(CMD)를 수신하여 프로세서(420)로 전송한다. 프로세서(420)는 외부 입출력 드라이버(410)로부터 테스트 커맨드(CMD)를 수신하고, 수신된 테스트 커맨드(CMD)를 파싱(parsing)한다. 파싱 결과, 수신된 테스트 커맨드(CMD)가 인터페이스 회로(400)의 테스트 동작에 대응할 경우, 테스트 인에이블 신호(test_en) 및 블로킹 인에이블 신호(Block_EN)를 생성하여 출력한다. 블로킹 회로(440)는 블로킹 인에이블 신호(Block_EN)에 응답하여 타이밍 제어 회로(430)로부터 수신되는 테스트 커맨드(CMD)가 내부 입출력 드라이버(450)로 전송되지 않도록 블로킹 동작을 수행한다.
인터페이스 회로(400)의 테스트 회로(460)는 테스트 인에이블 신호(test_en)에 응답하여 테스트 동작을 수행(S930)하며, 테스트 동작 시 도 8에 도시된 인터페이스 회로의 테스트를 위한 테스트 핀들을 이용하여 테스트 동작에 필요한 신호들을 수신하고, 테스트 동작 결과 생성된 신호들을 테스트 핀들을 통해 외부로 출력할 수 있다.
테스트 동작이 완료된 후, 프로세서(420)는 블로킹 인에이블 신호(Block_EN)를 디스에이블시켜 블로킹 동작을 디스에이블시킨다(S940).
상술한 바와 같이 본원 발명의 실시 예에서는 인터페이스 회로(400)의 테스트 동작 시 블로킹 동작을 수행하여 테스트 커맨드가 인터페이스 회로(400)에서 반도체 메모리(100)로 전송되는 것을 방지한다. 이로 인하여 인터페이스 회로(400)의 테스트 동작 시 반도체 메모리(100)가 테스트 커맨드에 의해 오동작하는 것을 방지할 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100) 및 컨트롤러(Controller; 1200)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리(100)들 및 복수의 인터페이스 회로(400)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들로 분할될 수 있으며, 복수의 그룹들 각각은 하나의 인터페이스 회로(400)와 내부 입출력 라인(INT_IO)을 통해 연결될 수 있다.
도 10에서, 복수의 인터페이스 회로(400)들은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 이로 인하여 하나의 그룹에 포함된 복수의 반도체 메모리(100)들은 하나의 인터페이스 회로(400) 및 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(1300)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 컨트롤러(1200)는 호스트(1300)의 요청에 따라 메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들을 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한 컨트롤러(1200)는 호스트(1300)의 요청에 따라 메모리 장치(1100)에 포함된 인터페이스 회로(400)들의 트레이닝 동작을 수행하거나, 반도체 메모리(100)들의 트레이닝 동작을 수행할 수 있다. 또한 컨트롤러(1200)는 파워 업 동작 후 인터페이스 회로(400)들의 트레이닝 동작을 수행하거나, 반도체 메모리(100)들의 트레이닝 동작을 수행할 수 있다. 컨트롤러(1200)는 반도체 메모리(100) 또는 인터페이스 회로(400)들을 제어하기 위한 커맨드를 생성하여 메모리 장치(1100)로 전송할 수 있다. 이때 메모리 장치(1100)를 제어하기 위한 커맨드는 메모리 장치(1100)에 포함되는 복수의 반도체 메모리(100)들 중 적어도 하나에 대응하는 어드레스를 포함하고, 인터페이스 회로(400)들을 제어하기 위한 커맨드는 인터페이스 회로(400)들에 대응하는 어드레스를 포함하여 구성된다.
인터페이스 회로(400)의 구성은 앞서 설명한 도 2의 구성과 같이 구성되어 동작할 수 있다. 인터페이스 회로(400)는 컨트롤러(1200)로부터 수신되는 특정 커맨드가 인터페이스 회로(400)에 대응할 경우, 수신되는 특정 커맨드에 응답하여 라이트 트레이닝 동작 및 리드 트레이닝 동작을 수행할 수 있으며, 특정 커맨드는 블로킹 동작에 의해 반도체 메모리(100)로 전송되지 않는다. 또한 인터페이스 회로(400)는 컨트롤러(1200)로부터 수신되는 특정 커맨드가 반도체 메모리(100)에 대응할 경우, 수신되는 특정 커맨드를 블로킹 동작 없이 반도체 메모리(100)로 전송한다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(1300)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
상술한 메모리 장치(1100)에 포함된 복수의 인터페이스 회로(400)들은 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하며, 하나의 인터페이스 회로(400)가 다수의 반도체 메모리(100)들과 통신할 수 있다.
따라서, 메모리 장치(1100)은 복수의 인터페이스 회로(400)들 중 하나의 인터페이스 회로가 동작하는 싱글 채널 방식으로 동작하거나, 복수의 인터페이스 회로(400)들 중 적어도 두 개 이상의 인터페이스 회로들이 동작하는 멀티 채널 방식으로 동작할 수 있다.
상술한 멀티 채널 방식을 테스트 하기 위해서는 추가적인 테스트 신호들이 필요하며, 메모리 장치(1100)는 추가적인 테스트 신호들을 수신하기 위한 테스트 핀들이 요구된다.
도 11은 도 10에 도시된 메모리 장치(1100)의 패키징 볼 맵핑을 나타내는 도면이다.
도 11을 참조하면, 패키징된 메모리 장치는 매트릭스 구조의 볼 맵핑을 가진다. 매트릭스 구조의 패키징 볼 맵핑 영역 중 센터 영역(NAND_PKG_BALL)에는 메모리 장치에 포함되 반도체 메모리(도 1의 100)와 연결되는 다수의 입출력 핀들이 배치된다. 다수의 입출력 핀들은 다수의 전원 핀(VCCQ, VCC, VSS, VPP, VREF_1), 다수의 데이터 핀(DQ0_1 내지 DQ7_1), 다수의 제어 신호 핀(DQS_1_T, DQS_1_C, RE_1_T, WE_1_N, ALE_1, CLE_1, CE0_1_N 내지 CE3_1_N, R/B_0_N 내지 R/B_3_N, ZQ_0_N, ZQ_1_N, WP_0_N, 등)을 포함하며, 다수의 입출력 핀들은 볼 아웃(Ball out) 공정을 통해 외부 보더와 접착될 수 있다.
또한 메모리 장치는 매트릭스 구조의 패키징 볼 맵핑 영역 중 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)에 NC 핀들이 배치된다.
또한 메모리 장치는 센터 영역(NAND_PKG_BALL) 및 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)을 제외한 나머지 빈 영역을 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)으로 정의하고, 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)에 인터페이스 회로의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0)을 배치한다.
인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)은 도 11과 같이 센터 영역(NAND_PKG_BALL)의 양 옆에 배치될 수 있으나, 이에 한정되지 않고 센터 영역(NAND_PKG_BALL)의 상부 및 하부 위치에 배치될 수 있다.
인터페이스 회로의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0)은 볼 아웃(Ball out) 공정을 수행하지 않을 수 있으며, 핀 상태로 배치하고 테스트 동작 시 외부 테스트 장치와 프로브를 통해 연결될 수 있다.
또한 인터페이스 회로의 멀티 채널 동작을 테스트 하기 위한 테스트 핀(TEST_PIN)이 배치되며, 테스트 핀(TEST_PIN)은 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)에 배치된 논 커넥팅 핀(NC)들 중 일부와 센터 영역(NAND_PKG_BALL)에 배치된 논 커넥팅 핀(NC)들 중 일부를 활용한다. 예를 들어 모서리 영역(EDGE_A) 중 C4에 해당하는 핀을 CE_MUX 핀(CE_MUX)으로 활용하고, 모서리 영역(EDGE_B) 중 C10, C11에 해당하는 핀을 CE4_1_N 핀(CE4_1_N), CE6_1_N 핀(CE6_1_N)으로 활용한다. 또한 센터 영역(NAND_PKG_BALL) 중 H6, H11, K3, K11에 해당하는 핀을 각각 CE5_0_N 핀(CE5_0_N), CE7_1_N 핀(CE7_1_N), CE7_0_N 핀(CE7_0_N), CE5_1_N 핀(CE5_1_N)으로 활용한다. 테스트 핀(TEST_PIN)들은 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D) 내에서 센터 영역(NAND_PKG_BALL)과 인접하도록 배치되는 것이 바람직하다. 또한 모서리 영역(EDGE_C) 중 R3, R4에 해당하는 핀을 CE_0_N 핀(CE_0_N), CE4_0_N 핀(CE4_0_N)으로 활용한다.
즉, 에지 영역 또는 센터 영역 중 일부 논 커넥팅 핀들을 인터페이스 회로의 테스트 동작을 위한 테스트 핀으로 활용할 수 있다.
도 12은 도 10에 도시된 메모리 장치(1100)의 다른 실시 예에 따른 패키징 볼 맵핑을 나타내는 도면이다.
도 12를 참조하면, 패키징된 메모리 장치는 매트릭스 구조의 볼 맵핑을 가진다. 매트릭스 구조의 패키징 볼 맵핑 영역 중 센터 영역(NAND_PKG_BALL)에는 메모리 장치에 포함되 반도체 메모리(도 1의 100)와 연결되는 다수의 입출력 핀들이 배치된다. 다수의 입출력 핀들은 다수의 전원 핀(VCCQ, VCC, VSS, VPP, VREF_1), 다수의 데이터 핀(DQ0_1 내지 DQ7_1), 다수의 제어 신호 핀(DQS_1_T, DQS_1_C, RE_1_T, WE_1_N, ALE_1, CLE_1, CE0_1_N 내지 CE3_1_N, R/B_0_N 내지 R/B_3_N, ZQ_0_N, ZQ_1_N, WP_0_N, 등)을 포함하며, 다수의 입출력 핀들은 볼 아웃(Ball out) 공정을 통해 외부 보더와 접착될 수 있다.
또한 메모리 장치는 매트릭스 구조의 패키징 볼 맵핑 영역 중 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)에 NC 핀들이 배치된다.
또한 메모리 장치는 센터 영역(NAND_PKG_BALL) 및 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)을 제외한 나머지 빈 영역을 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)과 낸드 테스트 핀 영역(Nand_test_PIN_A, Nand_test_PIN_B)으로 정의한다. 또한 인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)에 인터페이스 회로(도 10의 400)의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0)을 배치하고, 낸드 테스트 핀 영역(Nand_test_PIN_A, Nand_test_PIN_B)에 반도체 메모리들(도 10의 100)의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0)을 배치한다.
인터페이스 회로 테스트 핀 영역(Interface_test_PIN_A, Interface_test_PIN_B)은 도 12과 같이 센터 영역(NAND_PKG_BALL)의 양 옆에 배치될 수 있으나, 이에 한정되지 않고 센터 영역(NAND_PKG_BALL)의 상부 및 하부 위치에 배치될 수 있다. 또한 낸드 테스트 핀 영역(Nand_test_PIN_A, Nand_test_PIN_B)은 도 12과 같이 센터 영역(NAND_PKG_BALL)의 상부 및 하부에 배치될 수 있으나, 이에 한정되지 않고 센터 영역(NAND_PKG_BALL)의 양 옆에 배치될 수 있다.
인터페이스 회로의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0) 및 반도체 메모리의 테스트를 위한 테스트 핀들(VQPS_1, ANA_ITO_1, VDDI_1, VDD_CORE_1, VDD_CORE_0, VDDI_0, ANA_ITO_0, VQPS_0)은 볼 아웃(Ball out) 공정을 수행하지 않을 수 있으며, 핀 상태로 배치하고 테스트 동작 시 외부 테스트 장치와 프로브를 통해 연결될 수 있다.
또한 인터페이스 회로의 멀티 채널 동작을 테스트 하기 위한 테스트 핀(TEST_PIN)이 배치되며, 테스트 핀(TEST_PIN)은 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D)에 배치된 논 커넥팅 핀(NC)들 중 일부와 센터 영역(NAND_PKG_BALL)에 배치된 논 커넥팅 핀(NC)들 중 일부를 활용한다. 예를 들어 모서리 영역(EDGE_A) 중 C4에 해당하는 핀을 CE_MUX 핀(CE_MUX)으로 활용하고, 모서리 영역(EDGE_B) 중 C10, C11에 해당하는 핀을 CE4_1_N 핀(CE4_1_N), CE6_1_N 핀(CE6_1_N)으로 활용한다. 테스트 핀(TEST_PIN)들은 각 모서리 영역(EDGE_A, EDGE_B, EDGE_C, 및 EDGE_D) 내에서 센터 영역(NAND_PKG_BALL)과 인접하도록 배치되는 것이 바람직하다. 또한 센터 영역(NAND_PKG_BALL) 중 H6, H11, K3, K11에 해당하는 핀을 각각 CE5_0_N 핀(CE5_0_N), CE7_1_N 핀(CE7_1_N), CE7_0_N 핀(CE7_0_N), CE5_1_N 핀(CE5_1_N)으로 활용한다. 또한 모서리 영역(EDGE_C) 중 R3, R4에 해당하는 핀을 CE_0_N 핀(CE_0_N), CE4_0_N 핀(CE4_0_N)으로 활용한다.
즉, 에지 영역 또는 센터 영역 중 일부 논 커넥팅 핀들을 인터페이스 회로의 테스트 동작을 위한 테스트 핀으로 활용할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에서는 인터페이스 회로의 테스트 동작을 위한 테스트 핀과 반도체 메모리의 테스트 동작을 위한 테스트 핀을 각각 구비하여 인터페이스 회로의 테스트 동작과 반도체 메모리의 테스트 동작을 병행하여 수행할 수 있다. 이로 인하여 테스트 동작 시간을 개선할 수 있다.
또한 반도체 메모리의 테스트 동작 시 인터페이스 회로를 통해 수행하지 않고, 반도체 메모리를 직접적으로 테스트할 수 있어 테스트 동작의 신뢰성이 개선된다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서(3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(3200)를 통하여 출력될 수 있다.
무선 송수신기(3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100) 또는 도 10에 도시된 메모리 장치(1100)와 같이 인터페이스 회로(400)를 포함하여 구성될 수 있다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다.
프로세서(4100)는 입력 장치(4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100) 또는 도 10에 도시된 메모리 장치(1100)와 같이 인터페이스 회로(400)를 포함하여 구성될 수 있다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(5100) 또는 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100) 또는 도 10에 도시된 메모리 장치(1100)와 같이 인터페이스 회로(400)를 포함하여 구성될 수 있다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100) 또는 도 10에 도시된 메모리 장치(1100)와 같이 인터페이스 회로(400)를 포함하여 구성될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 1300 : 호스트
100 : 반도체 메모리 400 : 인터페이스 회로
10 : 메모리 셀 어레이 200: 주변 회로들
300: 제어 로직
410 : 외부 입출력 드라이버 420 : 프로세서
430 : 타이밍 제어 회로 440 : 블로킹 회로
450 : 내부 입출력 드라이버 460 :테스트 회로

Claims (17)

  1. 인터페이스 회로 및 반도체 메모리가 함께 패키징된 메모리 장치에 있어서,
    상기 메모리 장치의 볼 맵핑 영역 중 상기 인터페이스 회로 및 상기 반도체 메모리의 노멀 동작을 위한 데이터 입출력 핀들이 배치된 센터 영역; 및
    상기 인터페이스 회로의 테스트 동작을 위한 테스트 핀들이 배치된 테스트 핀 영역을 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 테스트 핀 영역은 상기 센터 영역의 좌우 또는 상하에 배치되는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 장치는 상기 볼 맵핑 영역 중 각 모서리 영역들에 논 커넥팅 핀들이 배치되는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 센터 영역에 배치된 상기 데이터 입출력 핀들은 볼 아웃 공정을 통해 외부 보더와 접착되는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 테스트 핀 영역에 배치된 상기 테스트 핀들은 상기 외부 보더와 접착되지 않는 메모리 장치.
  6. 인터페이스 회로 및 반도체 메모리가 함께 패키징된 메모리 장치에 있어서,
    상기 메모리 장치의 볼 맵핑 영역 중 상기 인터페이스 회로 및 상기 반도체 메모리의 노멀 동작을 위한 데이터 입출력 핀들이 배치된 센터 영역; 및
    상기 인터페이스 회로의 테스트 동작을 위한 제1 테스트 핀들이 배치된 제1 테스트 핀 영역을 포함하며,
    상기 센터 영역은 상기 인터페이스 회로의 상기 테스트 동작 시 사용되는 제2 테스트 핀들이 배치되는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 테스트 핀 영역은 상기 센터 영역의 좌우 또는 상하에 배치되는 메모리 장치.
  8. 제 6 항에 있어서,
    상기 반도체 메모리의 테스트 동작을 위한 제3 테스트 핀들이 배치된 제2 테스트 핀 영역을 더 포함하는 메모리 장치.
  9. 제 6 항에 있어서,
    상기 메모리 장치는 상기 볼 맵핑 영역 중 각 모서리 영역들에 논 커넥팅 핀들이 배치되는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 각 모서리 영역들에 상기 인터페이스 회로의 상기 테스트 동작시 사용되는 제4 테스트 핀들이 배치되는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제4 테스트 핀들은 상기 각 모서리 영역들 중 상기 센터 영역과 인접한 영역에 배치되는 메모리 장치.
  12. 제 6 항에 있어서,
    상기 테스트 동작은 상기 인터페이스 회로의 멀티 채널 테스트 동작인 메모리 장치.
  13. 제 8 항에 있어서,
    상기 센터 영역에 배치된 상기 데이터 입출력 핀들은 볼 아웃 공정을 통해 외부 보더와 접착되는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 테스트 핀 영역에 배치된 상기 제1 테스트 핀들 및 상기 제2 테스트 핀 영역에 배치된 상기 제3 테스트 핀들은 상기 외부 보더와 접착되지 않는 메모리 장치.
  15. 인터페이스 회로와 상기 인터페이스 회로와 연결된 반도체 메모리를 포함하는 메모리 장치가 제공되는 단계;
    상기 인터페이스 회로의 테스트 동작에 대응하는 테스트 커맨드를 상기 인터페이스 회로가 수신하는 단계;
    상기 인터페이스 회로는 블로킹 동작을 수행하여 상기 반도체 메모리로 전송되는 신호들을 차단하는 단계; 및
    상기 테스트 커맨드에 응답하여 상기 인터페이스 회로의 상기 테스트 동작을 수행하는 단계를 포함하는 메모리 장치의 테스트 동작 방법.
  16. 제 15 항에 있어서,
    상기 테스트 커맨드는 상기 인터페이스 회로에 대응하는 어드레스를 포함하여 구성되는 메모리 장치의 테스트 동작 방법.
  17. 제 15 항에 있어서,
    상기 테스트 동작 시 상기 인터페이스 회로는 테스트 핀들을 통해 신호들을 수신하고, 상기 테스트 동작 결과에 따라 생성된 신호들을 상기 테스트 핀들을 통해 외부로 출력하는 메모리 장치의 테스트 동작 방법.
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