KR100645043B1 - 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법 - Google Patents

테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법 Download PDF

Info

Publication number
KR100645043B1
KR100645043B1 KR1020040071797A KR20040071797A KR100645043B1 KR 100645043 B1 KR100645043 B1 KR 100645043B1 KR 1020040071797 A KR1020040071797 A KR 1020040071797A KR 20040071797 A KR20040071797 A KR 20040071797A KR 100645043 B1 KR100645043 B1 KR 100645043B1
Authority
KR
South Korea
Prior art keywords
buffer
test data
test
data
page buffer
Prior art date
Application number
KR1020040071797A
Other languages
English (en)
Other versions
KR20060022992A (ko
Inventor
윤동규
이진엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040071797A priority Critical patent/KR100645043B1/ko
Priority to US11/005,546 priority patent/US7451366B2/en
Priority to CNB200510091462XA priority patent/CN100545946C/zh
Priority to JP2005235515A priority patent/JP2006079809A/ja
Priority to DE102005040226.7A priority patent/DE102005040226B4/de
Publication of KR20060022992A publication Critical patent/KR20060022992A/ko
Application granted granted Critical
Publication of KR100645043B1 publication Critical patent/KR100645043B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

여기에 개시된 불휘발성 메모리 장치의 테스트 방법은, 테스트시 메모리 셀이 프로그램될 때 마다 테스트 데이터를 외부로부터 로딩해 오는 대신, 테스트 데이터를 반도체 메모리 장치 내부의 버퍼에 저장해 놓는다. 그리고, 버퍼에 저장된 테스트 데이터를 페이지 버퍼에 선택적으로 로딩한 후, 이를 반복적으로 이용하여 메모리 셀을 프로그램한다. 그 결과, 테스트 데이터에 대한 로딩 시간이 줄어들게 되어, 테스트 효율이 높아지게 된다.

Description

테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의 테스트 방법{Nonvolatile memory device with test buffer and test method for the same}
도 1은 본 발명의 바람직한 실시예에 따른 메모리 장치를 포함하는 정보 처리 시스템의 전체 블록도;
도 2는 도 1에 도시된 제어부의 상세 구성을 보여주는 블록도;
도 3은 도 2에 도시된 제 1 버퍼에 저장된 테스트 데이터를 이용한 프로그램 예를 보여주는 도면; 그리고
도 4는 본 발명의 바람직한 실시예에 따른 테스트 방법을 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 플래시 메모리 장치 110 : 호스트
130 : 플래시 코어 140, 150 : 버퍼
160 : 제어부
본 발명은 반도체 메모리 장치의 테스트 방법에 관한 것으로, 좀 더 구체적 으로는 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의 테스트 방법에 관한 것이다.
테스팅(testing)이란 주어진 제품이 제대로 동작되는가를 알아보는 작업이다. 제작자는 제품을 출고하기 전에 불량품을 가려냄으로써 제품의 신뢰도를 높여주게 된다.
반도체 제조 기술의 발달로 메모리의 집적도가 증가함에 따라 더욱 복잡하고 정교한 테스트를 필요로 하게 되었고, 이로 인해 테스트 시간 또한 점점 길어지고 있다. 그러나, 메모리 제조 공정에 소요되는 비용은 상대적으로 적은 비율로 증가하고 있기 때문에, 향후 반도체에 대한 전체 제조 원가에 있어서 테스트가 차지하는 비중은 점차 늘어날 전망이다.
일반적으로, 반도체 메모리 장치의 정상적인 동작 유무를 판별하기 위해서는 테스트 벡터를 제품에 인가하고, 출력이 정상적으로 나오는가를 검토하여야 한다. 그런데, 특히 플래시 메모리와 같은 불휘발성 메모리 장치의 경우, 대용량의 데이터를 저장할 수 있다는 장점을 가지는 반면, 데이터의 읽기 및 쓰기 시간이 타 메모리 장치(예를 들면, RAM(Random Access Memory) 등)에 비해 길기 때문에, 타 메모리 장치에 비해 테스트에 소요되는 시간이 긴 단점이 있다. 따라서, 불휘발성 메모리 장치의 테스트에 소요되는 시간을 효과적으로 단축시켜 줄 수 있는 새로운 방안이 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으 로, 불휘발성 메모리 장치의 테스트 시간을 단축시켜 줄 수 있는 장치 및 방법을 제공하는데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치의 테스트 방법은, (a) 외부로부터 입력된 테스트 데이터를 내부의 제 1 버퍼에 저장하는 단계; (b) 상기 테스트 데이터를 페이지 버퍼로 로딩하는 단계; (c) 상기 페이지 버퍼에 저장된 상기 테스트 데이터가 프로그램후 리셋되는 것을 금지시키는 단계; (d) 상기 테스트 데이터를 적어도 한 번 이상 해당 메모리 셀들에게 프로그램하는 단계; 및 (e) 상기 테스트 데이터에 대한 프로그램 결과를 내부의 제 2 버퍼에 저장하는 단계를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치는, 메모리 셀 어레이, 제 1 및 제 2 버퍼, 페이지 버퍼, 및 제어부를 포함한다. 메모리 셀 어레이는 복수 개의 메모리 셀들로 구성된다. 제 1 버퍼는 외부로부터 입력된 복수 개의 테스트 데이터를 저장한다. 페이지 버퍼는 상기 제 1 버퍼에 저장된 상기 테스트 데이터 중 상기 메모리 셀 어레이에 프로그램될 데이터를 저장한다. 제어부는 상기 테스트 데이터에 대한 상기 제 1 버퍼 및 상기 페이지 버퍼의 읽기/쓰기 동작, 및 상기 테스트 데이터에 대한 상기 메모리 셀들의 읽기/쓰기 동작을 제어한다. 제 2 버퍼는 상기 제어부의 제어에 응답해서 상기 테스트 데이터에 대한 상기 프로그램 결과를 저장한다.
바람직한 실시예에 있어서, 상기 제어부는, 인터페이스부, 레지스터, 상태 머신, 제 1 메모리 제어부, 및 제 2 메모리 제어부를 포함한다. 인터페이스부는 외부로부터 상기 테스트 데이터와, 어드레스, 및 제어 신호를 받아들이고, 상기 제어 신호에 응답해서 상기 프로그램 결과를 외부로 출력한다. 레지스터는 상기 어드레스 및 제어 신호를 저장한다. 상태 머신은 상기 제어 신호를 분석하여 동작 모드별로 제 1 및 제 2 제어 신호 및 제 1 및 제 2 어드레스를 발생한다. 제 1 메모리 제어부는 상기 제 1 제어 신호 및 상기 제 1 어드레스에 응답해서, 상기 테스트 데이터에 대한 상기 제 1 및 제 2 버퍼의 읽기/쓰기 동작을 제어한다. 제 2 메모리 제어부는 상기 제 2 제어 신호 및 상기 제 2 어드레스에 응답해서, 상기 테스트 데이터에 대한 상기 메모리 셀의 읽기/쓰기 동작을 제어한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 불휘발성 메모리 장치의 테스트 방법은, 테스트시 메모리 셀이 프로그램될 때 마다 테스트 데이터를 외부로부터 로딩해 오는 대신, 테스트 데이터를 반도체 메모리 장치 내부의 버퍼에 저장해 놓고, 버퍼에 저장된 테스트 데이터를 페이지 버퍼에 선택적으로 로딩한 후, 이를 반복적으로 이용하여 메모리 셀을 프로그램한다. 그 결과, 외부로부터의 데이터 로딩 시간이 줄어들게 된다. 그리고, 본 발명에서는 프로그램이 수행된 후에도 페이지 버퍼에 로딩된 데이터가 그대로 유지되도록 하여, 내부 버퍼와 페이지 버퍼 사이의 반복적인 데이터 로딩을 최소화 시킨다.
도 1은 본 발명의 바람직한 실시예에 따른 메모리 장치(100)를 포함하는 정 보 처리 시스템의 전체 블록도이다. 도 1을 참조하면, 본 발명에 따른 정보 처리 시스템은 메모리 장치(100)와 호스트(110)를 포함한다. 도 1에 도시된 메모리 장치(100)는 플래시 메모리를 예로 들어 설명되어 있다. 아래에서는 하나의 칩 안에 여러 가지 기능들이 복합적으로 구성된 플래시 메모리에 대한 테스트 방법 및 이를 위한 구조가 예를 들어 설명되어 있다.
호스트(110)는 메모리 장치(100) 내에 테스트 데이터를 미리 저장시켜 두고, 이를 내부적으로 반복적으로 로딩하여 메모리 장치(100)에 대한 테스트를 수행한다. 그리고, 메모리 장치(100)로부터 발생된 테스트 결과를 분석하여, 메모리 장치(100)의 결함 유무를 판단한다.
메모리 장치(100)는 노멀 동작시 호스트(110)의 제어에 따라 데이터를 저장하거나, 저장된 데이터를 출력한다. 그리고, 메모리 장치(100)는 테스트 동작시 호스트(110)의 제어에 따라 테스트 데이터를 저장하거나, 테스트 결과를 출력한다. 앞에서 설명한 바와 같이, 상기 테스트 데이터는 메모리 셀이 프로그램될 때 마다 호스트(110)로부터 로딩되지 않고, 메모리 장치(100) 내부에 미리 저장해 놓은 테스트 데이터를 이용하여 수행된다. 이를 위한 메모리 장치(100)의 구성은 다음과 같다.
메모리 장치(100)는, 플래시 코어(130), 제 1 및 제 2 버퍼(140, 150), 및 제어부(160)를 포함한다. 그리고, 플래시 코어(130)는 플래시 메모리 셀 어레이(131)와 페이지 버퍼(132)를 포함한다.
호스트(110)로부터 테스트 데이터(TDATA_IN)와, 버퍼의 어드레스, 및 제어 신호가 입력되면, 메모리 장치(100)는 제어부(160)를 통해 호스트(110)로부터 테스트 데이터(TDATA_IN)를 받아들이고, 이를 제 1 버퍼(140)의 해당 어드레스에 저장한다. 이 때, 제 1 버퍼(140)에 저장되는 테스트 데이터는 노멀 데이터 경로(normal data path)를 통해 저장된다.
이어서 테스트가 시작되고, 호스트(110)로부터 테스트가 수행될 플래시 셀의 어드레스와 제어 신호가 입력되면, 제 1 버퍼(140)에 저장되어 있는 테스트 데이터(TDATA_IN)는 제어부(160)의 제어에 따라 페이지 버퍼(132)로 로딩된다. 페이지 버퍼(132)에 로딩된 데이터는 테스트가 수행될 플래시 셀에 프로그램된다. 이 때, 상기 테스트 데이터(TDATA_IN)는 셀 어레이(131)에 포함된 하나 또는 복수 개의 페이지에 프로그램될 수도 있고, 플래시 메모리 셀 어레이(131) 전체에 프로그램될 수도 있다. 테스트 데이터(TDATA_IN)에 대한 프로그램이 모두 수행되고 나면, 제어부(160)는 플래시 메모리 셀 어레이(131)에 프로그램된 테이터를 테스트 결과(TDATA_OUT)로서 읽어들이고, 읽어들인 테스트 결과(TDATA_OUT)를 제 2 버퍼(150)에 저장한다. 그리고 나서, 제어부(160)는 제 2 버퍼(150)에 저장되어 있는 테스트 결과(TDATA_OUT)를 호스트(110)로 출력한다.
이 실시예에 있어서, 제 1 및 제 2 버퍼(140, 150)는 예컨대 SRAM(static RAM)을 이용하여 구현될 수 있다. 또한, 제 1 및 제 2 버퍼(140, 150)는 SRAM 이외의 타 랜덤 액세스 메모리를 이용하여 구현될 수 있다.
제 1 버퍼(140)에는 테스트 데이터(TDATA_IN)가 저장되고, 제 2 버퍼(150)에는 테스트 결과(TDATA_OUT)가 각각 저장된다. 통상, NAND 타입의 플래시 메모리의 경우, 1 페이지 단위로 프로그램 되므로, 제 1 및 제 2 버퍼(140, 150)는 최소한 1 페이지에 해당되는 데이터가 저장될만한 저장 공간(예를 들면, 2KB)을 갖도록 구성된다. 그러나, 이 같은 제 1 및 제 2 버퍼(140, 150)의 크기는 일 예에 불과하며, 다양한 크기로 설계될 수 있음은 이 분야의 통상의 지식을 가진 이들에게 자명하다.
제 1 버퍼(140)에 저장되는 테스트 데이터(TDATA_IN)는, 예를 들면, 하나의 섹터(512B) 단위마다 서로 다른 패턴을 갖도록 구성된다. 그리고, 제 1 버퍼(140)에 저장된 테스트 데이터(TDATA_IN)는 각 섹터(512B) 마다 독립적으로 플래시 메모리로 로딩된다. 테스트를 위해 선택된 섹터의 전체 데이터의 사이즈가 페이지 버퍼(132)의 전체 사이즈 보다 작으면, 페이지 버퍼(132)가 모두 채워질 때 까지 상기 선택된 섹터의 테스트 데이터가 반복적으로 로딩된다. 따라서, 적은 용량을 가지는 제 1 버퍼(140)를 가지고도 다양한 테스트 패턴을 저장할 수 있게 된다.
또한, 페이지 버퍼(132)에 로딩된 테스트 데이터는, 프로그램이 수행될 때마다 리셋되지 않고, 로딩된 데이터를 특정 명령어(예를 들면, 페이지버퍼 리셋금지 해제 명령)가 입력되기 전까지 그대로 유지한다. 그 결과, 반도체 장치(100) 내부의 반복적인 데이터 로딩 없이, 페이지 버퍼(132)에 로딩되어 있는 데이터를 반복적으로 사용하여 테스트를 수행할 수 있게 된다.
도 2는 도 1에 도시된 제어부(160)의 상세 구성을 보여주는 블록도이다. 도 2를 참조하면, 제어부(160)는 호스트 인터페이스(161), 레지스터(162), 상태 머신(163), 버퍼 제어부(165), 및 플래시 제어부(167)를 포함한다.
호스트 인터페이스(161)는 호스트(110)와 메모리 장치(100)간의 인터페이스 역할을 수행한다. 호스트 인터페이스(161)는 호스트(110)로부터 테스트 데이터(TDATA_IN), 버퍼 또는 플래시 셀의 어드레스, 및 제어 신호를 받아들이고, 상기 제어 신호에 응답해서 메모리장치(100)에서 수행된 테스트 결과를 호스트(110)로 출력한다. 호스트 인터페이스(161)는 다양한 인터페이스 방식으로 구성될 수 있다. 예를 들면, 호스트 인터페이스(161)는 SRAM 인터페이스 방식, 또는 SRAM 인터페이스와 유사한 노어(NOR) 플래시 메모리의 인터페이스 방식을 갖도록 구현될 수 있다.
레지스터(162)는 호스트 인터페이스(161)를 통해 호스트(110)로부터 전달되는 어드레스(REG_ADD) 및 명령(REG_CTL)을 저장하는 데 사용된다. 호스트(110)로부터 전달되는 명령(REG_CTL)은 복수 개의 제어 신호들의 조합에 의해 정의된다. 레지스터 어드레스(REG_ADD)에 대응되는 레지스터(162)의 영역에는 레지스터 데이터(RAG_DATA)가 저장된다. 여기서, 레지스터 데이터(RAG_DATA)는 제 1 및 제 2 버퍼(140, 150)의 어드레스, 플래시 메모리의 어드레스, 읽기/쓰기 명령 등을 포함한다.
상태 머신(163)은 레지스터(162)에 저장된 제어 신호(REG_CTL)에 응답해서 동작 모드를 분석하고, 버퍼 제어부(165) 및 플래시 제어부(167)의 동작을 제어하는 제어 신호(B_CTL, F_CTL)와 어드레스(B_ADD, F_ADD)를 발생한다. 메모리 장치(100)의 동작 모드는 크게 노멀 모드와 테스트 모드로 구분된다. 버퍼 제어부(165)는, 상태 머신(163)으로부터 발생된 제어 신호(B_CTL)와 어드레스(B_ADD)에 응답해 서 제 1 및 제 2 버퍼(140, 150)에 대한 테스트 데이터의 읽기/쓰기 동작을 제어한다. 그리고, 플래시 제어부(167)는 상태 머신(163)으로부터 발생된 제어 신호(F_CTL)와 어드레스(F_ADD)에 응답해서 메모리 코어(130)에 대한 테스트 데이터의 읽기/쓰기 동작을 제어한다.
버퍼 제어부(165)는, 테스트가 수행되기 전에 상태 머신(163)으로부터 입력된 제어 신호(B_CTL)와 어드레스(B_ADD)에 응답해서, 테스트 데이터(TDATA_IN)를 제 1 버퍼(140)에 미리 저장해 둔다. 그리고, 상태 머신(163)의 동작 모드 분석 결과 메모리 장치(100)의 동작 모드가 테스트 모드이면, 버퍼 제어부(165)는 상태 머신(163)으로부터 입력된 제어 신호(B_CTL)와 어드레스(B_ADD)에 응답해서, 제 1 버퍼(140)의 특정 섹터에 저장되어 있는 테스트 데이터(TDATA_IN)를 읽어들인다. 버퍼 제어부(165)는 제 1 버퍼(140)로부터 읽어들인 테스트 데이터(TDATA_IN)를 플래시 제어부(167)로 출력한다.
플래시 제어부(167)는 상태 머신(163)으로부터 입력된 제어 신호(F_CTL)와 어드레스(F_ADD)에 응답해서, 플래시 코어(130)에게 테스트 데이터(TDATA_IN)를 프로그램한다. 프로그램이 모두 수행되고 나면, 플래시 제어부(167)는 플래시 코어(130)에 프로그램된 결과(TDATA_OUT)를 읽어들이고, 이를 버퍼 제어부(165)로 전달한다.
플래시 제어부(167)로부터 프로그램된 결과(TDATA_OUT)가 입력되면, 버퍼 제어부(165)는 제 2 버퍼(150)로 상기 프로그램된 결과(TDATA_OUT)를 저장하고, 이를 호스트 인터페이스(161)를 통해 호스트(110)로 출력한다.
도 3은 도 2에 도시된 제 1 버퍼(140)에 저장된 테스트 데이터(TDATA_IN)를 이용한 프로그램 예를 보여주는 도면이다. 도 3에는 플래시 메모리의 셀 어레이(131)를 구성하는 복수개의 블록들(예를 들면, 1024 Blocks, 2048 Blocks) 중 하나의 블록이 도시되어 있다. 상기 블록은 복수개의 페이지들(1311, 1312, … 131m, 131n)로 구성된다. 페이지는 데이타 쓰기 동작 및 데이타 읽기 동작의 기본 단위로서, 각각의 페이지는 다시 복수개의 섹터들로 이루어진다.
도 3에는 하나의 페이지(131m)가 4개의 섹터들로 구분된 예가 도시되어 있다. 플래시 메모리에서 페이지 사이즈는 2K+64 바이트(Byte)이고, 섹터 사이즈는 512+16 바이트(Byte) 이다. 플래시 메모리의 섹터들은 각각 플래시 섹터 어드레스(Flash Sector Address; FSA)라 불리는 어드레스를 가지고 있다. 예를 들면, 제 1 플래시 섹터의 어드레스는 '00' 이고, 'FSA=00'로 표시된다. 제 2 플래시 섹터의 어드레스는 '01'이고, 'FSA=01'로 표시된다. 제 3 플래시 섹터의 어드레스는 '10' 이고 'FSA=10'로 표시된다. 그리고, 제 4 플래시 섹터의 어드레스는 '11'이고 'FSA=11'로 표시된다.
제 1 버퍼(140)는 플래시 메모리의 플래시 섹터들에 대응되는 복수 개의 버퍼 섹터들(141-144)로 구성된다. 상기 버퍼 섹터들(141-144)은 각각 버퍼 섹터 어드레스(Buffer Sector Address; BSA)를 가지고 있다. 예를 들면, 제 1 버퍼 섹터의 어드레스는 '00' 이고, 'BSA=00'로 표시된다. 제 2 버퍼 섹터의 어드레스는 '01' 이고, 'BSA=01'로 표시된다. 제 3 버퍼 섹터의 어드레스는 '10' 이고, 'BSA=10'로 표시된다. 그리고, 제 4 버퍼 섹터의 어드레스는 '11' 이고, 'BSA=11'로 표시된다.
제 1 버퍼(140)에는 섹터 별로 서로 다른 패턴의 테스트 데이터(Pattern A, Pattern B, Pattern C, Pattern D)가 각각 저장된다. 그리고, 각각의 테스트 테스트 패턴(Pattern A, Pattern B, Pattern C, Pattern D)은 섹터마다 독립적으로 페이지 버퍼(132)로 로딩된다.
예를 들어, 제 3 버퍼 섹터에 저장되어 있는 'C' 패턴의 테스트 데이터를 m번째 페이지(131m)에 프로그램하고자 하는 경우, 상기 테스트 데이터는 먼저 페이지 버퍼(132)에 로딩된다. 이 때, 선택된 버퍼 섹터에 저장된 데이터의 전체 사이즈는 페이지 버퍼(132)의 전체 사이즈 보다 작으므로, 페이지 버퍼(132)가 모두 채워질 때 까지 선택된 섹터의 테스트 데이터가 반복적으로 로딩된다. 이 경우, 하나 뿐만 아니라 복수 개의 섹터들이 동시에 선택될 수 있으며, 선택된 섹터들에 포함된 테스트 데이터의 조합에 의해 보다 다양한 테스트 패턴이 생성될 수 있다.
이와 같은 구성을 갖는 제 1 버퍼(140) 및 각 페이지의 어드레스 지정은 레지스터(162)에 저장되어 있는 어드레스 정보에 의해 수행된다. 그리고, 페이지 버퍼(132)에 로딩된 테스트 데이터는, 셀 어레이(131)에 포함되어 있는 하나의 페이지를 프로그램하는데 사용되거나, 또는 복수 개의 페이지를 연속해서 프로그램하는데 사용될 수 있다.
예를 들어, 페이지 버퍼(132)에 로딩된 데이터가 복수 개의 페이지를 프로그램하는데 사용되는 경우에는, 프로그램 동작이 수행될 때마다 제 1 버퍼(140)로부터 테스트 데이터가 로딩되지 않고, 페이지 버퍼(132) 로딩되어 있는 기존의 데이터가 그대로 사용된다. 이를 위해 플래시 제어부(167)는 페이지 버퍼(132)에 저장 되어 있는 테스트 데이터가 프로그램이 수행된 후 리셋되지 않도록 제어한다. 그 결과, 제 1 버퍼(140)와 페이지 버퍼(132)간의 중복된 내부 데이터 로딩 과정이 생략될 수 있게 되어, 테스트 시간이 줄어들게 된다. 이와 같은 페이지 버퍼(132)에 대한 리셋 금지 설정 기능은, 테스트에 사용될 데이터의 재사용 여부에 따라 수행 또는 해제 된다.
이와 같은 페이지 버퍼(132)에 대한 데이터의 리셋 금지 설정 및 해제 기능은, 페이지 버퍼(132) 내부에 듀얼 래치(미 도시됨) 구조를 구성함으로써 구현 가능하다. 예를 들면, 페이지 버퍼(132)는 제 1 버퍼(140)로부터 로딩된 데이터를 저장하는 제 1 래치와, 제 1 래치에 저장된 데이터를 내부적으로 덤핑해서 저장하는 제 2 래치를 포함하도록 구성될 수 있다. 제 1 버퍼(140)로부터 제 1 래치로 테스트 데이터가 로딩되고 나면, 제 1 버퍼(140)로부터 제 1 래치로의 데이터 로딩이 금지된다. 그리고, 상기 로딩 금지 기능이 해제되고 제 1 버퍼(140)로부터 새로운 데이터가 로딩될 때까지 상기 제 1 래치는 기 로딩된 데이터를 지속적으로 보존한다. 제 1 래치에 로딩된 데이터는 제 2 래치로 덤핑된다.
제 2 래치는 셀 어레이에 실질적으로 프로그램되는 데이터를 저장하는 기능을 수행한다. 제 2 래치는 프로그램 된 데이터에 대한 베리파이(verify)가 수행된 후, 제 1 래치에 저장된 데이터를 덤핑해 온다. 그 결과, 프로그램 후에도 페이지 버퍼(132)에 로딩된 데이터가 그대로 유지되도록 한다. 이와 같은 제 1 및 제 2 래치간의 내부적인 데이터 덤핑에 의하면, 페이지 버퍼(132)에 대한 데이터의 리셋 금지가 해제될 때까지 상기 페이지 버퍼(132)에 저장된 데이터는 그대로 유지된다. 이와 같은 페이지 버퍼(132)의 구성은 일 예에 불과하며, 설계 방식에 따라 다양한 형태로 구현 가능하다.
도 4는 본 발명의 바람직한 실시예에 따른 테스트 방법을 보여주는 흐름도이다.
도 4를 참조하면, 본 발명에 따른 테스트 방법은, 먼저 메모리 장치(100)의 내부에 구비되어 있는 제 1 버퍼(140)에 테스트 데이터(TDATA_IN)를 미리 저장해 놓는다(1000 단계). 제 1 버퍼(140)는 SRAM과 같이 랜덤 액세스가 가능한 메모리 장치로 구성된다.
아래에서 상세히 설명되겠지만, 본 발명에 따른 테스트 방법에서는 셀 어레이에 대한 프로그램이 수행될 때마다 외부로부터 테스트 데이터를 받아들이는 대신, 제 1 버퍼(140)에 미리 저장해 놓은 테스트 데이터(TDATA_IN)를 내부적으로 로딩하여 테스트를 수행한다. 그 결과, 메모리 장치(100)가 호스트(110)로부터 데이터를 받아들이는데 소요되는 외부 인터페이스 시간을 줄일 수 있게 된다.
제 1 버퍼(140)에는 섹터 단위(예를 들면, 512B)마다 서로 다른 패턴의 테스트 데이터가 저장되며, 제 1 버퍼(140)에 저장된 복수 개의 테스트 데이터 중 선택된 임의의 섹터에 해당되는 테스트 데이터가 페이지 버퍼(132)로 로딩된다(1100 단계). 페이지 버퍼(132)에 테스트 데이터가 로딩되고 나면, 페이지 버퍼에 대한 리셋을 금지시킨다(1200 단계). 1200 단계에서 수행된 페이지 버퍼의 리셋 금지 기능은, 프로그램이 수행된 후에 페이지 버퍼(132)에 저장되어 있는 데이터가 리셋되지 않도록 하는 기능이다. 이 기능에 의하면, 페이지 버퍼(132)에 데이터를 재 로딩할 필요 없이 한 번 로딩된 데이터를 반복적으로 사용할 수 있게 된다. 그 결과, 제 1 버퍼(140)와 페이지 버퍼(132)간의 내부적인 데이터 로딩 시간을 줄일 수 있게 된다.
페이지 버퍼(132)에 저장된 테스트 데이터는 셀 어레이(131)에 프로그램된다(1300 단계). 그리고 나서, 상기 프로그램이 정상적으로 수행되었는지 여부가 판별된다(즉, 프로그램이 패스(pass)인지 페일(fail)인지 여부가 판별된다)(1400 단계). 일반적으로, 프로그램이 정상적으로 수행되었는지 여부를 판별하는 베리파이 동작이 수행되고 나면, 페이지 버퍼(132)에 저장된 데이터는 '1' 또는 '0'의 값으로 리셋된다. 그러나, 본 발명에서는 페이지 버퍼(132)가 2개의 래치로 구성되기 때문에, 베리파이 동작에 의해 제 2 래치가 리셋 되더라도, 제 1 래치에 저장되어 있는 테스트 데이터가 내부적으로 제 2 래치에 덤핑된다. 그 결과, 상기 페이지 버퍼(132)에 로딩된 데이터가 리셋되지 않고 그 값을 그대로 유지할 수 있게 된다. 이와 같은 페이지 버퍼에 대한 리셋 금지 기능은, 페이지 버퍼(132)를 듀얼 래치 구조로 설계함에 의해서 구현될 수 있다.
1400 단계에서의 판별 결과, 프로그램이 정상적으로 수행되지 않았으면, 1300 단계로 되돌아가서 프로그램을 재 수행한다. 이 때, 페이지 버퍼(132)에는 1100 단계에서 로딩된 데이터가 리셋되지 않고 그대로 저장되어 있으므로, 제 1 버퍼(140)로부터 테스트 데이터를 재로딩하지 않고, 페이지 버퍼(132)에 로딩되어 있는 데이터를 그대로 사용한다.
1400 단계에서의 판별 결과, 프로그램이 정상적으로 수행되었으면, 셀 어레 이(131)에 프로그램된 결과를 테스트 결과(TDATA_OUT)로서 읽어들인다(1500 단계). 1500 단계에서 읽어들인 테스트 결과는 제 2 버퍼(150)에 저장된다(1600 단계). 제 2 버퍼(150)는 제 1 버퍼(140)와 마찬가지로 SRAM으로 구성된다.
이어서, 제 2 버퍼(150)에 저장된 테스트 결과(TDATA_OUT)가 외부의 호스트(110)로 출력된다(1700 단계). 테스트 결과(TDATA_OUT)의 출력은 하나의 페이지에 대한 프로그램이 종료될 때마다 호스트(110)로 출력될 수도 있고, 호스트(110)의 요구에 따라 복수 개의 페이지에 대한 테스트 결과를 한꺼번에 출력할 수도 있다. 이와 같은 테스트 결과(TDATA_OUT)의 출력은 제 2 버퍼(150)의 용량 및 호스트(110)와의 인터페이스를 어떻게 구현하느냐에 따라 달라질 수 있다. 1700 단계에서 테스트 결과(TDATA_OUT)가 출력되고 나면, 페이지 버퍼(132)에 로딩되어 있는 테스트 데이터를 그대로 이용하여 테스트를 수행할 것이지 여부가 판별된다(1800 단계).
1800 단계에서의 판별 결과, 페이지 버퍼(132)에 로딩되어 있는 테스트 데이터를 그대로 이용하여 테스트를 수행할 경우, 수순은 1300 단계로 진행한다. 1300 단계에서는 페이지 버퍼(132)에 테스트 데이터를 다시 로딩하지 않고, 페이지 버퍼(132)에 로딩되어 있는 테스트 데이터를 그대로 이용하여 테스트를 수행하게 된다.
그리고, 1800 단계에서의 판별 결과, 페이지 버퍼(132)에 로딩되어 있는 테스트 데이터를 그대로 이용하여 테스트를 수행하지 않을 경우, 페이지 버퍼에 대한 리셋 금지 기능이 해제된다(1900 단계). 그리고 나서, 테스트를 종료할 것인지 여부가 판별된다(2000 단계).
2000 단계에서의 판별 결과, 테스트를 종료하지 않는 것으로 판별된 경우, 수순은 1100 단계로 되돌아 간다. 1100 단계에서는 제 1 버퍼(140)에 저장되어 있는 복수 개의 테스트 데이터 패턴들 중 임의의 테스트 패턴을 선택하고, 선택된 테스트 데이터를 페이지 버퍼(132)에 로딩한다. 그리고 나서 1200 내지 2000 단계가 반복된다. 그리고, 2000 단계에서의 판별 결과, 테스트를 종료하는 것으로 판별된 경우, 수순은 종료된다.
앞에서 설명한 바와 같이, 본 발명에 따른 메모리 장치의 테스트 방법은, 테스트시 메모리 셀이 프로그램될 때 마다 테스트 데이터를 외부로부터 로딩해 오는 대신, 테스트 데이터를 반도체 메모리 장치 내부의 버퍼에 저장해 놓는다. 그리고, 버퍼에 저장된 테스트 데이터를 페이지 버퍼에 선택적으로 로딩한 후, 이를 반복적으로 이용하여 메모리 셀을 프로그램한다. 그 결과, 테스트 데이터에 대한 로딩 시간이 줄어들게 되어, 테스트 효율이 높아지게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 불휘발성 메모리 장치에 대한 테스트를 고속으로 수행할 수 있게 된다.

Claims (16)

  1. (a) 호스트로부터 입력된 테스트 데이터를 불휘발성 메모리 장치 내부의 제 1 버퍼에 저장하는 단계;
    (b) 상기 제 1 버퍼에 저장된 상기 테스트 데이터 중 일부를 페이지 버퍼로 로딩하는 단계;
    (c) 상기 페이지 버퍼에 로딩된 테스트 데이터가 프로그램된 후에 리셋되지 않도록 설정하는 단계;
    (d) 상기 로딩된 테스트 데이터를 반복적으로 사용하여 복수 개의 메모리 셀들을 프로그램하는 단계;
    (e) 상기 메모리 셀들에 프로그램된 데이터를 읽어들여 상기 불휘발성 메모리 장치 내부의 제 2 버퍼에 저장하는 단계; 및
    (f) 상기 호스트가 상기 2 버퍼에 저장되어 있는 데이터를 분석하여 상기 불휘발성 메모리 장치의 결함 유무를 판단하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  2. 제 1 항에 있어서,
    상기 제 1 버퍼에 저장된 상기 테스트 데이터는 서로 다른 패턴을 가지는 복수 개의 데이터 그룹들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  3. 제 2 항에 있어서, 상기 (b) 단계는
    (b-1) 상기 제 1 버퍼에 저장된 상기 복수 개의 테스트 데이터 그룹들 중 테스트에 사용될 그룹을 선택하는 단계; 및
    (b-2) 상기 (b-1) 단계에서 선택된 상기 그룹에 포함된 테스트 데이터를 상기 페이지 버퍼로 로딩하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  4. 제 1 항에 있어서,
    상기 페이지 버퍼에 로딩된 테스트 데이터가 프로그램된 후에 리셋되지 않도록하는 설정이 해제될 때까지 상기 로딩된 데이터는 그대로 유지되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  5. 제 1 항에 있어서,
    상기 (b) 단계에서 상기 페이지 버퍼에 로딩되는 상기 테스트 데이터는 상기 페이지 버퍼의 제 1 래치에 저장되는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  6. 제 5 항에 있어서, 상기 (c) 단계는
    (c-1) 상기 제 1 버퍼로부터 상기 제 1 래치로의 데이터 로딩을 금지하는 단계; 및
    (c-2) 상기 프로그램이 수행될 때마다 상기 제 1 래치에 저장된 상기 테스트 데이터를 상기 페이지 버퍼의 제 2 래치에 덤핑하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  7. 제 6 항에 있어서,
    상기 (d) 단계에서는 상기 제 2 래치에 로딩된 상기 테스트 데이터로 메모리 셀 어레이의 일부 또는 전체를 프로그램하는 것을 특징으로 하는 불휘발성 메모리 장치의 테스트 방법.
  8. 복수 개의 메모리 셀들을 포함하는 메모리 셀 어레이;
    호스트로부터 입력된 복수 개의 테스트 데이터를 저장하는 제 1 버퍼;
    상기 제 1 버퍼에 저장된 상기 테스트 데이터 중 일부를 로딩하여 복수 개의 메모리 셀들을 프로그램하는 페이지 버퍼;
    상기 페이지 버퍼에 로딩된 테스트 데이터가 프로그램된 후에 리셋되지 않도록 설정하고, 상기 페이지 버퍼가 상기 로딩된 테스트 데이터를 반복적으로 사용하여 상기 복수 개의 메모리 셀들을 프로그램하도록 제어하는 제어부; 및
    상기 프로그램 동작이 수행된 이후에 상기 페이지 버퍼가 상기 프로그램된 메모리 셀들로부터 읽어들인 데이터를 저장하는 제 2 버퍼를 포함하는 것을 특징으로 하며,
    상기 제 2 버퍼에 저장된 데이터는 상기 호스트로 출력되어 해당 메모리 장치의 결함 여부의 판별에 사용되는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서, 상기 제어부는
    외부로부터 상기 테스트 데이터와, 어드레스, 및 제어 신호를 받아들이고, 상기 제어 신호에 응답해서 상기 제 2 버퍼에 저장된 데이터를 상기 호스트로 출력하는 인터페이스부;
    상기 어드레스 및 제어 신호를 저장하는 레지스터;
    상기 제어 신호를 분석하여 동작 모드별로 제 1 및 제 2 제어 신호 및 제 1 및 제 2 어드레스를 발생하는 상태 머신;
    상기 제 1 제어 신호 및 상기 제 1 어드레스에 응답해서, 상기 테스트 데이터에 대한 상기 제 1 및 제 2 버퍼의 읽기/쓰기 동작을 제어하는 제 1 메모리 제어부; 및
    상기 제 2 제어 신호 및 상기 제 2 어드레스에 응답해서, 상기 테스트 데이터에 대한 상기 메모리 셀의 읽기/쓰기 동작을 제어하는 제 2 메모리 제어부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제 8 항에 있어서, 상기 제 1 및 제 2 버퍼는 랜덤 액세스가 가능한 메모리 장치인 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제 1 버퍼에 저장된 상기 테스트 데이터는 서로 다른 패턴을 가지는 복수 개의 데이터 그룹들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 복수 개의 데이터 그룹들 중 선택된 적어도 하나 이상의 데이터 그룹의 테스트 데이터가 상기 페이지 버퍼에 로딩되는 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 선택된 테스트 데이터의 전체 사이즈가 상기 페이지 버퍼의 전체 사이즈 보다 작으면, 상기 페이지 버퍼가 모두 채워질 때 까지 상기 선택된 테스트 데이터가 반복적으로 로딩되는 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 제 8 항에 있어서, 상기 페이지 버퍼는
    상기 제 1 버퍼로부터 로딩된 상기 테스트 데이터를 저장하는 제 1 래치; 및
    프로그램될 때마다 상기 제 1 래치에 저장된 상기 테스트 데이터를 덤핑하여 저장하는 제 2 래치를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 메모리 제어부는, 상기 페이지 버퍼에 저장된 상기 테스트 데이터가 프로그램 후에 리셋되지 않도록 하기 위해, 상기 제 1 버퍼로부터 상기 제 1 래치로의 데이터 로딩을 금지시키는 것을 특징으로 하는 불휘발성 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 메모리 제어부는, 상기 제 2 래치에 저장된 상기 테스트 데이터로 상기 메모리 셀 어레이의 일부 또는 전체를 프로그램하는 것을 특징으로 하는 불휘발성 메모리 장치.
KR1020040071797A 2004-09-08 2004-09-08 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법 KR100645043B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040071797A KR100645043B1 (ko) 2004-09-08 2004-09-08 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법
US11/005,546 US7451366B2 (en) 2004-09-08 2004-12-06 Nonvolatile memory devices with test data buffers and methods for testing same
CNB200510091462XA CN100545946C (zh) 2004-09-08 2005-08-12 具有测试数据缓冲器的非易失性存储设备及其测试方法
JP2005235515A JP2006079809A (ja) 2004-09-08 2005-08-15 テスト用バッファを備えた不揮発性メモリ装置及びそのテスト方法
DE102005040226.7A DE102005040226B4 (de) 2004-09-08 2005-08-18 Nichtflüchtiges Speicherbauelement und Testverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040071797A KR100645043B1 (ko) 2004-09-08 2004-09-08 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법

Publications (2)

Publication Number Publication Date
KR20060022992A KR20060022992A (ko) 2006-03-13
KR100645043B1 true KR100645043B1 (ko) 2006-11-10

Family

ID=36159107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040071797A KR100645043B1 (ko) 2004-09-08 2004-09-08 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법

Country Status (5)

Country Link
US (1) US7451366B2 (ko)
JP (1) JP2006079809A (ko)
KR (1) KR100645043B1 (ko)
CN (1) CN100545946C (ko)
DE (1) DE102005040226B4 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4686350B2 (ja) * 2005-12-09 2011-05-25 株式会社東芝 不揮発性半導体記憶装置及びその自己テスト方法
KR100878300B1 (ko) * 2006-04-07 2009-01-13 주식회사 하이닉스반도체 반도체 집적 회로 칩 및 그 테스트 방법
KR100866959B1 (ko) * 2007-02-13 2008-11-05 삼성전자주식회사 불휘발성 메모리 장치의 부분 페이지 데이터 기입 방법
KR100823175B1 (ko) * 2007-02-27 2008-04-18 삼성전자주식회사 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것을 포함한 메모리 시스템
US7797594B1 (en) * 2007-07-05 2010-09-14 Oracle America, Inc. Built-in self-test of 3-dimensional semiconductor memory arrays
JP2009146495A (ja) * 2007-12-13 2009-07-02 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
KR100933838B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 테스트 방법
CN101599305B (zh) * 2008-06-04 2013-03-27 威刚科技股份有限公司 具有数据修复功能的储存系统及其数据修复方法
US8756391B2 (en) * 2009-05-22 2014-06-17 Raytheon Company Multi-level security computing system
KR101005164B1 (ko) * 2009-05-29 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 프로그램 방법
JP6191124B2 (ja) * 2012-11-08 2017-09-06 株式会社ソシオネクスト 半導体集積回路
KR20140100008A (ko) * 2013-02-05 2014-08-14 삼성전자주식회사 휘발성 메모리 장치의 구동 방법 및 휘발성 메모리 장치의 테스트 방법
US8843674B2 (en) * 2013-02-26 2014-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device capable of testing signal integrity
KR20150116176A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치
TWI569284B (zh) * 2015-05-27 2017-02-01 慧榮科技股份有限公司 記憶體控制器與記憶體模組
CN107305789B (zh) * 2016-04-21 2020-08-07 北京兆易创新科技股份有限公司 一种非挥发性存储器的自测试方法和装置
CN107918571B (zh) * 2016-10-08 2021-04-30 上海宝存信息科技有限公司 测试储存单元的方法以及使用该方法的装置
US9977622B1 (en) * 2016-11-22 2018-05-22 Micron Technology, Inc. Buffer operations in memory
JP2018147543A (ja) 2017-03-09 2018-09-20 東芝メモリ株式会社 不揮発性半導体記憶装置
US10672496B2 (en) * 2017-10-24 2020-06-02 Micron Technology, Inc. Devices and methods to write background data patterns in memory devices
JP6444475B1 (ja) * 2017-11-28 2018-12-26 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6970023B2 (ja) * 2018-01-09 2021-11-24 東芝情報システム株式会社 半導体記憶装置及びその検査方法
KR102519572B1 (ko) 2018-05-11 2023-04-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10930364B2 (en) 2018-11-16 2021-02-23 International Business Machines Corporation Iterative functional test exerciser reload and execution
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200137548A (ko) * 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
KR20200126666A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US10976361B2 (en) * 2018-12-20 2021-04-13 Advantest Corporation Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0658700A (ja) 1992-08-12 1994-03-04 Mitsubishi Heavy Ind Ltd 目標検知装置
US5748939A (en) * 1993-06-30 1998-05-05 Intel Corporation Memory device with a central control bus and a control access register for translating an access request into an access cycle on the central control bus
US5623620A (en) * 1993-06-30 1997-04-22 Intel Corporation Special test modes for a page buffer shared resource in a memory device
US5475693A (en) * 1994-12-27 1995-12-12 Intel Corporation Error management processes for flash EEPROM memory arrays
US5954828A (en) * 1995-01-05 1999-09-21 Macronix International Co., Ltd. Non-volatile memory device for fault tolerant data
JP3883687B2 (ja) * 1998-02-16 2007-02-21 株式会社ルネサステクノロジ 半導体装置、メモリカード及びデータ処理システム
JP3199019B2 (ja) 1998-03-10 2001-08-13 日本電気株式会社 集積回路のテストパターン生成方法及びテストパターン生成プログラムを記録した機械読取り可能な記録媒体
JPH11288598A (ja) * 1998-04-01 1999-10-19 Sony Corp 半導体記憶装置のテスト装置
JP4090570B2 (ja) * 1998-06-02 2008-05-28 株式会社ルネサステクノロジ 半導体装置、データ処理システム及び不揮発性メモリセルの閾値変更方法
JP3602984B2 (ja) * 1999-07-09 2004-12-15 富士通株式会社 メモリ装置
US6477674B1 (en) 1999-12-29 2002-11-05 Intel Corporation Method and apparatus for conducting input/output loop back tests using a local pattern generator and delay elements
JP3844930B2 (ja) * 2000-02-09 2006-11-15 株式会社東芝 不揮発性半導体記憶装置
JP4322395B2 (ja) * 2000-04-27 2009-08-26 株式会社東芝 不揮発性半導体記憶装置
JP2001357682A (ja) * 2000-06-12 2001-12-26 Sony Corp メモリシステムおよびそのプログラム方法
KR100399365B1 (ko) * 2000-12-04 2003-09-26 삼성전자주식회사 페일 비트 검출 스킴을 구비한 불휘발성 반도체 메모리장치 및 그것의 페일 비트 카운트 방법
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
JP3484181B1 (ja) * 2002-09-02 2004-01-06 沖電気工業株式会社 半導体テスト回路

Also Published As

Publication number Publication date
CN1750172A (zh) 2006-03-22
US7451366B2 (en) 2008-11-11
DE102005040226B4 (de) 2014-02-13
CN100545946C (zh) 2009-09-30
JP2006079809A (ja) 2006-03-23
KR20060022992A (ko) 2006-03-13
US20060053353A1 (en) 2006-03-09
DE102005040226A1 (de) 2006-03-23

Similar Documents

Publication Publication Date Title
KR100645043B1 (ko) 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법
EP0778584B1 (en) Semiconductor integrated circuit device with large-scale memory and controller embedded on one semiconductor chip, and method of testing the device
KR100327136B1 (ko) 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법
KR100749187B1 (ko) 보편적으로 액세스 가능하고 완전히 프로그램 가능한메모리 내장 자체 테스트 시스템 및 방법
US8291272B2 (en) Macro and command execution from memory array
US6584025B2 (en) Read compression in a memory
US6874111B1 (en) System initialization of microcode-based memory built-in self-test
US9564245B2 (en) Integrated circuit defect detection and repair
EP0031706B1 (en) Apparatus and method for testing semiconductor memory devices
US9256505B2 (en) Data transformations to improve ROM yield and programming time
US20110302470A1 (en) Test mode for parallel load of address dependent data to enable loading of desired data backgrounds
US7681096B2 (en) Semiconductor integrated circuit, BIST circuit, design program of BIST circuit, design device of BIST circuit and test method of memory
KR100875294B1 (ko) 프로그래밍시 블럭단위의 상태 레지스터를 확인하는 플래시메모리와 그 방법
KR101877939B1 (ko) 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법
KR19980032494A (ko) 메모리 시험장치
JP7330825B2 (ja) 半導体装置
US6907385B2 (en) Memory defect redress analysis treating method, and memory testing apparatus performing the method
JP2007280546A (ja) 半導体試験装置および半導体装置の試験方法
KR100632338B1 (ko) 반도체 장치 및 그 시험 방법
US9761329B2 (en) Built-in self-test (BIST) circuit and associated BIST method for embedded memories
US6477673B1 (en) Structure and method with which to generate data background patterns for testing random-access-memories
KR100609573B1 (ko) 플래시 메모리 장치 및 그의 테스트 방법
KR101184305B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR100230491B1 (ko) 재기록 제어 가능한 반도체 시험 장치
CN115145775A (zh) 时序测试方法、装置、计算机设备、存储介质

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 14