JP2001357682A - メモリシステムおよびそのプログラム方法 - Google Patents

メモリシステムおよびそのプログラム方法

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JP2001357682A
JP2001357682A JP2000180761A JP2000180761A JP2001357682A JP 2001357682 A JP2001357682 A JP 2001357682A JP 2000180761 A JP2000180761 A JP 2000180761A JP 2000180761 A JP2000180761 A JP 2000180761A JP 2001357682 A JP2001357682 A JP 2001357682A
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memory cell
transistor
control gate
divided
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Hideo Kosaka
英生 小坂
Akihiko Hashiguchi
昭彦 橋口
Takumi Okanoe
拓己 岡上
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Original Assignee
Sony Corp
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    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Abstract

(57)【要約】 【課題】ページ単位のプログラム時間を短縮でき、汎用
性の高いメモリシステムおよびそのプログラム方法を提
供することにある。 【解決手段】メモリアレイをページ単位（５１２バイ
ト）一括ではなく分割単位（たとえば６４バイト＝５１
２ビット）単位で書き込むことが可能なソースサイド・
チャネルホットエレクトロン注入を行うＭＯＮＯＳ型
（ＭＮＯＳ型）不揮発性メモリあるいはフローティング
ゲート型不揮発性メモリで構成し、ページを構成するプ
ログラムデータを複数に分割した分割単位で順次に保持
するエミュレート回路１２２と、保持された分割単位デ
ータを順次に読み出し、書き込む制御回路１２３を設け
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ページ単位で書き
込みが行われる不揮発性メモリを用いたメモリシステム
およびそのプログラム方法に関するものである。
【０００２】
【従来の技術】図２１は、従来のＮＡＮＤ型フラッシュ
メモリアレイを用いたメモリシステムの構成例を示すブ
ロック図である。
【０００３】このメモリシステム１は、コントロール部
２、およびメモリ部３を主構成要素として有している。
コントロール部２は、ページバッファ２１、エラー補正
回路（ＥＣＣ）２２、ライトレジスタ（WR.Reg. ）２３
は、リードレジスタ（RD.Reg. ）２４、コマンドレジス
タ（Comand Reg. ）２５、コンフイグレーションロム
（Config ROM）２６、外部からの書き込みデータをシリ
アル（Ｓ）／パラレル（Ｐ）変換し、メモリ部３からの
読み出しデータパラレル（Ｐ）／シリアル（Ｓ）変換し
て外部に出力する外部インタフェース２７、およびメモ
リインタフェース２８を有している。
【０００４】また、メモリ部３は、ＮＡＮＤ型フラッシ
ュメモリアレイを配列したメモリセルアレイ３２、レジ
スタ３１、および図示しない制御回路を有している。な
お、データレジスタ３１は、コマンドレジスタ、データ
レジスタ等により構成されている。
【０００５】このメモリシステムのプログラム（書き込
み）動作について説明する。ＮＡＮＤ型フラッシュメモ
リ等の不揮発性メモリでは従来、メモリ自体のプログラ
ム（書き込み）スピードが遅いため、たとえば図２２
（Ａ）に示すように、ページバッファ２１に一旦データ
を蓄える。次に、図２２（Ｂ）に示すように、内部転送
でページバッファ２１からメモリ部３のレジスタ３１に
データを転送している。そして、図２２（Ｃ）に示すよ
うに、最後にレジスタ３１からメモリセルアレイの１ペ
ージ分（１ワード線に接続された、たとえば５１２バイ
ト分）一括的にプログラムを行うという処理を行ってい
る。
【０００６】図２３は、ＮＡＮＤ型フラッシュメモリの
プログラムタイミングを模式的に示す図である。ＮＡＮ
Ｄ型フラッシュメモリのプログラムでは、図２３に示す
ように、レジスタ３１に対して、期間ｔ１でコマンド
（ＣＭＤ）を入力し、引き続き期間ｔ２でアドレス（Ａ
ＤＲ）を入力し、続いて期間ｔ３で１ページ分の５１２
バイトのデータを入力する。そして、期間ｔ４で入力し
た５１２バイトの１ページデータを、入力したコマン
ド、アドレスに従って一括的に書き込む。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のメモリシステムでは、ページ単位で一括的に書き込み
を行えるＮＡＮＤ型フラッシュメモリを用い、ページ単
位でプログラムすべきデータを、ページ一括で書き込ん
でいるため、コマンド、アドレス、データの入力、さら
に実際のプログラムに要する総合的なプログラム時間が
一律に長く（１ページの書き込み時間が最大で１５００
μｓ程度）、高速性が要求されるメモリカード等のメモ
リシステムには適用が困難になる場合がある。
【０００８】本発明の目的は、ページ単位のプログラム
時間を短縮でき、汎用性の高いメモリシステムおよびそ
のプログラム方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、一のプログラムがページを単位として完
結するメモリシステムであって、ページを構成するプロ
グラムデータを複数に分割した分割単位で順次に保持す
る中間回路と、電荷蓄積手段および当該電荷蓄積手段の
電荷蓄積量を調整するためのコントロールゲートを有す
る少なくとも一つのメモリトランジスタと、当該メモリ
トランジスタとチャネル形成領域を共有する少なくとも
一つのセレクトトランジスタを含む複数のメモリセルが
配列され、ワード線方向に配列された複数のメモリセル
が縦続接続されたメモリセルアレイと、上記ワード線方
向に縦続接続された各メモリセルアレイの上記セレクト
トランジスタのゲートが共通に接続されたワード線と、
プログラム時に、上記中間回路に保持された分割単位デ
ータを順次に読み出し、上記メモリトランジスタのコン
トロールゲートを駆動して上記メモリセルアレイをワー
ド線方向で上記分割単位に対応して複数メモリセルおき
に電気的に分割し、所定ビット単位でメモリトランジス
タのコントロールゲートに対し並列的にプログラムパル
ス印加して上記分割単位データを上記メモリセルアレイ
に書き込む制御回路とを有する。
【００１０】また、本発明は、一のプログラムがページ
を単位として完結するメモリシステムであって、ページ
を構成するプログラムデータを複数に分割した分割単位
で順次に保持する中間回路と、電荷蓄積手段および当該
電荷蓄積手段の電荷蓄積量を調整するためのコントロー
ルゲートを有する少なくとも一つのメモリトランジスタ
と、当該メモリトランジスタとチャネル形成領域を共有
する少なくとも一つのセレクトトランジスタを含む複数
のメモリセルが配列され、ワード線方向に配列された複
数のメモリセルが縦続接続されたメモリセルアレイと、
上記ワード線方向に縦続接続された各メモリセルアレイ
の上記セレクトトランジスタのゲートが共通に接続され
たワード線と、を含む分割回路を複数有し、プログラム
時に、ページを複数の分割回路にわたるように構成し、
上記中間回路に保持された分割単位データを順次に読み
出し、各分割回路の上記メモリトランジスタのコントロ
ールゲートを駆動して上記メモリセルアレイをワード線
方向で上記分割単位に対応して複数メモリセルおきに電
気的に分割し、複数の分割回路にわたり所定ビット単位
でメモリトランジスタのコントロールゲートに対し並列
的にプログラムパルス印加して上記分割単位データを上
記メモリセルアレイに書き込む制御回路とを有する。
【００１１】また、本発明では、上記制御回路は、並列
的にプログラムパルス印加を行い、連続して同じビット
単位のべリフアイを行う。
【００１２】また、本発明では、上記メモリセルの電荷
蓄積手段は、窒化膜を含む絶縁膜に含まれる。
【００１３】また、本発明では、上記メモリセルは、第
１メモリトランジスタと、第２メモリトランジスタと、
当該第１メモリトランジスタと第２メモリトランジスタ
の間にチャネル形成領域を共有するように形成されたセ
レクトトランジスタを含み、かつ、上記第１メモリトラ
ンジスタおよび第２メモリトランジスタの電荷蓄積手段
は、窒化膜を含む絶縁膜に含まれ、一のメモリセルの第
１メモリトランジスタと当該一のメモリセルに隣接する
メモリセルの第２メモリトランジスタは、コントロール
ゲートおよび電荷蓄積手段としての絶縁膜を共有してい
る。
【００１４】また、本発明は、電荷蓄積手段および当該
電荷蓄積手段の電荷蓄積量を調整するためのコントロー
ルゲートを有する少なくとも一つのメモリトランジスタ
と、当該メモリトランジスタとチャネル形成領域を共有
する少なくとも一つのセレクトトランジスタを含む複数
のメモリセルが配列され、ワード線方向に配列された複
数のメモリセルが縦続接続されたメモリセルアレイを有
し、一のプログラムがページを単位として完結するメモ
リシステムのプログラム方法であって、ページを構成す
るプログラムデータを複数に分割した分割単位で順次に
保持し、保持された分割単位データを順次に読み出し、
上記メモリトランジスタのコントロールゲートを駆動し
て上記メモリセルアレイをワード線方向で上記分割単位
に対応して複数メモリセルおきに電気的に分割し、所定
ビット単位でメモリトランジスタのコントロールゲート
に対し並列的にプログラムパルス印加して上記分割単位
データを上記メモリセルアレイに順次に書き込む。
【００１５】また、本発明は、電荷蓄積手段および当該
電荷蓄積手段の電荷蓄積量を調整するためのコントロー
ルゲートを有する少なくとも一つのメモリトランジスタ
と、当該メモリトランジスタとチャネル形成領域を共有
する少なくとも一つのセレクトトランジスタを含む複数
のメモリセルが配列され、ワード線方向に配列された複
数のメモリセルが縦続接続されたメモリセルアレイを有
する複数の分割回路を備え、一のプログラムがページを
単位として完結するメモリシステムのプログラム方法で
あって、ページを構成するプログラムデータを複数に分
割した分割単位で順次に保持し、ページを複数の分割回
路にわたるように構成し、上記保持された分割単位デー
タを順次に読み出し、各分割回路の上記メモリトランジ
スタのコントロールゲートを駆動して上記メモリセルア
レイをワード線方向で上記分割単位に対応して複数メモ
リセルおきに電気的に分割し、複数の分割回路にわたり
所定ビット単位でメモリトランジスタのコントロールゲ
ートに対し並列的にプログラムパルス印加して上記分割
単位データを上記メモリセルアレイに書き込む。
【００１６】本発明によれば、１ページを単位とするプ
ログラムデータは、中間回路においてページを構成する
プログラムデータを複数に分割した分割単位で順次に保
持される。そして、たとえばワード線上の数ビットおき
にあるビット単位に対し同時プログラムパルス印加が行
われ、連続して同じビット単位のべリファイが行われ、
分割単位データ毎に書き込みが順次行われる。
【００１７】また、本発明によれば、ページが複数分割
回路、たとえば複数のチップやマットにわたるように構
成され、たとえば複数チップやマットにわたりワ一ド線
上の数ビットおきにあるビット単位に対し同時プログラ
ムパルス印加が行され、連続して同じビット単位のべリ
ファイが行われ、分割単位データ毎に書き込みが順次行
われる。
【００１８】
【発明の実施の形態】図１は、本発明に係るメモリシス
テムの一実施形態を示すブロック構成図である。
【００１９】本メモリシステム１００は、コントロール
部１１０、およびメモリ部１２０を主構成要素として有
している。
【００２０】コントロール部１１０は、エラー補正回路
（ＥＣＣ）１１１、ライトレジスタ（WR.Reg. ）１１
２、リードレジスタ（RD.Reg. ）１１３、コマンドレジ
スタ（Comand Reg. ）１１４、コンフイグレーションロ
ム（Config ROM）１１５、外部からの書き込みデータを
シリアル（Ｓ）／パラレル（Ｐ）変換し、メモリ部１２
０からの読み出しデータパラレル（Ｐ）／シリアル
（Ｓ）変換して外部に出力する外部インタフェース１１
６、およびメモリインタフェース１１７を有している。
【００２１】また、メモリ部１２０は、不揮発性メモリ
を配列したメモリセルアレイ１２１、中間回路（エミュ
レート回路）１２２、および制御回路１２３を主構成要
素として有している。
【００２２】本メモリシステム１０が図２１を参照して
説明した従来のメモリシステムと異なる点は、メモリセ
ルアレイをページ単位（５１２バイト）一括ではなく分
割単位（たとえば６４バイト＝５１２ビット）単位で書
き込むことが可能な不揮発性メモリで構成し、ページを
構成するプログラムデータを複数に分割した分割単位で
順次に保持し、保持された分割単位データを順次に読み
出し、書き込みようにしたことにあり、回路的には、コ
ントローラ部１１にページバッファを設けていない点
と、メモリ部１２０の具体的な回路構成が異なる。
【００２３】以下、本実施形態に係るメモリ部１２０の
具体的な回路構成および本発明に係るプログラム方法に
ついて、図面に関連つけて順をおって詳細に説明する。
【００２４】図２は、本発明の実施形態に係るメモリ部
１２０の要部構成を示すブロック図である。
【００２５】このメモリ部１２０は、上述したメモリセ
ルアレイ１２１、エミュレート回路１２２、制御回路１
２３に加えて、ロウデコーダ１２４、カラムデコーダ１
２５、入出力回路１２６を有する。なお、この図には、
読み出し、書き込みまたは消去の許可信号を受けて動作
モードを切り換えたり、クロックを基に動作タイミング
を制御する回路、電源回路およびアドレスバッファ等は
省略している。また、図中の入出力回路４は、カラム選
択回路ＣＳ、センスアンプＳＡ、書き込み回路ＷＲ、入
出力バッファＩ／ＯＢＵＦ等、書き込みまたは読み出し
に必要なビット線側の回路全てを含む。
【００２６】エミュレート回路１２２は、たとえばコマ
ンドＣＭＤ、アドレスＡＤＲ用のレジスタ１２２１と、
データレジスタ１２２２，１２２３を有しており、プロ
グラム時に、レジスタ１２２１にコマンドＣＭＤ、アド
レスＡＤＲを格納し、レジスタ１２２１に分割単位（た
とえば６４バイト＝５１２ビット）単位データを格納し
たらレジスタ１２２３に分割単位データを一括的に格納
し、格納したことを制御回路１２３に報知し、制御回路
１２３の制御の下、レジスタ１２２３に格納した分割単
位データを入出力回路１２６に出力する。
【００２７】制御回路１２３は、後述するよう、メモリ
セルアレイ１２３のメモリトランジスタのコントロール
ゲートを駆動してメモリセルアレイをワード線方向で上
記分割単位に対応して複数メモリセルおきに電気的に分
割し、所定ビット単位でメモリトランジスタのコントロ
ールゲートに対し並列的にプログラムパルス印加して、
入出力回路１２６に読み出した分割単位データをメモリ
セルアレイに順次に書き込む。このとき、制御回路１２
３は、並列的にプログラムパルス印加を行い、連続して
同じビット単位のべリフアイを行う。
【００２８】ロウデコーダ１２４は、アドレス信号ＡＤ
Ｒを受けて、それに応じてメモリセルアレイ１２１内に
配列された複数のワード線ＷＬの何れかまたは全部を選
択し、選択したワード線ＷＬを、読み出し、書き込みま
たは消去に応じた電圧に変化させて活性化する。
【００２９】カラムデコーダ１２５は、アドレス信号Ａ
ＤＲを受けて、それに応じて入出力回路１２６内のカラ
ム選択回路ＣＳを制御し、メモリセルアレイ１２１内に
配列された複数のビット線ＢＬを、たとえば所定本数お
きに選択する。
【００３０】カラム選択回路ＣＳは、読み出し時に、選
択されたビット線の全てをセンスアンプＳＡに接続し、
書き込み時に、選択されたビット線の全てを書き込み回
路ＷＲに接続する。
【００３１】読み出し時には、メモリセル内の記憶デー
タが、選択されたビット線ＢＬからカラム選択回路ＣＳ
を経てセンスアンプＳＡにより検出され、検出結果は、
入出力バッファＩ／ＯＢＵＦの所定アドレスに一旦蓄積
される。これは、後述するように、本実施形態で一括し
て読み出されるデータが所定ビットおきに離散的である
からである。複数回の読み出しを経て１行の記憶データ
が全て揃ったら、たとえば所定のワード単位で、読み出
しデータＤout として外部のデータバス等に出力され
る。あるいは、離散的に読み出されたデータは、バッフ
ァリングしないで、そのまま１行の記憶データとして扱
い、外部のデータバス等へ出力してもよい。
【００３２】また、プログラム時には、エミュレート回
路１２２からの分割単位データＤinを入出力バッファＩ
／ＯＢＵＦに一旦蓄積しておいて、カラム選択回路ＣＳ
により離散的に選択された複数のビット線ＢＬを単位と
して、複数回の書き込み動作により、１行のデータをビ
ット線電圧からメモリトランジスタのしきい値電圧に変
換しながら、メモリセル内に書き込む。あるいは、分割
単位データＤinが離散的に書き込む１行の記憶データと
して送られてくる場合、入力データをバッファリングし
ないで、順次、メモリセルアレイ内に書き込んでもよ
い。
【００３３】本実施形態に係わるメモリセルアレイ１２
１は、詳細は後述するが、ビット線方向の共通線とし
て、コントロールゲート線ＣＬがビット線ＢＬと対で設
けられている。コントロールゲート線ＣＬは、ビット線
ＢＬ１本に対し１本である場合と、ビット線ＢＬ１本に
対し２本存在する場合がある。これらコントロールゲー
ト線ＣＬは、制御回路５に接続されている。
【００３４】制御回路１２３は、カラムデコーダ１２５
でデコードされた制御信号を受けて、予め決められた規
則にしたがって、１ワード線に接続されたメモリセル行
を電気的に分割し、また分割箇所を変更する。具体的
に、分割箇所とすべきコントロールゲート線ＣＬの電圧
を初期電圧から遮断電圧に切り替え、分割箇所を解除す
るときは、逆に遮断電圧から初期電圧に切り替える。
【００３５】以下、メモリセルアレイ１２１の構造例に
ついて図３〜図８に関連付けて説明し、その後、本実施
形態に係るプログラム動作について詳述する。
【００３６】本実施形態に係る１メモリセルは、電荷蓄
積層ＣＡＭを有する２つのメモリトランジスタＭＴ１，
ＭＴ２の間に、セレクトトランジスタＳＴを配置した構
成を有している。構造的には、１メモリセルのソース−
ドレイン間の中央部にセレクトゲート（図ではワード線
ＷＬ）を配置し、その両側にコントロールゲートＣＧへ
の印加電圧に応じて電荷蓄積量が制御される電荷蓄積層
ＣＡＭを配置している。そして、本実施形態に係るメモ
リセルアレイ１２１は、各メモリセルＭＣｉｊのセレク
トトランジスタＳＴのセレクトゲートはワード線ＷＬに
接続され、ソース、ドレインの両方はビット線ＢＬに接
続され、電荷蓄積層を制御するコントロールゲート線Ｃ
Ｌはビット線ＢＬと平行に配置されるアレイ構造を有す
る。
【００３７】また、本実施形態におていは、１つの電荷
蓄積層ＣＡＭの記憶データを１ビットと仮定する。本実
施形態に係るメモリセルでは、セレクトゲート１つが２
つのビットに相対しているため、ビット当たりのメモリ
セルサイズが小さい。なお、コントロールゲートＣＧと
ワード線ＷＬはポリシリコン等により形成され、ビット
線ＢＬはｎ+ 拡散層により形成される。
【００３８】そして、本実施形態に係るメモリセルアレ
イ１２１は、コントロールゲートをワード線方向に隣接
するメモリセルのそれと分離するか共有するかで２種類
のアレイ構造、具体的には、コントロールゲート分離型
とコントロールゲート共有型の２つのアレイ構造をとり
える。
【００３９】図３〜図５にコントロールゲート分離型メ
モリセルアレイを示す。図３はコントロールゲート分離
型メモリセルアレイを示す等価回路図、図４はコントロ
ールゲート分離型メモリセルアレイのワード線方向の概
略的な断面図、および図５はコントロールゲート分離型
メモリセルアレイの一部（図３の１列）の平面図であ
る。
【００４０】コントロールゲート分離型メモリセルアレ
イ１２１Ａは、図３に示すように、たとえば、ｉ×ｊ個
のメモリトランジスタＭＣ１１，Ｍ１２…，ＭＣ２１，
ＭＣ２２，…，Ｍｉｊがマトリックス状に配列されてい
る。なお、図３においては、図面の簡単化のため、２行
４列（２×４）の８個のメモリセルＭＣ１１，ＭＣ１
２，ＭＣ１３，ＭＣ１４、ＭＣ２１，ＭＣ２２，ＭＣ２
３，ＭＣ２４のみを示している。
【００４１】図３に示すように、各メモリセルＭＣ１１
〜ＭＣ２４は、上述したように、電荷蓄積層ＣＡＭを有
する第１メモリトランジスタＭＴ１、第２メモリトラン
ジスタＭＴ２の間に、セレクトトランジスタＳＴをチャ
ネル形成領域を共有するように配置した構成を有してい
る。そして、１行目の配列されたメモリセルＭＣ１１〜
ＭＣ１４のセレクトトランジスタＳＴのゲートがワード
線ＷＬ１に共通に接続され、２行目の配列されたメモリ
セルＭＣ２１〜ＭＣ２４のセレクトトランジスタのゲー
トがワード線ＷＬ２に共通に接続されている。実際に
は、セレクトトランジスタＳＴのゲートは、図４に示す
ように、ワード線ＷＬにより構成される。
【００４２】また、１列に配置されたメモリセルＭＣ１
１とＭＣ２１の各第１メモリトランジスタＭＴ１のコン
トロールゲートが共通のコントロールゲート線ＣＬＬ１
に接続され、各第２メモリトランジスタＭＴ２のコント
ロールゲートが共通のコントロールゲート線ＣＬＲ１に
接続されている。同様に、２列に配置されたメモリセル
ＭＣ１２とＭＣ２２の各第１メモリトランジスタＭＴ１
のコントロールゲートが共通のコントロールゲート線Ｃ
ＬＬ２に接続され、各第２メモリトランジスタＭＴ２の
コントロールゲートが共通のコントロールゲート線ＣＬ
Ｒ２に接続されている。３列に配置されたメモリセルＭ
Ｃ１３とＭＣ２３の各第１メモリトランジスタＭＴ１の
コントロールゲートが共通のコントロールゲート線ＣＬ
Ｌ３に接続され、各第２メモリトランジスタＭＴ２のコ
ントロールゲートが共通のコントロールゲート線ＣＬＲ
３に接続されている。４列に配置されたメモリセルＭＣ
１４とＭＣ２４の各第１メモリトランジスタＭＴ１のコ
ントロールゲートが共通のコントロールゲート線ＣＬＬ
４に接続され、各第２メモリトランジスタＭＴ２のコン
トロールゲートが共通のコントロールゲート線ＣＬＲ４
に接続されている。
【００４３】さらに、図４に示すように、各第１および
第２メモリトランジスタＭＴ１，ＭＴ２のソースが、ワ
ード線方向の一方側に隣り合う他のメモリトランジスタ
のドレインに接続され、各メモリトランジスタのドレイ
ンがワード線方向の他方側に隣り合う他のメモリトラン
ジスタのソースに接続されている。この共通化されたソ
ースとドレインは、ビット線方向で他のソースとドレイ
ンの接続箇所を結ぶライン状のソース・ドレイン不純物
領域により構成されている。このようにして形成された
各ソース・ドレイン不純物領域は、図５に示すように、
メモリセルアレイ全体では平行ストライプ状のパターン
となる。本実施形態では、これらのソース・ドレイン不
純物領域を、そのままビット線ＢＬ１，ＢＬ２，ＢＬ
３，…として用いている。ただし、各ソース・ドレイン
不純物領域の上層にメタル配線層からなるビット線ＢＬ
１，ＢＬ２，ＢＬ３，…を設けてもよい。この場合、各
ビット線ＢＬ１，ＢＬ２，ＢＬ３，…は、対応する下層
のソース・ドレイン不純物領域と適宜コンタクトを取り
ながらビット線方向に配線される。
【００４４】図６〜図８にコントロールゲート共有型メ
モリセルアレイを示す。図６はコントロールゲート共有
型メモリセルアレイを示す等価回路図、図７はコントロ
ールゲート共有型メモリセルアレイのワード線方向の概
略的な断面図、および図８はコントロールゲート共有型
メモリセルアレイの一部（図６の１列）の平面図であ
る。
【００４５】図６に示すコントロールゲート共有型メモ
リセルアレイ１２１Ｂは、図３のコントロールゲート分
離型メモリセルアレイ１２１Ａと同様に、たとえば、ｉ
×ｊ個のメモリトランジスタＭＣ１１，Ｍ１２…，ＭＣ
２１，ＭＣ２２，…，Ｍｉｊがマトリックス状に配列さ
れている。そして、なお、図６においては、図面の簡単
化のため、２行４列（２×４）の８個のメモリセルＭＣ
１１，ＭＣ１２，ＭＣ１３，ＭＣ１４、ＭＣ２１，ＭＣ
２２，ＭＣ２３，ＭＣ２４のみを示している。
【００４６】このコントロールゲート共有型メモリセル
アレイ１２１Ｂが、コントロールゲート分離型メモリセ
ルアレイ１２１Ａと異なる点は、各メモリセルの第１お
よび第２メモリトランジスタＭＴ１，ＭＴ２は、隣接す
るメモリセルのメモリトランジスタＭＴ２，ＭＴ１とコ
ントロールゲートＣＧを共有しており、同列に接続され
たメモリセルの第１および第２メモリトランジスタＭＴ
１，ＭＴ２は共通のコントロールゲート線ＣＬに接続さ
れていることにある。
【００４７】具体的には、第１列に配置されたメモリセ
ルＭＣ１１とＭＣ２１の各第１メモリトランジスタＭＴ
１のコントロールゲートが、図面で左隣の図示しないメ
モリセルＭＣ１０，ＭＣ２０の第２メモリトランジスタ
ＭＴ２のコントロールゲートと共通のコントロールゲー
ト線ＣＬ０に接続され、メモリセルＭＣ１１とＭＣ２１
の各第２メモリトランジスタＭＴ２のコントロールゲー
トが、図面で右隣のメモリセルＭＣ１２，ＭＣ２２の第
１メモリトランジスタＭＴ１のコントロールゲートと共
通のコントロールゲート線ＣＬ１に接続されている。同
様に、メモリセルＭＣ１２とＭＣ２２の各第２メモリト
ランジスタＭＴ２のコントロールゲートが、図面で右隣
のメモリセルＭＣ１３，ＭＣ２３の第１メモリトランジ
スタＭＴ１のコントロールゲートと共通のコントロール
ゲート線ＣＬ２に接続されている。メモリセルＭＣ１３
とＭＣ２３の各第２メモリトランジスタＭＴ２のコント
ロールゲートが、図面で右隣のメモリセルＭＣ１４，Ｍ
Ｃ２４の第１メモリトランジスタＭＴ１のコントロール
ゲートと共通のコントロールゲート線ＣＬ３に接続され
ている。メモリセルＭＣ１４とＭＣ２４の各第２メモリ
トランジスタＭＴ２のコントロールゲートが、図面で右
隣の図示しないメモリセルＭＣ１５，ＭＣ２５の第１メ
モリトランジスタＭＴ１のコントロールゲートと共通の
コントロールゲート線ＣＬ４に接続されている。
【００４８】その他の構造は、上述したコントロールゲ
ート分離型メモリセルと略同様であることから、ここで
はその詳細な説明は省略する。
【００４９】電荷蓄積層ＣＡＭに関しては、コントロー
ルゲート分離型の場合はフローティングゲート（ＦＧ）
または窒化膜を含む絶縁膜であり、コントロールゲート
共有型の場合は離散トラップが可能な窒化膜を含む絶縁
膜である。たとえば各メモリトランジスタＭＴ１，ＭＴ
２において、コントロールゲート直下の絶縁膜部分に、
ＭＯＮＯＳ型の場合、酸化膜と窒化膜との界面を含む複
数の絶縁膜の積層構造が形成されている。また、ＦＧ型
あるいはナノ結晶型の場合、少なくもコントロールゲー
ト直下の部分に複数の絶縁膜が形成され、その膜間に単
一膜状の、あるいは無数の微細径粒に分散された導電物
質が埋め込まれている。当該導電物質、あるいは、上記
酸化膜と窒化膜との界面および窒化膜中のキャリアトラ
ップは、メモリトランジスタの電荷蓄積手段として機能
する。
【００５０】メモリトランジスタは、この電荷蓄積手段
の電荷蓄積量に応じてしきい値電圧Ｖthが変化する。チ
ャネルホットエレクトロン注入を用いて書き込みを行う
場合、この電荷蓄積量は、たとえば、書き込み時にオン
となったチャネルに加わる横方向電界によって変化し、
横方向電界はビット線電圧に応じて決まる。すなわち、
ビット線の電圧設定の有無としてメモリセルに伝達され
た書き込みデータは、書き込み時にしきい値電圧Ｖthの
差に変換されて、メモリセル内に記憶される。読み出し
の際は、両ビット線間に所定の読み出しドレイン電圧を
印加した状態で、記憶データの論理に応じてメモリトラ
ンジスタがオンまたはオフする電圧を、ワード線を介し
てトランジスタゲートに印加する。これにより、メモリ
トランジスタがオンする場合のみ、チャネルを介して両
ビット線間に電流が流れ、ビット線電圧が変化する。こ
のビット線電圧変化の有無をセンスアンプＳＡ等で検出
して読み出す。すなわち、読み出しの場合は、書き込み
の場合と逆に、記憶データが、メモリトランジスタのし
きい値電圧Ｖthの差からビット線電圧差に変換されるこ
とで、外部に伝達可能となる。
【００５１】なお、電荷蓄積層ＣＡＭとしては、ＭＯＮ
ＯＳ（あるいはＭＮＯＳ）型のものを用いることは望ま
しい。その理由は以下の通りである。
【００５２】ＭＯＮＯＳ型不揮発性半導体メモリトラン
ジスタでは、電荷保持を主体的に担っている窒化膜〔Ｓ
ｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトッ
プ酸化膜と窒化膜との界面のキャリアトラップが空間的
に（すなわち、面方向および膜厚方向に）離散化して拡
がっているために、電荷保持特性が、トンネル絶縁膜厚
のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲さ
れる電荷のエネルギー的および空間的な分布に依存す
る。
【００５３】このトンネル絶縁膜に局所的にリーク電流
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。し
たがって、ゲート長が極めて短い微細メモリトランジス
タにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮ
ＯＳ型の方がＦＧ型よりも優れている。また、平面的に
離散化したキャリアトラップの分布平面に対し電荷が局
所的に注入された場合、その電荷はＦＧ型のように平面
内および膜厚方向に拡散することなく保持される。
【００５４】そして、書き込み速度を考えると高速化も
可能であり、たとえば、チャネルホットエレクトロン
（ＣＨＥ）をソース側から注入するソースサイド注入型
ＭＯＮＯＳ（ＮＭＯＳ）トランジスタを適用できる。
【００５５】このいわゆるソースサイド・チャネルホッ
トエレクトロン注入は、たとえば図９に示すように、メ
モリトランジスタのソース側であるコントロールゲート
ＣＧおよび電荷蓄積層ＣＡＭのサイドにセレクトゲート
ＳＧを配置する。そして、セレクトゲートＳＧに低い電
圧、コントロールゲートＣＧに高い電圧を与えることで
セレクトゲートＳＧと電荷蓄積層ＣＡＭの境界領域に高
電界を形成し、図中矢印の方向でチャネルホットエレク
トロンを電荷蓄積層ＣＡＭに注入するというものであ
る。その注入効率は通常のドレイン側に注入するチャネ
ルホットエレクトロン注入方式より高く、よって書き込
み時間の低減が可能である。
【００５６】なお、このソースサイド・チャネルホット
エレクトロン注入は、電荷蓄積層をフローティングゲー
トＦＧであっても窒化膜を含むＭＯＮＯＳ（ＭＮＯＳ）
型メモリトランジスタであっても同様に適用可能であ
る。
【００５７】また、ＭＯＮＯＳ（ＭＮＯＳ）型メモリト
ランジスタは、ＣＨＥ注入方式によって電荷を離散的な
トラップの一部に注入できることに着目して、電荷蓄積
層のソース側とドレイン側に独立に２値情報を書き込む
ことが可能である。これにより、１メモリセルあたり２
ビットを記録可能である。この場合、たとえばソースと
ドレイン間の電圧印加方向を入れ換えて２ビット情報を
ＣＨＥ注入により書き込み、読み出し時には、書き込み
時と逆方向に所定電圧をソースとドレイン間に印加す
る、いわゆる“リバースリード”方法によって書き込み
時間が短く蓄積電荷量が少ない場合でも２ビット情報を
確実に読み出すことが可能である。したがって、前述し
たコントロール共有型の場合には、ＭＯＮＯＳ（ＭＮＯ
Ｓ）型メモリトランジスタが好適である。
【００５８】図１０は、ＭＯＮＯＳ型メモリトランジス
タの具体的な構造例を示す断面図である。
【００５９】図１０に示すように、このメモリトランジ
スタは、半導体基板Ｗのチャネル形成領域中央部上に形
成されワード線ＷＬに接続されたセレクトトランジスタ
ＳＴのゲート電極ＧＴと、ゲート電極ＧＴと絶縁分離さ
れ、チャネル方向両側に設けられた第１メモリトランジ
スタ用コントロールゲートＣＧＬと、第２メモリトラン
ジスタ用コントロールゲートＣＧＲを有する。そして、
このメモリトランジスタは、コントロールゲートＣＧ
Ｌ，ＣＧＲとビット線ＢＬまたはチャネル形成領域端部
との間に、ゲート絶縁膜１０ａ，１０ｂがそれぞれ形成
されている。ゲート絶縁膜１０ａは、たとえばボトム絶
縁膜１１ａ，窒化膜１２ａ，トップ絶縁膜１３ａを含ん
でいる。同様に、ゲート絶縁膜１０ｂは、たとえばボト
ム絶縁膜１１ｂ，窒化膜１２ｂ，トップ絶縁膜１３ｂを
含んでいる。ゲート電極ＧＴは、ソース側とドレイン側
で空間的に分離された２つのコントロールゲートＣＧ
Ｌ，ＣＧＲとゲート絶縁膜１０ａ，１０ｂの積層パター
ンの間に、絶縁膜１４を介して埋め込まれている。ま
た、ゲート電極ＧＴは、図示しないワード線ＷＬをなす
上層配線層に接続され、ワード線方向のメモリセル間で
共通に接続されている。
【００６０】このように、このメモリトランジスタで
は、チャネル形成領域中央部に、ワード線に接続された
セレクトＭＯＳトランジスタが形成されている。また、
斜めイオン注入で形成したポケット領域ＰＣＴおよび拡
散層（ビット線ＢＬ）の上部では、電荷蓄積手段を含む
ＯＮＯ膜タイプのゲート絶縁膜１０ａ，１０ｂを介して
コントロールゲートＣＧＬ，ＣＧＲが配置されている。
この選択ゲートＧＴとコントロールゲートＣＧＬ，ＣＧ
Ｒとの組合せは、基本的にはスプリットゲート構造のソ
ースサイド注入タイプのメモリセルと同一である。
【００６１】なお、メモリトランジスタでは、そのゲー
ト絶縁膜の最下層のボトム絶縁膜として、ＦＮトンネリ
ング特性を示す窒化シリコン膜、酸化窒化シリコン膜、
あるいは多層膜、および酸化タンタル膜等の他の誘電膜
のいずれを用いてもよい。これにより、ソースサイド注
入における、伝導帯側のエネルギー障壁が酸化膜の場合
の３．２ｅＶより低減され、ホットエレクトロンの注入
効率が改善される。
【００６２】また、セレクトＭＯＳトランジスタは、書
き込み時にソースサイド注入を効率よく行うために用い
られる。また、消去時には電荷蓄積手段が過剰消去され
た場合でも、メモリトランジスタの消去状態でのしきい
値電圧Ｖthを一定に保持する役割を果たす。このため、
この選択ゲートＭＯＳトランジスタのしきい値電圧は、
たとえば０．５Ｖと１Ｖとの間に設定される。
【００６３】次に、上述したような構造を有するメモリ
セルアレイ１に対するプログラム方法について、図面に
関連付けて説明する。
【００６４】図１１は、コントロールゲート分離型メモ
リセルアレイに対するプログラム条件を示す図であり、
図１２は、コントロールゲート共有型メモリセルアレイ
に対するプログラム条件を示す図である。なお、ここで
はメモリセルＭＣ１１の右側の第２メモリトランジスタ
に対してプログラムを行う場合を例に説明する。
【００６５】プログラムデータは、コントローラ部１１
の外部インタフェース１２６、さらにはメモリインタフ
ェース１２７を通してメモリ部１２０のエミュレート回
路１２２に供給される。エミュレート回路１２２では、
レジスタ１２２１にコマンドＣＭＤ、アドレスＡＤＲが
格納され、レジスタ１２２１に分割単位（たとえば６４
バイト＝５１２ビット）単位データが格納されたならば
レジスタ１２２３に分割単位データが一括的に格納され
る。そして、分割単位データを格納したことが制御回路
１２３に報知される。これに基づく制御回路１２３の制
御の下、レジスタ１２２３に格納した分割単位データＤ
inが入出力回路１２６に出力される。
【００６６】このような状態で、まず、図１１に関連付
けてコントロールゲート分離型メモリセルアレイに対す
るプログラム動作について説明する。
【００６７】コントロールゲート分離型に関しその電荷
蓄積層を、たとえばフローティングゲートＦＧとした場
合、ソース側のビット線ＢＬ０に０Ｖ、ドレイン側のビ
ット線ＢＬ１に５Ｖまたは０Ｖ、セレクトトランジスタ
のゲートに接続されたワード線ＷＬ１に低い電圧の１．
５Ｖ、選択ビット部である第２メモリトランジスタＭＴ
２のコントロールゲートが接続されたコントロールゲー
ト線ＣＬＲ１に高い電圧の１２Ｖを加える。メモリセル
ＭＣ１１内の選択されない左側ビット部（第１メモリト
ランジスタＭＴ１）に対しては、その部分の記憶データ
の種類にかかわらず所望のチャネル電流が流れるような
伝達の役割を持たすため、第１メモリトランジスタＭＴ
１のコントロールゲートに接続されたコントロールゲー
ト線ＣＬＬ１に適切な電圧Ｖｃｇ１を加える。これらの
バイアス条件により、選択ビットであるメモリセルＭＣ
１１の第２メモリトランジスタＭＴ２にプログラムが行
われる。
【００６８】選択メモリセルＭＣ１１に隣接するメモリ
セルＭＣ１２は、選択メモリセルＭＣ１１のドレイン側
のビット線ＢＬ１への印加電圧による誤書き込みを避け
るため、第１メモリトランジスタＭＴ１のコントロール
ゲートが接続されたコントロールゲート線ＣＬＬ２、お
よび第２メモリトランジスタＭＴ２のコントロールゲー
トが接続されたコントロールゲート線ＣＬＲ２の電圧を
０Ｖとし、チャネル電流を阻止する。
【００６９】以上のコントロールゲート線ＣＬＬ、ＣＬ
Ｒに印加する電圧は、制御回路１２３により選択的に供
給される。
【００７０】ここでコントロールゲートに制御されるト
ランジスタのしきい値電圧は、記憶データの種類にかか
わらず全て正とする。なお、選択メモリセルＭＣ１１の
ワード線方向に一つおいたメモリセルＭＣセル１３内の
ビットに対しては、同様なプログラムが可能である。ま
た、非選択ワード繰ＷＬ２に対しては０Ｖを加え、チャ
ネル電流を阻止している。結局、このコントロールゲー
ト分離型メモリセルアレイ１２１Ａでは、選択ワード線
に関し、４ビット毎のプログラムが可能である。
【００７１】次に、図１２に関連付けてコントロールゲ
ート分離型メモリセルアレイに対するプログラム動作に
ついて説明する。
【００７２】コントロールゲート共有型に関しその電荷
蓄積層を窒化膜を含むＭＯＮＯＳ型とした場合、ソース
側に接続されたビット線ＢＬ０に０Ｖ、ドレイン側に接
続されたビット線ＢＬ１に５Ｖまたは０Ｖ、セレクトト
ランジスタＳＧのゲートに接続されたワード線ＷＬ１に
低い電圧の０．８Ｖ、選択ビット部である第２メモリト
ランジスタＭＴ２のコントロールゲートに接続されたコ
ントロールゲート線ＣＬ１に高い電圧の６Ｖを加える。
メモリセルＭＣ１１内の選択されない左側ビット部（第
１メモリトランジスタＭＴ１）に対してはその部分の記
憶データの種類にかかわらず所望のチャネル電流が流れ
るような伝達の役割を持たすため、第１メモリトランジ
スタＭＴ１のコントロールゲートに接続されたコントロ
ールゲート線ＣＬ０に適切な電圧Ｖｃｇ２を加える。こ
れらのバイアス条件により、選択ビットであるメモリセ
ルＭＣ１１の第２メモリトランジスタＭＴ２にプログラ
ムが行われる。
【００７３】選択メモリセルＭＣ１１に隣接するメモリ
セルＭＣ１２は、選択メモリセルＭＣ１１のドレイン側
のビット線ＢＬ１への印加電圧による誤書き込みを避け
るため第２メモリトランジスタＭＴ２のコントロールゲ
ートに接続されたコントロールゲート線ＣＬ２の電圧を
０Ｖとし、チャネル電流を阻止する。そして、メモリセ
ルＭＣ１２の第２メモリトランジスタＭＴ２とコントロ
ールゲート（ＣＬ２）を共有する第１メモリトランジス
タＭＴ１を含む隣接のメモリセルＭＣ１３に関しても非
選択となる。そして、選択メモリセルＭＣ１１のワード
線方向に二つおいたメモリセルＭＣ１４内のビットに対
しては、同様なプログラムが可能である。また、非選択
ワード線ＷＬ２に対しては０Ｖを加え、チャネル電流を
阻止している。結局、このコントロールゲート共有型メ
モリセルアレイ１２１Ｂでは、選択ワード線に関し、６
ビット毎のプログラムが可能となる。
【００７４】第１プログラム方法 次に、ビットヘのプログラムパルス印加回数を設定す
る。ここでワード線単位のビットをページとし、上述し
たようにそのページサイズを５１２バイトと仮定する。
理論的には、上記の例ではワード線方向で４ビット毎ま
たは６ビット毎のプログラムが可能であったが、分かり
やすくするため以後８ビット毎のプログラムを行うもの
と仮定する。よって１ワード線に関し同時プログラムを
行うビット数は５１２ビット線ＢＬ（＝５１２バイト÷
８＝６４バイト）となる。
【００７５】図１３は、ワード線上のビットに対するプ
ログラムパルス印加回数例を示す図である。各ビットは
トンネル膜厚等のばらつきにより、パルス１回で書き込
みしきい値電圧に達しないビットも表れる。全４０９６
ビット（＝５１２バイト）内の分布は１回のビットが多
く、２回、３回、４回の順に急激に少なくなる。ビット
当たりでみると平均１．数回であるが、同時プログラム
単位の５１２ビット当たりでみると平均２回である。ペ
ージ当たりでみると４回である。ここで５１２ビットと
１ページに関しては回数が最多のビットのそれになるの
で、大きなビット単位になるほど、印加回数は多くな
る。
【００７６】一回のプログラムサイクルは大きく分け
て、図１４に示すようにプログラムパルス印加とべリフ
ァイのステップを合わせたものとなり、その時間を２０
μｓと設定する。プログラム時間を考える場合、実際に
はプログラム情報をビット線の先にあるカラムラッチ回
路にロードする時間も考慮する必要があるが、ここでは
その時間が小さいものとして無視する。
【００７７】ここで、１ページのプログラム時間を考察
する。具体的にはワード線方向８ビット毎にある５１２
ビットに対し同時のプログラムパルス印加を行い、次に
その隣のビットの５１２ビットに対しプログラムパルス
印加を行う。この５１２ビット同時プログラムステップ
を８回繰り返すことで１ページ（５１２バイト）分のプ
ログラムパルス印加となる。１ページ（５１２バイト）
のプログラムパルス印加に引き続き１ページのべリファ
イを行う。
【００７８】なお、ベリファイの場合条件としては、た
とえばコントロールゲート分離型の場合、選択メモリセ
ルＭＣ１１の選択ビットのメモリトランジスタＭＴ２の
コントロールゲートが接続されたコントロールゲート線
ＣＬＲ１に１．５Ｖ、選択メモリセルＭＣ１１のメモリ
トランジスタＭＴ１のコントロールゲートが接続された
コントロールゲート線ＣＬＬ１に８Ｖ、ソース側のビッ
ト線ＢＬ０に１．５Ｖ、ドレイン側のビット線ＢＬ１に
０Ｖを印加する。
【００７９】このべリファイはプログラムと同様ワード
線方向において数ビットおきに行う必要があり、ここで
は８ビット毎と仮定する。べリファイも、５１２ビット
同時べリファイステップを８回繰り返すことで１ページ
（５１２バイト）分のべリファイとなる。前述したよう
に、ページ当たり４回のプログラムパルス印加回数を要
する。つまり１ページ単位のプログラムパルス印加、べ
リファイのサイクルを４回行うことでプログラムが終了
する。
【００８０】図１５は、以上のプログラムパルス印加回
数とべリファイ回数を抜き出して示す図である。図１５
に示すように、結局、プログラムパルスとべリファイの
組で計３２回のプログラムサイクルとなるので、１ペー
ジのプログラム時間は６４０μｓ（＝２０μｓ×３２
回）となる。このプログラム時間は、従来のメモリシス
テムの最大１５００μｓの場合に比べて改善されてい
る。以上の例の場合、プログラム速度は０．８ＭByte／
s （＝５１２Byte／６４０μｓ）と換算される。
【００８１】以下に、速度がさらに高速、たとえば数Ｍ
Byte／s 以上のプログラムを実現する第２および第３の
プログラム方法について説明する。
【００８２】第２プログラム方法 この場合も、ワード線単位のビットをページとし、その
ページサイズを５１２バイトと仮定し、１ページのプロ
グラム時間を考察する。
【００８３】具体的には、たとえばワード線方向８ビッ
ト毎にある５１２ビットに対し同時のプログラムパルス
印加を行い、連続して同じ５１２ビットのべリファイを
行う。たとえば、図１３に示すように５１２ビット当た
り平均２回のプログラムパルス印加回数を要するものと
する。つまり５１２ビット単位に関しては、連続するプ
ログラムパルス印加、べリファイのサイクルを平均２回
行うことでプログラムが終了する。次にその隣のビット
の５１２ビットに関しても連続するプログラムパルス印
加、べリファイのサイクルを平均２回行うことでプログ
ラムが終了する。この５１２ビットの連続するプログラ
ムパルス印加、べリファイの平均２サイクルからなるス
テップを８回繰り返すことで１ページ（５１２バイト）
のプログラムが終了する。
【００８４】図１６は、以上のプログラムパルス印加回
数とべリファイ回数を抜き出して示す図である。図１６
に示すように、第２のプログラム方法によれば、結局、
計１６回のプログラムサイクルとなる。したがって、プ
ログラムサイクル時間を２０μｓとすると１ページのプ
ログラム時間は３２０μｓ（＝２０μｓ×１６回）とな
る。この場合のプログラム速度は１．６MByte ／ｓ（＝
５１２Byte／３２０μｓ）と換算され、第１のプログラ
ム方法の場合の２倍の速さとなる。その理由はプログラ
ムパルス印加回数の違いからくる。プログラムパルスを
印加するビット単位が大きくなるほと印加回数は多くな
るという傾向があり、図１３の例では５１２ビット当た
りで平均２回、ページ当たりで平均４回であった。本第
２の方法では５１２ビット単位としたため、プログラム
印加回数が１ページ単位の１／２となり、よってプログ
ラム速度が１ページ単位の２倍となったわけである。
【００８５】このプログラム速度は、数MByte ／ｓ以上
の値を要求されるデバイス、たとえばメモリカード等に
適している。
【００８６】第３プログラム方法 本第３のプログラム方法では、ページを複数の分割回
路、たとえば複数チップあるいは複数マットによりで構
成する。たとえば、図１７に示すように、５１２バイト
のサイズを有するページを８この分割回路、たとえばマ
ットＭＭ１〜ＭＭ８で構成する。このように構成するこ
とにより、１マット当たり５１２ビットビットとなる
が、その５１２ビットは、たとえば図１７に示すように
ワ一ド線方向８ビット毎のビットで構成する。
【００８７】この場合、８マットＭＭ１〜ＭＭ８共に、
ワード線方向８ビット毎にある５１２ビットに対し同時
のプログラムパルス印加を行い連続して同じ５１２ビッ
トのべリファイを行う。たとえばマットをまたがっても
ページ当たり４回のプログラムパルス印加回数を要する
ものとする。つまりページ単位に関しては、連続するプ
ログラムパルス印加、べリファイのサイクルを平均４回
行うことでプログラムが終了する。５１２ビットが８チ
ップにまたがって１ページとなっているため、隣のビッ
トに移ることなくこれらのステップだけで１ページ（５
１２バイト）のプログラムが終了する。
【００８８】この場合の１ページのプログラム時間を考
察する。図１８は、以上のプログラムパルス印加回数と
べリファイ回数を抜き出して示す図である。図１８に示
すように、第３のプログラム方法によれば、結局、計４
回のプログラムサイクルとなるのでプログラムサイクル
時間を２０μｓとすると１ページのプログラム時間は８
０μｓ（＝２０μｓ×４回）となる。この場合のプログ
ラム速度は６．４MByte ／s （＝５１２Byte／８０μ
ｓ）と換算され、第１のプログラム方法の８倍の速さと
なる。第２のプログラム方法に比べては、４倍の速さと
なる。
【００８９】本第３のプログラム方法によれば、プログ
ラム時間の大幅な短縮が可能となる利点がある。
【００９０】なお、以上の説明では、メモリセルアレイ
１において、たとえばワード線方向８ビット毎にある５
１２ビットに対し同時のプログラムパルス印加を行う
が、これは、メモリセルアレイを複数のマットに分割し
て並列動作を行うことと等価である。
【００９１】図１９は、本実施形態に係るメモリセルア
レイの分割の概念を示す図である。図１９において、
（Ａ）は物理的メモリセルアレイ１であり、この図で
は、メモリセル列にシリアル番号１，２，…，ｎ，ｎ＋
１，…，２ｎ，２ｎ＋１，…，ｊが付されている。そし
て、たとえばこのプログラム、あるいは読み出しまたは
消去の際に、図２の制御回路１２３がワード線方向のメ
モリトランジスタを複数に分割し、これにより、メモリ
セルアレイを３以上の整数ｎ個のメモリセルマットＭＭ
１，ＭＭ２，…ＭＭｎに分割する。各メモリセルマット
ＭＭ１，ＭＭ２，…ＭＭｎは、周期的に離散したメモリ
セル列を含む。すなわち、メモリセルマットＭＭ１はメ
モリセル列１，ｎ＋１，２ｎ＋１，…を含み、メモリセ
ルマットＭＭ２はメモリセル列２，ｎ＋２，２ｎ＋２，
…を含み、最後のメモリセルマットＭＭｎはメモリセル
列ｎ，２ｎ，…，ｊを含む。そして、本実施形態では、
いずれか選択されたメモリセルマット内のメモリトラン
ジスタを並列動作させる。
【００９２】このように、本発明では、メモリセルマッ
ト数ｎを任意に設定できる。また、分割箇所で連続して
遮断電圧を印加する制御ゲート本数は、たとえば（ｎ−
２）本とすることで対応できる。
【００９３】以上説明したように、本実施形態によれ
ば、メモリセルアレイをページ単位（５１２バイト）一
括ではなく分割単位（たとえば６４バイト＝５１２ビッ
ト）単位で書き込むことが可能なソースサイド・チャネ
ルホットエレクトロン注入を行うＭＯＮＯＳ型（ＭＮＯ
Ｓ型）不揮発性メモリあるいはフローティングゲート型
不揮発性メモリで構成し、ページを構成するプログラム
データを複数に分割した分割単位で順次に保持するエミ
ュレート回路１２２と、保持された分割単位データを順
次に読み出し、書き込む制御回路１２３を設けたので、
複数のメモリトランジスタを並列に書き込むまたは読み
出すことができることはもとより、図２０に示すよう
に、従来のＮＡＮＤ型フラッシュメモリを用い、ページ
一括で書き込みを行う場合に比較して、ベリファイを含
むプログラム動作の高速化を図ることができる。
【００９４】また、本実施形態によれば、ページを複数
マット（あるいはチップ）にわたって構成し、複数マッ
トにわたりワ一ド線上の数ビットおきにあるビット単位
に対し同時プログラムパルス印加を行い、連続して同じ
ビット単位のべリファイを行うようにしたので、複数の
メモリトランジスタを並列に書き込むまたは読み出すこ
とができることはもとより、さらに高速のベリファイを
含むプログラム動作を実現できる利点がある。
【００９５】なお、本実施形態では、エミュレート回路
１２２をメモリ部１２０内に設けた例を説明したが、本
発明はこれに限定されるものではなく、コントローラ部
１１０に配置したりする等の態様も可能であることはい
うまでもない。
【００９６】なお、メモリセルを第１メモリトランジス
タＭＴ１、第２メモリトランジスタＭＴ２、およびこれ
らの間にチャネル形成領域を共有するセレクトトランジ
スタＳＧにより構成し、かつ第１メモリトランジスタＭ
Ｔ１、第２メモリトランジスタＭＴ２をＭＯＮＯＳ型
（ＭＮＯＳ型）不揮発性メモリにより構成したので、複
数のメモリセルを縦続接続した場合に、メモリセルの第
１メモリトランジスタＭＴ１と隣接するメモリセルの第
１メモリトランジスタのコントロールゲートを共有で
き、コントロールゲート線の本数を低減でき、またさら
なる高集積化を図ることができる。
【００９７】
【発明の効果】以上説明したように、本発明によれば、
複数のメモリトランジスタを並列に書き込むまたは読み
出すことができ、プログラム動作の高速化を図ることが
できる。
【図面の簡単な説明】
【図１】本発明に係るメモリシステムの一実施形態を示
すブロック構成図である。
【図２】本発明の実施形態に係るメモリ部の要部構成を
示すブロック図である。
【図３】本実施形態に係るコントロールゲート分離型メ
モリセルアレイを示す等価回路図である。
【図４】本実施形態に係るコントロールゲート分離型メ
モリセルアレイのワード線方向の概略的な断面図であ
る。
【図５】本実施形態に係るコントロールゲート分離型メ
モリセルアレイの一部（図２の１列）の平面図である。
【図６】本実施形態に係るコントロールゲート共有型メ
モリセルアレイを示す等価回路図である。
【図７】本実施形態に係るコントロールゲート共有型メ
モリセルアレイのワード線方向の概略的な断面図であ
る。
【図８】本実施形態に係るコントロールゲート共有型メ
モリセルアレイの一部（図２の１列）の平面図である。
【図９】ソースサイド注入について説明するための図で
ある。
【図１０】ＭＯＮＯＳ型メモリトランジスタの具体的な
構造例を示す断面図である。
【図１１】コントロールゲート分離型メモリセルアレイ
に対するプログラム条件を示す図である。
【図１２】コントロールゲート共有型メモリセルアレイ
に対するプログラム条件を示す図である。
【図１３】ワード線上のビットに対するプログラムパル
ス印加回数例を示す図である。
【図１４】プログラムサイクルの構成例を示す図であ
る。
【図１５】第１のプログラム方法に係る１ページのプロ
グラムパルス印加回数を示す図である。
【図１６】第２のプログラム方法に係る１ページのプロ
グラムパルス印加回数を示す図である。
【図１７】８チップに分割した場合のページ構成を説明
するための図である。
【図１８】第３のプログラム方法に係る１ページのプロ
グラムパルス印加回数を示す図である。
【図１９】本実施形態に係るメモリセルアレイの分割の
概念を示す図である。
【図２０】本発明の効果を説明するための図である。
【図２１】従来のメモリシステムの構成例を示すブロッ
ク図である。
【図２２】従来のメモリシステムのプログラム（書き込
み）動作について説明するための図である。
【図２３】従来のメモリシステムのプログラム時間につ
いての説明図である。
【符号の説明】
１００…メモリシステム、１１０…コントローラ部、１
２０…メモリ部、１２１…メモリセルアレイ、１２２…
中間回路（エミュレート回路）、１２３…制御回路、１
２４…ロウデコーダ、１２５…カラムデコーダ、１２６
…入出力回路、１０ａ，１０ｂ…ゲート絶縁膜、１１
ａ，１１ｂ…ボトム絶縁膜、１２ａ，１２ｂ…窒化膜、
１３ａ，１３ｂ…トップ絶縁膜、ＣＳ…カラム選択回
路、ＳＡ…センスアンプ、ＷＲ…書き込み回路、Ｉ／Ｏ
ＢＵＦ…入出力バッファ、Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ
２４…メモリセル、ＭＴ１…第１メモリトランジスタ、
ＭＴ２…第２メモリトランジスタ、ＳＴ…セレクトトラ
ンジスタ、ＷＬ，ＷＬ１，ＷＬ２…ワード線、ＢＬ０〜
ＢＬ４…ビット線、ＣＬＬ１〜ＣＬＬ４，ＣＬＲ１〜Ｃ
ＬＲ４，ＣＬ１〜ＣＬ４…コントロールゲート線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡上 拓己 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B025 AA03 AA04 AB01 AC01 AD03 AD04 AD05 AE05

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 一のプログラムがページを単位として完
    結するメモリシステムであって、 ページを構成するプログラムデータを複数に分割した分
    割単位で順次に保持する中間回路と、 電荷蓄積手段および当該電荷蓄積手段の電荷蓄積量を調
    整するためのコントロールゲートを有する少なくとも一
    つのメモリトランジスタと、当該メモリトランジスタと
    チャネル形成領域を共有する少なくとも一つのセレクト
    トランジスタを含む複数のメモリセルが配列され、ワー
    ド線方向に配列された複数のメモリセルが縦続接続され
    たメモリセルアレイと、 上記ワード線方向に縦続接続された各メモリセルアレイ
    の上記セレクトトランジスタのゲートが共通に接続され
    たワード線と、 プログラム時に、上記中間回路に保持された分割単位デ
    ータを順次に読み出し、上記メモリトランジスタのコン
    トロールゲートを駆動して上記メモリセルアレイをワー
    ド線方向で上記分割単位に対応して複数メモリセルおき
    に電気的に分割し、所定ビット単位でメモリトランジス
    タのコントロールゲートに対し並列的にプログラムパル
    ス印加して上記分割単位データを上記メモリセルアレイ
    に書き込む制御回路とを有するメモリシステム。
  2. 【請求項２】 上記制御回路は、並列的にプログラムパ
    ルス印加を行い、連続して同じビット単位のべリフアイ
    を行う請求項１記載のメモリシステム。
  3. 【請求項３】 上記メモリセルの電荷蓄積手段は、窒化
    膜を含む絶縁膜に含まれる請求項１記載のメモリシステ
    ム。
  4. 【請求項４】 上記メモリセルは、第１メモリトランジ
    スタと、第２メモリトランジスタと、当該第１メモリト
    ランジスタと第２メモリトランジスタの間にチャネル形
    成領域を共有するように形成されたセレクトトランジス
    タを含み、かつ、上記第１メモリトランジスタおよび第
    ２メモリトランジスタの電荷蓄積手段は、窒化膜を含む
    絶縁膜に含まれ、 一のメモリセルの第１メモリトランジスタと当該一のメ
    モリセルに隣接するメモリセルの第２メモリトランジス
    タは、コントロールゲートおよび電荷蓄積手段としての
    絶縁膜を共有している請求項１記載のメモリシステム。
  5. 【請求項５】 一のプログラムがページを単位として完
    結するメモリシステムであって、 ページを構成するプログラムデータを複数に分割した分
    割単位で順次に保持する中間回路と、 電荷蓄積手段および当該電荷蓄積手段の電荷蓄積量を調
    整するためのコントロールゲートを有する少なくとも一
    つのメモリトランジスタと、当該メモリトランジスタと
    チャネル形成領域を共有する少なくとも一つのセレクト
    トランジスタを含む複数のメモリセルが配列され、ワー
    ド線方向に配列された複数のメモリセルが縦続接続され
    たメモリセルアレイと、 上記ワード線方向に縦続接続された各メモリセルアレイ
    の上記セレクトトランジスタのゲートが共通に接続され
    たワード線と、 を含む分割回路を複数有し、 プログラム時に、ページを複数の分割回路にわたるよう
    に構成し、上記中間回路に保持された分割単位データを
    順次に読み出し、各分割回路の上記メモリトランジスタ
    のコントロールゲートを駆動して上記メモリセルアレイ
    をワード線方向で上記分割単位に対応して複数メモリセ
    ルおきに電気的に分割し、複数の分割回路にわたり所定
    ビット単位でメモリトランジスタのコントロールゲート
    に対し並列的にプログラムパルス印加して上記分割単位
    データを上記メモリセルアレイに書き込む制御回路とを
    有するメモリシステム。
  6. 【請求項６】 上記制御回路は、並列的にプログラムパ
    ルス印加を行い、連続して同じビット単位のべリフアイ
    を行う請求項５記載のメモリシステム。
  7. 【請求項７】 上記メモリセルの電荷蓄積手段は、窒化
    膜を含む絶縁膜に含まれる請求項５記載のメモリシステ
    ム。
  8. 【請求項８】 上記メモリセルは、第１メモリトランジ
    スタと、第２メモリトランジスタと、当該第１メモリト
    ランジスタと第２メモリトランジスタの間にチャネル形
    成領域を共有するように形成されたセレクトトランジス
    タを含み、かつ、上記第１メモリトランジスタおよび第
    ２メモリトランジスタの電荷蓄積手段は、窒化膜を含む
    絶縁膜に含まれ、 一のメモリセルの第１メモリトランジスタと当該一のメ
    モリセルに隣接するメモリセルの第２メモリトランジス
    タは、コントロールゲートおよび電荷蓄積手段としての
    絶縁膜を共有している請求項５記載のメモリシステム。
  9. 【請求項９】 電荷蓄積手段および当該電荷蓄積手段の
    電荷蓄積量を調整するためのコントロールゲートを有す
    る少なくとも一つのメモリトランジスタと、当該メモリ
    トランジスタとチャネル形成領域を共有する少なくとも
    一つのセレクトトランジスタを含む複数のメモリセルが
    配列され、ワード線方向に配列された複数のメモリセル
    が縦続接続されたメモリセルアレイを有し、一のプログ
    ラムがページを単位として完結するメモリシステムのプ
    ログラム方法であって、 ページを構成するプログラムデータを複数に分割した分
    割単位で順次に保持し、 保持された分割単位データを順次に読み出し、上記メモ
    リトランジスタのコントロールゲートを駆動して上記メ
    モリセルアレイをワード線方向で上記分割単位に対応し
    て複数メモリセルおきに電気的に分割し、所定ビット単
    位でメモリトランジスタのコントロールゲートに対し並
    列的にプログラムパルス印加して上記分割単位データを
    上記メモリセルアレイに順次に書き込むメモリシステム
    のプログラム方法。
  10. 【請求項１０】 分割単位データの書き込みは、並列的
    にプログラムパルス印加を行い、連続して同じビット単
    位のべリフアイを行う請求項９記載のメモリシステムの
    プログラム方法。
  11. 【請求項１１】 電荷蓄積手段および当該電荷蓄積手段
    の電荷蓄積量を調整するためのコントロールゲートを有
    する少なくとも一つのメモリトランジスタと、当該メモ
    リトランジスタとチャネル形成領域を共有する少なくと
    も一つのセレクトトランジスタを含む複数のメモリセル
    が配列され、ワード線方向に配列された複数のメモリセ
    ルが縦続接続されたメモリセルアレイを有する複数の分
    割回路を備え、一のプログラムがページを単位として完
    結するメモリシステムのプログラム方法であって、 ページを構成するプログラムデータを複数に分割した分
    割単位で順次に保持し、 ページを複数の分割回路にわたるように構成し、上記保
    持された分割単位データを順次に読み出し、各分割回路
    の上記メモリトランジスタのコントロールゲートを駆動
    して上記メモリセルアレイをワード線方向で上記分割単
    位に対応して複数メモリセルおきに電気的に分割し、複
    数の分割回路にわたり所定ビット単位でメモリトランジ
    スタのコントロールゲートに対し並列的にプログラムパ
    ルス印加して上記分割単位データを上記メモリセルアレ
    イに書き込むメモリシステムのプログラム方法。
  12. 【請求項１２】 分割単位データの書き込みは、並列的
    にプログラムパルス印加を行い、連続して同じビット単
    位のべリフアイを行う請求項１１記載のメモリシステム
    のプログラム方法。
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