KR20080043868A - 향상된 프로그램 속도를 갖는 멀티 비트 플래쉬 메모리장치 - Google Patents

향상된 프로그램 속도를 갖는 멀티 비트 플래쉬 메모리장치 Download PDF

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Abstract

메모리 셀들(201)의 어레이를 포함하는 비휘발성 메모리 어레이(102)의 프로그램 방법이 제시된다. 각 메모리 셀(201)은 기판(315), 컨트롤 게이트(328), 적어도 두 개의 독립적인 전하들을 저장하기 위한 적어도 두 개의 전하 저장영역들(432, 433)을 지닌 전하 저장부(322), 소스 영역(203), 및 드레인 영역(202)을 포함한다. 상기 방법은 적어도 하나의 메모리 셀을 고속 메모리 셀(802)로 지정하는 단계; 상기 고속 메모리 셀들(201)을 프리컨디셔닝(pre-conditioning)하여, 상기 적어도 두 개의 전하 저장영역들(432, 433) 중 하나를 프로그램된 상태(804)로 위치시키는 단계; 및 이후에 상기 프로그래밍을 보다 높은 속도로 상기 2 영역 상에서 가능하게 하는 단계;를 포함한다.
메모리 셀, 비휘발성 메모리 어레이, 프로그래밍

Description

향상된 프로그램 속도를 갖는 멀티 비트 플래쉬 메모리 장치{MULTI-BIT FLASH MEMORY DEVICE HAVING IMPROVED PROGRAM RATE}
본 발명은 일반적으로 비휘발성 메모리 장치에 관한 것으로, 특히 비휘발성 메모리 장치와 관련된 동작들을 향상시키는 방법에 관한 것이다.
플래쉬 메모리는 일반적인 타입의 비휘발성 반도체 메모리 장치이다. 비휘발성이란 전원이 꺼졌을 때 저장된 데이터를 유지하는 것을 지칭한다. 플래쉬 메모리는 비휘발성이기 때문에, 배터리 전원에 의한 셀룰러 폰, PDAs, 및 메모리 스틱과 같은 휴대용 매스(mass) 저장 장치들과 같은 저전력 애플리케이션(power conscious application) 내에서 주로 사용된다.
플래쉬 메모리 장치는 일반적으로 기판 상에 또는 기판 내에 형성된 다수의 개별 소자들을 포함한다. 예를 들어, 플래쉬 메모리는 단일 기판 상에 형성된 하나 또는 다수의 고밀도 코어 영역들 및 주변부를 포함한다. 상기 고밀도 코어 영역들은 일반적으로 개별적인 어드레싱이 가능하고(addressable) 실질적으로는 똑같은 메모리 셀들의 어레이들을 포함한다. 상기 주변부는 입출력 회로, 상기 개별적인 셀들을 선택적으로 어드레싱하기 위한 회로(예를 들어, 상기 셀의 프로그래밍, 판독 또는 소거와 같은 지정된 동작들에 영향을 주기 위해, 선택된 셀들의 소스, 게 이트 및 드레인을 소정의 전압 또는 임피던스로 연결시키기 위한 디코더들), 및 전압 조정 및 공급 회로를 포함한다.
종래의 플래쉬 메모리 구조에 있어서, 각 메모리 셀이 드레인, 소스 및 적층게이트(stacked gate)를 지니고 있는 회로 구성 내에서 상기 코어부 내의 메모리 셀들은 서로 결합된다. 동작시, 메모리 셀들은 상기 주변부 내의 회로에 의해 어드레싱되어, 메모리 셀의 판독, 소거 및 프로그래밍과 같은 기능들이 수행될 수 있다.
일반적으로, 플래쉬 메모리는 두 개의 상이한 타입들(NOR 플래쉬 메모리 및 NAND 플래쉬 메모리)을 포함한다. 일반적으로, 종래의 NOR 플래쉬 메모리는 코드 레벨(code-level) 메모리로 간주되는 반면, NAND 플래쉬 메모리는 데이터 레벨(data-level) 메모리로 간주된다. 보다 구체적으로, NOR 플래쉬 메모리는 매우 신뢰도 높은 저장 환경을 제공하고, 장치 내에서 각 메모리 셀의 신속하고 임의적인(random) 판독을 추가적으로 가능하게 하도록 구성된다. 이는 장치 내의 각각의 셀에 개별적인 접촉(contact)을 제공함으로써 이루어진다. 상기 NOR 구조의 신뢰도 및 임의적(random) 접근성은, NOR 플래쉬 메모리가 모바일 폰 및 셋톱 박스 운영 시스템들 등등과 같은 코드 저장에 특히 적합하도록 한다. 불행히도, 종래의 NOR 플래쉬 메모리 셀들의 개별적으로 어드레싱 가능한 특성은, 장치 사이즈의 신속한 축소를 제한할 뿐만 아니라, 셀들이 프로그램되고 소거되는 속도를 제한하는 경향이 있다. 일반적인 NOR 플래쉬 메모리 장치는 초당 0.4 메가바이트의 프로그램 속도와(program rates), 초당 0.3 메가바이트의 소거 속도(erase rates)를 지닌다.
반면에, NAND 플래쉬 메모리는, NAND 플래쉬 메모리에 저장된 데이터에 대한 순차적(serial) 접근 또는 페이지 기준(page-based) 접근이 가능하도록 구성된다. 이는 메모리 셀들을 서로 링크시키고, 상기 셀들로의 접근을 오직 그룹 또는 페이지로서 제공함으로써 얻어진다. 상기 구조는 장치 크기를 감소시키고, 신속한 기입(fast write)을 가능하게 할 수 있다는 이점을 지닌다. 그러나, 각 셀은 개별적인 어드레싱이 불가능하기 때문에, 일반적으로 NAND 장치들은 신뢰도가 낮고 그로 인해 코드 저장보다는 데이터 저장에 더욱더 적합하다고 간주된다. 일반적인 NAND 플래쉬 메모리 장치는 초당 8 메가바이트의 프로그램 속도와(program rates), 초당 60 메가바이트의 소거 속도(erase rates)를 지닌다.
본 발명의 일 측면에 따르면, 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법이 제시된다. 각 메모리 셀은 적어도 두 개의 독립적인 전하들을 저장하기 위한 적어도 두 개의 전하 저장영역들을 지닌 전하 저장부를 포함한다. 상기 방법은 복수의 메모리 셀들을 고속 메모리 셀들로 지정하고, 상기 고속 메모리 셀들을 프리컨디셔닝(pre-conditioning)함으로써 상기 고속 메모리 셀들 각각과 관계된 상기 적어도 두 개의 전하 저장영역들 중 하나를 프로그램된 상태로 위치시키는 단계를 포함한다.
본 발명의 다른 측면에 따르면, 각 메모리 셀이 두 개의 독립적인 전하들을 저장하는 두 개의 전하 저장영역들을 갖는 전하 저장부를 포함하는 것을 특징으로 하는, 비휘발성 메모리 셀들의 어레이를 포함하는 메모리 장치의 프로그램 방법이 제시된다. 상기 방법은 비휘발성 이중 비트(dual-bit) 메모리 셀들의 어레이를 메모리 셀들의 하나 또는 다수 블록들로 구성하는 단계; 메모리 셀들의 적어도 한 블록을 고속 블록으로 사용하도록 하는 요청을 수신하는 단계; 셀들의 적어도 한 블록을 고속 블록으로 사용하도록 하는 요청을 수신하는 단계; 상기 고속 블록 내에서 상기 메모리 셀들을 프리컨디셔닝하여, 상기 고속 블록 내에서 각 메모리 셀에 대한 상기 적어도 두 개의 전하 저장영역들 중 하나를 프로그램된 상태로 위치시키는 단계; 및 상기 고속 블록과 관계된 상태 비트를 설정하여, 상기 블록이 고속 블록임을 알리는 단계를 포함한다.
본 발명의 또 다른 측면에 따르면, 비휘발성 메모리 셀들의 적어도 하나의 어레이를 갖는 코어 어레이를 포함하는 메모리 장치가 제시된다. 상기 적어도 하나의 어레이는, 상기 복수의 메모리 셀들의 소스 또는 드레인 영역들과 각각 연결되는 복수의 비트 라인들을 포함할 수 있다. 상기 복수의 메모리 셀들은 기판, 컨트롤 게이트, 적어도 두 개의 독립적인 전하들을 저장하기 위한 적어도 두 개의 전하 저장영역들을 지닌 전하 저장부, 소스 영역, 및 드레인 영역을 포함한다. 상기 적어도 하나의 어레이는 또한 상기 비트 라인들과 직교하는 복수의 워드라인(word lines)들을 포함할 수 있는데, 각 워드 라인은 상기 복수의 메모리 셀들의 게이트 영역들과 연결되어 있다. 복수의 감지증폭기들이 상기 비트 라인들과 연결된 메모리 셀들에 대한 임계 전압을 감지하기 위해, 상기 복수의 비트 라인들과 동작가능하게 연결될 수 있다. 컨트롤 로직은 하나 또는 다수의 메모리 셀들이 고속 메모리 셀들로 구성되어 있음을 식별하기 위한 명령어(command)를 수신하도록 구성될 수 있다. 컨트롤 로직은 상기 고속 메모리 셀들 각각의 상기 적어도 두 개의 전하 저장영역들 중 제 1 영역을 프리컨디셔닝하여, 상기 제 1 전하 저장영역을 프로그램된 상태에 위치시키도록 구성될 수 있다. 컨트롤 로직은 상기 하나 또는 다수의 메모리 셀들과 연관된 상태 비트를 설정하여, 상기 하나 또는 다수의 메모리 셀들이 고속 메모리 셀들임을 나타내도록 구성될 수 있다.
본 발명의 또 다른 측면에 따르면, 메모리 셀들의 어레이를 포함하는 메모리 장치가 제시된다. 상기 메모리 셀들의 어레이는 정상 모드 메모리 셀들로 구성된 복수의 제 1 메모리 셀들, 및 고속 모드 메모리 셀들로 구성된 복수의 제 2 메모리 셀들을 포함할 수 있다.
이하, 첨부되는 도면들을 참조하면, 상기 도면들 내에서 동일 참조번호를 지닌 구성요소들은 명세서 전반에 걸쳐서 동일한 구성요소들을 나타낸다.
도1은 메모리 장치에 대한 하이-레벨 구현의 일례를 보여주는 블록도이다.
도2는 도1의 상기 코어 영역 내에 구현된 메모리 셀들의 어레이의 예시적인 일영역을 보여주는 도이다.
도3 및 4는 도 2에 제시된 상기 메모리 셀들 중 예시적인 한 셀의 단면을 보여주는 도면들이다.
도5는 도3에 제시된 상기 메모리 셀들에 대한 상대적인 프로그램 레벨 임계 전압(Vt) 분포들을 보여주는 분포도(population plot)이다.
도6은 도1에 제시된 상기 코어 영역 내에 구현된 메모리 셀들의 어레이에 대 한 예시적인 프리컨디셔닝된(pre-conditioned) 블록을 보여주는 도이다.
도7은 도6에 제시된 상기 메모리 셀들 중 예시적인 한 셀의 단면을 보여주는 도이다.
도8은 도1에 제시된 상기 메모리 장치와 같은 메모리 장치의 예시적인 프리컨디셔닝(pre-conditioning)을 보여주는 흐름도이다.
도9는 도1에 제시된 상기 메모리 장치와 같은 프리컨디셔닝된 메모리 장치의 예시적인 프로그래밍을 보여주는 흐름도이다.
도10은 도1에 제시된 상기 메모리 장치와 같은 메모리 장치의 예시적인 정상 모드 지정(normal mode designation)을 보여주는 흐름도이다.
이하 기재되는 기술들은 프로그램 속도가 실제적으로 증가하는 플래쉬 메모리 프로그래밍 기술에 관한 것이다.
메모리 장치 개요 (MEMORY DEVICE OVERVIEW)
도 1은 메모리 장치(100)의 하이 레벨 구현의 예를 보여주는 블록도이다. 메모리 장치(100)는 통합회로로 구현된 플래쉬 메모리 장치일 수 있다.
도 1에서 보여지듯이, 상기 메모리 장치(100)는 코어 어레이(102)를 포함한다. 상기 코어 어레이(102)는 SONOS(실리콘-산화물-질화물-산화물-실리콘) 타입 NOR 메모리 셀들과 같은 고밀도 메모리 셀들의 어레이들을 포함할 수 있는데, 여기서 상기 질화물층은 전하 저장부(charge storage element)로 작용한다. 보다 구체적으로, 코어 어레이(102)는 실질적으로 똑같은 메모리 셀들의 다수개의 M x N 메 모리 어레이들을 포함할 수 있다. 이하에서 보다 상세히 논의되듯이, 코어 어레이(102)는 메모리 셀들이 페이지 또는 부분 페이지와 같은 지정된 그룹들로 접근(access)하는 순차적인 접근(sequential access) 메모리일 수 있다. 이런 방법으로, 코어 어레이(102)는 상기 메모리 장치(100) 내에 포함된 고유의(inherent) 어레이 구조(예를 들면, NOR 또는 가상 그룹 타입)에 상관없이, 출력 메모리(112)를 구비한 NAND 유사형(NAND-like) 인터페이스 구조를 채택할 수 있다. 물리적으로, 본 발명의 원칙들에 부합하는 한 실시예에 있어서, 데이터의 한 페이지는 코어 어레이(102) 내의 메모리 셀들의 일련의 행들(rows)(예를 들어, 연속적인 4개의 행들)을 지칭할 수 있다. 데이터의 한 페이지는 임의의 적합한 행들의 갯수를 포함할 수 있다. 논리적으로, 페이지들은 메모리 장치(100)가 접근될 수 있는 소정의 크기를 지닌 데이터 블록들로 간주될 수 있다. 한 실시예에 있어서, 메모리 장치(100)에 대한 상기 페이지 크기는 2048 바이트 또는 2킬로 바이트이다.
코어 어레이(102)는 어드레스 라인들(104)을 통해 페이지에 대한 어드레스를 어드레스 순서기(address sequencer:106)로 제공함으로써 접근될 수 있다. 어드레스 순서기(106)는 상기 어드레스 값들을 수신하여 Y-디코더(108) 및 X-디코더(110)로 분배할 수 있다. 상기 디코더들(108, 110)은, 수신된 어드레스들에 의해 참조되는 메모리 셀들의 소스, 게이트 및 드레인들이 활성화되고, 이들의 데이터 값들이 판독되고 프로그램되도록 상기 어드레스 값들을 디코딩할 수 있다. 상기 디코딩된 어드레스들은 상기 메모리 셀 어레이(들) 내에서 사용될 적합한 물리적 라인들을 특정한다. 예를 들어, 데이터의 한 페이지가 활성화되고, 코어 어레이(102) 밖으로 병렬로(parallel) 판독될 수 있다. 상기 판독된 데이터는 입출력(I/O) 버퍼들(114)로 클록킹되기(clocked) 이전에 출력 메모리(112)에 기입되어(written), 입출력(I/O) 라인들(116)을 통해 판독출력(read out) 될 수 있다. Y-디코더(108)는 또한 적절한 감지증폭기 회로를 포함할 수 있다. 감지증폭기들은 코어 영역(102) 내의 상기 메모리 셀들의 프로그램된 상태 또는 프로그램되지 않은 상태를 감지하기 위해 사용될 수 있다. 본 발명과 부합하는 감지증폭기들은 이하 상술되는 바와 같이, 저전력 감지증폭기들일 수 있다.
일부 실시예들에 있어서, 코어 어레이(102) 내의 상기 메모리 셀들은 데이터의 둘 또는 그 이상의 비트들을 저장할 수 있도록 구성될 수 있다. MirrorBitTM 라고 불리우는 메모리 셀당 멀티 비트(multi-bit per memory cell) 기술에 있어서, 메모리 셀의 마주보는 양측에 물리적으로 상이한 두 개의 전하들을 저장함으로써 플래쉬 메모리 어레이의 고유(intrinsic) 밀도가 두 배가 될 수 있다. 하나의 셀 내부에서 하나의 비트를 나타내는 각 전하는 이진(binary unit, 예를 들어, '1' 또는 '0') 데이터로 작용한다. 메모리 셀의 일측에 대한 판독 또는 프로그래밍은 상기 셀의 반대쪽 셀 상에 저장되어 있는 상기 데이터와 독립적으로 발생한다.
출력 메모리(112)는 코어 영역(102)과 입출력 버퍼들(114) 사이에서 메모리 캐시(cache)로 작용할 수 있는 정적 랜덤 접근 메모리(SRAM) 또는 동적 랜덤 접근 메모리(DRAM)를 포함할 수 있다. 출력 메모리(112)는 휘발성 메모리(예를 들어, 전원이 나갔을 경우 데이터 손실이 발생)일 수 있고, 코어 어레이(102) 내부의 상기 메모리 셀들과 비교했을 때, 고속의 메모리일 수 있다.
도 1에서 보여지는 바와 같이, 메모리 장치(100)는 코어 어레이(102)로 판독(read)/기입(write)을 지원하는 많은 부가적인 논리적 구성품들을 포함할 수 있다. 특히, 도시된 바와 같이, 메모리 장치(100)는 상태 제어 소자(state control component)(120), 프로그램 전압 생성기(122), 소거 전압 생성기(124), 및 선택 스위치들(126)을 포함한다. 상기 구성소자들은 도 1에서 개별적인 소자들로 도시된다. 상기 구성소자들 중 둘 또는 다수에 의해 실행되는 상기 기능들은 단일 소자에 의해서도 수행될 수 있다는 점을 주지해야 한다.
상태 제어 소자(120)는 제어 신호들의 갯수에 근거하여 메모리 장치(100)의 기능을 지시하는 상태 머신을 구현할 수 있다. 여기서, 상기 신호들은 리셋 라인(132), 기입 허가(write enable:WE) 라인(134), 바이트 라인(136), 칩 동작허가(chip enable:CE) 라인(138), 및 출력허가(output enable:OE) 라인(140)으로 제시된다. 리셋라인(132)은 활성화되었을 때, 메모리 장치(100)의 하드웨어 리셋을 야기시킨다. 기입 허가라인(134)은 데이터를 코어 어레이(102)에 기입할 수 있도록 한다. 바이트 라인(136)은 상기 출력 데이터 버스의 폭을 선택한다. 예를 들어, 바이트 라인(136)은 자신의 상태에 따라 입출력 라인들(116)이 8비트 데이터 버스 또는 16비트 데이터 버스로 동작하도록 할 수 있다. 칩 동작허가 라인(138)은 데이터가 메모리 장치(100)로 판독/기입 가능하도록 한다. 칩 동작허가 라인(138)이 자신의 지정된 비활성 상태(non-active level)에 있을 경우, 메모리 장치(100)의 출력핀들(output pins)은 높은 임피던스(비활성) 상태에 머무를 수 있다. 상기 메모리 장치(100)를 활성화시키기 위해, 칩 동작허가 라인(138)은 자신의 활성 상태 내에서 유지될 수 있다. 출력 허가라인(140)은 코어 어레이(102)로부터 데이터를 판독하고 상기 데이터를 입출력 라인들(116)을 통해 출력 가능하도록 한다.
프로그램 전압 생성기(122) 및 소거 전압 생성기(124)는 코어 어레이(102)로부터/로의 판독, 프로그래밍, 및 소거시 필요한 적절한 전압들을 생성할 수 있다. 예를 들어, 일 실시예에 있어서, 코어 어레이(102)는 코어 어레이(102) 내의 상기 메모리 셀들을 프로그래밍하고 소거하기 위해 상대적으로 높은 전압들을 필요로 할 수 있다. 상기 고전압들은 프로그램 전압 생성기(122) 및 소거 전압 생성기(124)로부터 제공될 수 있다. 선택 스위치들(126)은 코어 어레이(102)에 연결된 선택 트랜지스터들을 포함할 수 있다. 각 선택 스위치는 메모리 셀들의 열(column)과 같은 일련의 메모리 셀들을 제어하기 위해 사용될 수 있다.
도 1에 사용가능/사용중 (ready/busy:RY/BY) 라인(130)이 또한 제시된다. RY/BY 라인(130)은 메모리 장치(100)가 프로그래밍 또는 소거 동작을 수행하는 때를 지시해줄 수 있다. 보다 구체적으로, 상기 'busy' 상태일 때, 사용가능/사용중 라인(130)은 메모리 장치(100)가 현재 프로그래밍 또는 소거 동작을 수행하고 있음을 나타낸다. 상기 'ready' 상태일 때, RY/BY 라인(130)은 메모리 장치(100)가 현재 프로그래밍 또는 소거 동작을 수행하고 있지 않음을 나타낸다.
도 2는 메모리 어레이(210)로 표지된(labeled) 코어 영역(102) 내에 구현된 메모리 셀들의 어레이의 예시적인 일영역을 보여주는 도이다. 상기 어레이는 다수의 실질적으로 동일한 메모리 셀들(201)을 포함한다. 각 메모리 셀(201)은 드레 인(202), 소스(203) 및 적층 게이트(stacked gate) 영역(204)을 포함한다. 드레인(202) 및 소스(203)는 상기 인가된 전압들에 따라 메모리 셀 내부에서 호환되며, 서로에 대해 스위칭(switching)될 수 있다. 도 2에 제시된 메모리 어레이(210)는 워드라인들(WL1 내지 WLN)을 포함하는데, 각 워드 라인은 행(row)의 형태로 정렬된 다수의 메모리 셀들의 상기 게이트 영역(204)과 연결된다. 비트 라인들은 메모리 어레이(210) 내에서 상기 워드 라인들과 직교한다. 상기 비트 라인들은 각각이 하나 또는 다수의 추가적인 비트라인들(215)과 연결된 글로벌 비트라인들(GBLi-1 내지 GBLi+4)을 포함한다. 글로벌 비트라인(GBL)을 통해 추가적인 비트라인들(215) 상에 위치한 전압들은 선택 트랜지스터들(S0 내지 S7)(선택 스위치들이라고도 불리움)을 통해 제어될 수 있다.
도 2에서 보여지듯이, 선택 트랜지스터들(S0 내지 S7)은 자신들의 그룹들(225)을 반복함으로써 배열될 수 있다. 다수의 그룹들 내의 해당 선택 트랜지스터들은 동일 제어 신호에 의해 제어될 수 있다. 예를 들어, 선택 트랜지스터(S0)에 대한 활성화는 SO에 연결된 특정 비트라인을 GBLi, GBLi+2, 및 기타에 인가된 전압들로 연결시킬 수 있다. 만일 선택 트랜지스터(S1) 또한 활성화되었다면, GBLi+1, GBLi+3, 및 기타 라인이 또한 메모리 어레이(210) 내부의 다수의 메모리 셀들의 반대쪽 소스 및 드레인과 연결된다. 워드라인(WL)을 또한 활성화시킴으로써, 각 그룹(225) 내의 하나의 메모리 셀은 자신의 소스, 드레인 및 게이트 단자들 모두를 활성화시켜, 자신의(상기 선택된 메모리 셀: 201) 프로그래밍 또는 판독을 가능하게 할 수 있다. 그룹(225) 내부의 특정 메모리 셀(201)(예를 들어,도 2의 점선 동그라미(dotted circle)안의 메모리 셀)을 선택하는 예로써, 전압이 WL1 상에 위치하고, S0 및 S1이 켜져있고, 전압들이 GBLi,및 GBLi+1 상에 위치한다고 가정한다. 여기서, 상기 셀은 자신의 게이트, 소스 및 드레인에 인가된 전압들을 가지고, 프로그래밍 되거나 판독될 수 있다. 다른 그룹들(225) 내의 다른 메모리 셀들(201)이 동일 WL 및 선택 트랜지스터들의 활성화에 따라서 동시에 선택될 수 있다.
비록 6개의 글로벌 비트라인들 및 4개의 워드 라인들이 도 2에 제시되었지만, 당업자들이라면 일반적인 메모리 셀 구조가 하나의 어레이 내부의 다수의 셀들을 포함한다는 것을 인지할 것이다. 예를 들어, 일 실시예에 있어서, 코어 어레이(102)는 각각이 2048 비트라인들과 256 워드라인들을 포함하는 다수의 메모리 셀 어레이들을 포함할 수 있다. 상기 2048 비트라인들은 선택 트랜지스터들의 8개의 256 메모리 셀 그룹들(256)에 대응한다.
비록 코어 영역(102) 내의 상기 메모리 셀들(201)이 NOR 메모리 셀들로 구성되지만, 일부의 실시예들에 있어서, 메모리 장치(100)의 주변 영역들 내부의 회로는 NAND 타입 플래쉬 메모리들에 의해 정상적으로 제공되는 외부 인터페이스를 모방하는 외부 인터페이스를 제공할 수 있다. 이러한 상황에서, 사용자/회로 설계자의 관점에서 보면, 코어 영역(102)이 NOR 타입 플래쉬 메모리로 사용되었을지라도, 메모리 장치(100)는 효과적으로 NAND 타입 플래시 메모리 장치로 간주될 수 있다.
도 3은 메모리 셀들(201) 중 예시적인 한 셀의 단면을 세부적으로 보여주는 도이다. 메모리 셀(201)은 기판(310) 상에 형성될 수 있고, 드레인(202), 소스(203), 및 적층 게이트(204)를 포함한다. 기판(310)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질로 형성될 수 있다. 드레인 및 소스 영역들(202, 203)은 인(phosphorous) 또는 비소와 같은 n-타입 불순물들로 도포되는 영역들일 수 있다. 전술한 바와 같이, 드레인 및 소스 영역들(202. 203)의 기능들은 인가된 전압 값들에 따라 역으로 될 수 있다.
도 3에 도시된 바와 같이, 적층 게이트(204)는 채널 영역(315) 상에 형성된다. 적층 게이트(204)는 상대적으로 얇은 게이트 유전층(320), 전하 저장층(322), 제 2 유전층(324), 및 컨트롤 게이트(328)를 포함하는 다수의 층들을 포함한다. 유전층(320)은 실리콘 산화물(예를 들어, SiO2)과 같은 산화물을 포함할 수 있다.
전하 저장층(322)은 게이트 유전층(320) 상에 형성될 수 있고, 질화물(예를 들어,실리콘 질화물)과 같은 유전물질을 포함할 수 있다. 층(322)은 메모리 셀(201)을 위한 전하 저장층 역할을 한다.
전하 저장층(322)은 정보의 하나 또는 다수 비트들을 저장하기 위해 사용될 수 있다. 실시예에 있어서, 전하 저장층(322)은 상기 제 1 및 2 전하들을 자신의 좌우측에 각각 위치시킴으로써 데이터의 두개의 개별적인 비트들을 나타내는 전하들을 저장할 수 있다. 상기 메모리 셀(210)의 두개의 전하들 각각은 예를 들어 채널 핫 전자 주입법(channel hot electron injection)에 의해 독립적으로 프로그램 되어, 전하 저장층(322)의 각 측에 저장될 수 있다. 그 결과, 메모리 셀의 밀도는 셀당 데이터의 일 비트(one bit)만을 저장하는 메모리 장치들과 비교했을 때 증가할 수 있다. 소거 과정 동안, 전하 저장층(322) 내에 저장된 상기 전하들은 상기 전하 저장층(322)의 각 영역 내부로 주입된 상기 핫 홀(hot hole)에 의해 중립화되거나, 바닥 산화물층(20)을 통해 상기 소스 영역(203) 및 드레인 영역(202)으로 각각 터널링될 수 있다(tunnel). 이런 식으로, 복수의 메모리 셀들(201)의 어레이 밀도는 셀 당 오직 일 비트의 데이터만을 나타내는 전하를 저장하는 종래의 메모리 장치들과 비교했을 때 증가할 수 있다. 대체적인 실시예들로써, 전하 저장층(322)은 자신의 각 측면 상에 위치한 전하들의 양을 추가적으로 세밀히 구별함으로써(refining), 각 메모리 셀(201)에 대해 세 개 또는 그 이상의 비트를 지닌 데이터를 나타내는 전하들을 저장할 수 있다.
제 2 유전층(324)은 전하 저장층(322) 상에 형성될 수 있고, 제 1 실리콘 산화물층(325) 및 제 2 high-K 층(326)(이하, '높은 유전상수층')과 같은 다층 구조를 포함할 수 있다. 높은 유전상수층(326)은 예를 들어 Al2O3와 같은 알류미늄을 포함할 수 있다. 유전층들(325, 326)은 연동하여 메모리 셀들(201)에 대한 하나의 게이트간(inter-gate) 유전층으로 작용할 수 있다. 대체적인 실시예들로써, 유전층(324)은 실리콘 산화물이나 알류미늄 산화물과 같은 단일층을 포함할 수 있다.
컨트롤 게이트(328)는 제 2 유전층(324) 상부에 형성될 수 있다. 컨트롤 게이트(328)는 예를 들어 폴리실리콘으로 형성될 수 있고, 메모리 셀(201)의 상기 워 드라인에 연결될 수 있다.
동작시, 메모리 장치(100)의 코어 영역(102)은 전자들을 전하 저장층(322) 내부로 주입하는 채널 핫 전자 주입공정에 의해 프로그래밍될 수 있다. 상기 주입된 전자들은 소거 공정이 수행될 때까지 전하 저장층(322) 내부에서 트랩된다(trapped).
코어 어레이(102) 내부의 메모리 셀들(102)은 상대적으로 높은 전압(예를 들어, 10 볼트)을 상기 워드라인들(WL) 중 하나(예를 들어, WL1)로 인가함으로써 프로그래밍될 수 있다. 그 결과, 상기 전압을 WL1에 결합된 상기 메모리 셀들의 컨트롤 게이트들(328)로 효과적으로 인가하게 된다. 동시에, 전압이 그룹(225) 안에서 상기 메모리 셀들 중 하나의 메모리 셀의 드레인(202) 및 소스(203)를 가로질러 인가될 수 있다. 예를 들어, 대략 5볼트가 GBLi에 인가되고, GBLi+1은 접지될 수 있다. 또한, 선택 트랜지스터들(S0, S1)은 적당한 전압을 S1으로 인가함으로써 턴온(turn-on)될 수 있다. 상기 전압들은 상기 소스에서 상기 드레인으로 상기 채널의 길이를 따라 상기 활성화된 메모리 셀(들)(예를 들어, 도 2의 원형으로 표시된 메모리 셀) 내에서 수직전계 및 측전계를 (vertical and lateral electric field) 발생시킨다. 이러한 전계들은 전자들이 상기 소스로부터 떨어져나와(drawn off) 상기 드레인을 향해 가속될 수 있도록 한다. 상기 전자들은 상기 채널의 길이를 따라 움직임에 따라 에너지를 얻는다. 만일, 상기 전자들 중 일부가 충분한 에너지를 얻으면, 그것들은 상기 유전층(320) 전위 장벽(potential barrier) 상부로 점프해서 전하 저장층(322)의 일측으로 향하게 되고, 트랩된다. 상기 트랩된 전자들은 임계전압(Vt)과 같은, 메모리 셀(201)의 전기적 특성들을 변화시킨다. 판독 동작시, 상기 소스 및 드레인 단자들은 호환된다. 예를 들어, 상기 해당 판독 기능은 대략 3볼트의 전압을 WL1로 인가하고, GBLi를 접지시키고, 대략 1.5볼트의 전압을 GBLi+1로 인가함으로써 수행될 수 있다. 메모리 셀(201)의 상기 임계 전압(Vt)은 상기 메모리 셀(201)의 채널영역(315)을 통해 드레인(202)에서 소스(203)로 흐르는 전류의 양에 영향을 줄 수 있고, 상기 코어 셀의 상태가 높은 임계 전압(Vt)으로부터 야기되는 낮은 전류를 갖는 프로그램된 상태(programmed state)인지, 또는 낮은 임계 전압(Vt)으로부터 야기되는 높은 전류를 갖는 소거된 상태(erased state)인지를 나타낼 수 있다.
두 개의 비트가 전하 저장층(322) 내부에 저장될 때, 상기 소스 및 드레인 단자들이 양 방향에서 반대로 된다(reverse)라는 사실을 제외하고는, 상기 제 2비트는 상기 제 1비트와 비슷한 방법으로 프로그램된다. 도 4는 도 3에 제시된 예시적인 이중 비트 메모리 셀의 단면을 보여주는 도이다. 부가적으로, 도 4는 메모리 셀(201)이 두 개의 독립적인 비트들을 나타내는 전하들을 저장하기 위해 사용될 때 판독 및 프로그래밍 방향들을 보여준다.도 4에 나타난 화살표들은 전류 흐름 방향을 그래픽적으로 보여준다. 상기 전류 흐름 방향이 네거티브 전하들의 경우 역으로 될 수 있다는 사실을 주지해야 한다.
메모리 셀(201)은 전하 저장층(322) 안에서 두 개의 개별적인 전하 저장영역 들(432, 434)을 포함한다. 각 저장영역(432, 434)은 하나의 비트를 정의할 수 있다. 본 발명의 원칙들과 부합하는 한 실시예에 있어서, 전하 저장영역들(432, 434) 중 하나에 대한 프로그래밍은 핫 전자 주입(채널 핫 전자(CHE) 주입이라고도 불림)을 포함할 수 있다. 하지만, 사용되는 특정한 메모리 장치의 변동들(variations)을 수용하기 위해서, 상기 프로그래밍 기술들이 수정될 수도 있음을 주지해야 한다. 핫 전자 주입법을 사용하여, 전하 저장영역(432)은 선택된 전압을 영역(203)(상기 드레인으로 작용함)으로 인가함으로써 프로그램될 수 있다. 게다가, 선택된 전압은 상기 게이트 영역(204)로 인가될 수 있다. 영역(202)은, 전하 저장영역(432)의 CHE 프로그래밍을 위한 소스(예를 들어, 전자들의 소스)로서 작용한다. 한 실시예에 있어서, 영역(202)은 접지되거나 플로팅될 수 있다.
주지된 바와 같이, 게이트 영역(204), 소스(202) 및 드레인(203)으로 인가된 전압들은 유전층(320) 및 전하 저장층(322)을 통해 수직 전계(vertical electric field)를 생성하고, 소스에서 드레인으로 채널(315)의 길이를 따라 측전계(lateral electric field)를 생성한다. 주어진 임계 전압에서, 전자들이 소스로부터 떨어져 나와(drawn off) 드레인을 향해 가속화될 수 있도록, 채널(315)은 반전될 것이다. 전자들은 상기 채널(315)의 길이를 따라 움직이면서 에너지를 얻게 되고 충분한 에너지를 얻자마자, 상기 전자들의 일부는 유전층(320)의 전위 장벽(potential barrier) 상부로 점프하여, 전자들이 트랩되어 있는 전하 저장층(322)으로 향한다. 전자들이 상기 전위 장벽을 뛰어넘을 수 있는 확률은, 영역(203)(드레인으로 작동함)에 인접한 전하 저장영역(432)의 영역에서 최대가 되는 데, 그 영역 내에서 상기 전자들은 최대 에너지를 얻는다. 이러한 가속화된 전자들은 핫 전자들로 불리우며, 일단 전하 저장층(322) 내부로 주입되면 상기 전하 저장층(322) 내부의 전하 저장부(432) 안에서 머무르게 될 것이다. 상기 트랩된 전자들은 상기 층의 낮은 전도도와 내부의 낮은 측전계 때문에 전하 저장층(322)을 통해 확산되지 않는 경향이 있다. 따라서, 상기 트랩된 전하(trapped charge)는, 인접한 드레인 영역에 가까운 지정된 전하 저장 영역 내에서 국소적으로(localized) 잔존한다. 판독 동작시에, 전자들은 도 4에서 보여진 바와 같이, 대략 반대 방향으로 이동한다.
상기 제 1 전하 저장영역(432)을 프로그래밍하는 전술된 기술은 상기 영역들(202, 203: 예를 들어, 상기 드레인 및 소스)의 기능들을 반대로 함으로써(reverse) 제2 전하 저장영역(434)을 프로그래밍하기 위해 또한 사용될 수 있다.
도 5는 전하 저장영역들(432, 434)이 다양한 각각의 데이터 상태들에 놓여 있을 경우, 상기 메모리 셀(201)의 상기 데이터 상태 행동(data state behavior)을 나타내는, 메모리 셀들(201)에 대한 상대적인 프로그램 레벨 임계 전압(Vt) 분포들(500)을 보여주는 분포도(population plot)이다. 본 실시예에 있어서, Vt는 전하 저장영역(432)에 대하여 측정되거나 판독될 수 있다. 제 1 분포(502)는 두 개의 전하 저장영역들(432, 434)이 소거된 상태 또는 프로그램되지 않은 (non-programmed) 상태에 해당하는 각각의 전하량들을 저장할 때, 상기 메모리 셀(201)에 대한 로그 임계 전압 분포를 나타낸다. 즉, 상기 전하 저장영역들(432, 434) 중 하나가 판독되고, 둘 다(432, 434)가 프로그램되지 않은(non-programmed) 상태 또는 '1' 논리 적 상태에 있을 경우, 메모리 셀(201)의 상기 임계 전압은 상기 제 1 분포(502) 안에서 강하되어야 한다. 상기 데이터 저장 조건에 대한 해당 이진 데이터 값들을 사용하여, 상기 제 1 분포(502)는 '11' 상태로 언급될 수 있는데, 여기서 상기 '11' 중 첫 번째 '1'은 판독중인 (또는 판독된 비트:'read bit') 전하 저장영역(432 또는 434)에 해당하고, 두 번째 '1'은 상기 전하 저장영역들 중 나머지 한 영역(432 또는 434)(또는 미판독 비트:'unread bit')에 해당한다. 상기 제 1 분포(502)의 최대값은 메모리 셀(201)의 소거 또는 블랭크 임계 전압(Vtblank)을 나타낸다.
제 2 분포(504)는 두 개의 전하 저장영역들(432, 434)이 프로그램된 상태에 해당하는 각 전하량을 저장할 경우, 메모리 셀(201)에 대한 로그 임계전압 분포를 나타낸다. 즉, 상기 전하 저장영역들(432, 434) 중 하나가 판독되고, 둘 다(432, 434)가 프로그램된(programmed) 상태에 있을 경우, 메모리 셀(201)의 상기 임계 전압은 상기 제 2 분포(504) 안에서 강하되어야 한다. 상기 데이터 저장 조건에 대한 해당 이진 데이터 값을 사용하여, 상기 제 2 분포(504)는 '00' 상태로 언급될 수 있는데, 여기서 상기 '00' 중 첫 번째 '0'은 판독된 비트에 해당하고, 상기 '00' 중 두 번째 '0'은 미판독 비트에 해당한다. 상기 제 2 분포(504)의 최대값은 메모리 셀(201)의 프로그램된(programmed) 임계 전압(Vtprog)을 나타낸다.
상기 전하 저장영역들(432, 434) 중 판독된 영역은, 프로그램되지 않은(non-programmed) 상태에 해당하는 전하를 저장하고, 미판독된 영역은 프로그램된(programmed) 상태에 해당하는 전하를 저장할 경우, 제 3 분포(506)는 메모리 셀(201)에 대한 로그 임계전압 분포를 나타낸다. 데이터 저장 조건에 대한 해당 이진 데이터 값과, 상술한 제 1 및 2 자리로 명명하는 규약(first and second digit naming convention)을 사용하여, 상기 제 3 분포(506)는 '10' 상태로 언급될 수 있다. 미판독 비트에 의해 저장된 전하가 메모리 셀(201)의 임계전압을 소거된 상태 분포(502) 위로 약간 상승시키는 효과를 지니고 있기 때문에, 상기 '10' 상태는, 상보 비트 교란(complementary bit disturb : CBD) 상태로도 언급될 수 있다.
상기 전하 저장영역들(432, 434) 중 판독된 영역은 프로그램된(programed) 상태에 해당하는 전하를 저장하고, 미판독된 영역은 프로그램되지 않은(non-programmed) 상태에 해당하는 전하를 저장할 경우, 제 4 분포(508)는 메모리 셀(201)에 대한 로그 임계전압 분포를 나타낸다. 상기 데이터 저장 조건에 대한 해당 이진 데이터 값과, 상술한 제 1 및 2 자리로 명명하는 규약을 사용하여, 상기 제 4 분포(508)는 '01' 상태로 언급될 수 있다. 이러한 상태에서, 상기 전하 저장영역들(432, 434)에 의해 저장된 서로 다른 전하량들이 메모리 셀(201)의 임계전압을 프로그램된 상태 분포(504) 아래로 약간 하강시키는 효과를 지닌다. 전술한 바와 같이, 본 발명의 원칙들에 부합하여, 행(row) 형태로 배열된 다수의 메모리 셀들(201)(예를 들어, 공통 워드라인을 갖는 상기 메모리 셀들(201))은, 서로 다른 그룹들(225) 안에서 하나의 워드라인과 쌍으로 된 선택 트랜지스터들(S0 내지 S7)을 활성화시킴으로써, 동시에 또는 병렬로 프로그램될 수 잇다. 게다가, 프로그래밍 될 각 비트라인은 프로그램 전압 생성기(122)로부터 고정된 프로그래밍 전류를 인출(draw)할 수 있다.
전술한 바와 같이, 다수 비트 메모리 셀들 내에서 전하 저장영역들에 대한 프로그래밍 속도는 상기 셀 내부의 나머지 전하 저장영역의 프로그램 상태에 의존할 수 있다. 예를 들어, 상기 영역(432)이 먼저 프로그래밍되고, 이후 드레인(202), 컨트롤 게이트(204), 및 접지 소스(203)에 고전압을 인가함으로써 영역(434)를 프로그래밍할 경우, 전자들은 필요한 에너지를 얻어서 소위 '소스측 주입 메커니즘'으로 인하여 훨씬 더 빨리 장벽(320) 상부로 점프할 수 있다. 따라서, 전하 저장영역(432)이 먼저 프로그램되지 않는 경우보다, 전하 저장영역(434)은 보다 빨리 프로그램될 수 있다.
메모리 장치 프로그래밍 (MEMORY DEVICE PROGRAMMING)
종래의 이중 비트 메모리 셀들에 있어서, 각 비트를 프로그램하는데 걸리는 시간은 적어도 부분적으로는, 셀 내부의 다른 비트의 전하 상태에 의존한다. 예를 들어, 만일 전하 저장영역(432)은 프로그램될 영역(예를 들어, '0' 논리 상태로의 진입)이고, 전하 저장영역(434)이 먼저 프로그램되지 않았다면 (예를 들어,'1' 논리 상태에 머무름), 전하 저장영역(432)이 검증된 프로그램 상태에 도달하기 위해서는, 다수의(예를 들어, 4개까지) 프로그램 펄스가 필요할 것이다.
보다 구체적으로, 일반적인 동작에 있어서, 전하 저장영역(432)에 대한 프로그래밍은, 워드라인 전압들을 컨트롤 게이트(204) 상에서 유지시키는 반면에, 소스(202)를 접지시킴으로써 수행될 수 있다. 프로그래밍 전압들은 일정 주기(예를 들어, 300ns)를 갖는 펄스로써, 드레인(203)에 인가될 수 있다. 상기 펄스 과정 이후, 상기 드레인 전압은 제거될 수 있다. 이 때, 프로그램된 비트는 상기 비트가 프로그래밍 되었는지의 여부를 판단하기 위한 프로그래밍 검증 절차를 거치게 된다. 일반적인 동작시, 상기 비트는 하나의 펄스가 인가되었다고 해서 프로그램되지는 않는다. 이 경우, 워드라인이 고전압으로 된 후에 제 2 드레인 펄스가 인가되고, 상기 셀은 셀이 프로그램되었는지의 여부를 재판단하기 위한 후속 검증 공정을 거치게 된다. 이는 상기 비트가 검증(verification) 공정을 거칠때까지 계속되는데, 이는 일반적으로 약 4개의 펄스들을 필요로 한다. 그러나, 프로그래밍은 4개 미만 또는 그 이상의 펄스들을 취할 수도 있고, 이는 각각의 검증 공정의 결과에 근거한다는 사실을 주지해야 한다.
상술된 사항을 기초로, 전하 저장영역(432)은 프로그램될 영역이고 전하 저장영역(434)이 미리 프로그램되었을 경우, 전하 저장영역(432)은 보다 적은 갯수의 드레인 전압 펄스들의 인가에 의해서 프로그래밍 및 검증될 수 있음을 주지해야 한다. 이는, 전하 저장영역(434)에 대해서 앞서 수행되는 프로그래밍 동안에, 전하 저장영역(432) 역시, 상술한 상보 비트 교란(CBD:complementary bit disturb) 효과로 인하여 자신의 임계 전압 내에서 상당히 상승을 했기 때문이다. 실제로, 이전의(prior) 상보 비트(complementary bit)를 프로그램할 때, 검증 절차를 통과하는데 있어서 종종 단일 프로그램 펄스이면 충분하다는 사실이 밝혀졌다.
본 특성의 장점을 부각시키기 위해, 본 발명의 원칙들과 부합하여, 장치(100) 내의 선택된 메모리 셀들(201)은 전하 저장영역들(432,434) 중 지정된 하나의 영역을 프로그램된 상태로 위치시키기 위해 프리컨디셔닝될 수 있다. 프리컨디셔닝 이후, 상기 잔존하는 전하 저장영역(432 또는 434)은 상기 셀(201)에 대한 메모리 소자를 형성할 수 있다.
도 6은 어레이(210) 내부의 메모리 셀들(201)의 그룹 또는 블록(610)의 일부를 보여주는 도인데, 여기서 셀들(201)은 간단하게 기술된 상기의 방법으로 프리컨디셔닝된다. 도시된 바와 같이, 각 메모리 셀(201)의 하나의 지정된 전하 저장부는 자신을 프로그램된 상태로 위치시키기 위해 프리컨디셔닝되거나 프로그램될 수 있다. 그와 같은 프리컨디셔닝된 메모리 셀은 도 7의 상세 단면도에 추가 도시된다. 도 7에 보여지듯이, 전하 저장부(432)는 프로그래밍 동작 이전에, 프리컨디셔닝되고 프로그램된 상태로 위치된다. 이런 방법으로, 전하 저장부(434)는 상기 셀(201)의 메모리부로 사용될 수 있다. 상술한 바와 같이, 전하 저장부(432)의 프리컨디셔닝은 잔존하는 전하 저장부(434)를 프로그래밍하는데 필요한 시간을 현저하게 감소시킨다.
도 8 및 9는 메모리 장치(100)와 같은 메모리 장치에 대한 예시적인 프로그램 동작을 보여주는 흐름도들이다. 보다 구체적으로, 도 8은 프리컨디셔닝 공정에 관한 것이고, 도 9는 상기 프리컨디셔닝된 셀들에 대한 이후 프로그램 동작에 관한 것이다. 도 8을 참조하면, 메모리 셀들(201) 중 하나의 메모리 셀 또는 그룹은 초기에 고속 메모리 셀들로 지정될 수 있다(802). 한 실시예에 있어서, 메모리 장치(100) 내부의 메모리 셀들(201)은 소정의 그룹들 또는 '블록들' (예를 들어, 도 6의 블록 610)로 구성(configured)되거나 구분(identified)될 수 있다. 일 실시예에 있어서, 코어 어레이(102)는 512 메가비트 내지 8 기가비트의 밀도를 지닐 수 있다. 게다가, 코어 어레이(102)는 추가적으로 작은 크기의 블록들(예를 들어, 128 킬로비트 블록들)내지 보다 큰 128 메가비트 블록들로 분해될 수 있다. 따라서, 1 기가비트 어레이(102)는 8개의 128 메가비트 블록들, 또는 1024개의 128 킬로비트 블록들을 포함할 수 있다. 그룹들 또는 셀들을 블록들로 정의함으로써, 상기 블록 내의 각 메모리 셀의 프로그램 모드(예를 들어, 정상 프로그램 모드, 또는 고속 프로그램 모드)와 관한 지시(indication)는, 상기 블록에 관계된 상태 비트 또는 지시비트(indication bit)로써 저장될 수 있다. 이런 방법으로, 메모리 셀들의 하나의 고속 블록에 대한 프로그래밍은, 상기 관계된 상태비트 또는 지시비트의 논리값을 판독함으로써 트리거될 수 있다. 한 실시예에 있어서, 상기 상태 비트는, 코어 어레이(102)와 관계된 소위 '여분 영역(spare area)' 에서, 코어 어레이(102) 외부의 NOR-타입 플래쉬 메모리 셀 내에서 유지될 수 있다. 게다가, 어레이(102) 내의 블록에 대한 상기 상태비트들은, 어레이 내부의 고속모드 및 정상모드 블록들의 갯수를 결정하기 위해서 사용자들에 의해 모니터링될 수 있으며, 따라서 총 이용가능한 프로그램 밀도를 나타낼 수 있다. 상기 고속 메모리 셀들을 정상 프로그램 모드로 되돌리자마자, 상기 관계된 상태 비트는 리셋될 수 있다.
본 발명의 원칙들과 부합하는 일 실시예에 있어서, 메모리 셀들의 고속 메모리 셀들로의 지정은 장치 제조 또는 어셈블리 상에서 행해질 수 있다. 다른 실시예에 있어서, 그와 같은 지정은 메모리 장치 제조 이후의 최종 사용자(end user) 또는 장치 제작자에 의해 행해질 수 있다.
일단 메모리 셀들(201)의 하나 또는 다수의 블록들이 고속으로 지정이 되면, 상기 지정된 블록들 내의 각 메모리 셀이 프리컨디셔닝되어, 각 메모리 셀(201)의 전하 저장영역들 중 하나(예를 들어, 영역 432)를 프로그램된 상태 (예를 들어, '0')로 위치시킬 수 있다 (804). 결과적으로, 메모리 셀을 고속 메모리 셀로 지정 한 후에, 나머지 다른 비트(예를 들어, 상기 프리컨디셔닝된 전하 저장영역(432))가 상기 프로그램되지 않은 전하 저장영역의 속도를 4펄스에서 1펄스로 가속화하기 위해 필요한 프로그램된 상태를 유지시키는 동안, 오직 하나의 비트(예를 들어, 상기 프로그램되지 않은 전하 저장영역(434))만이 데이터 저장을 위해 사용자들에게 이용가능하다.
일단 프리컨디셔닝이 이루어지면, 상기 프리컨디셔닝이 상기 원하는 비트를 프로그램된 상태로 위치시키기에 충분했는지의 여부가 결정된다(806). 만일 충분하지 않았다면, 상기 과정은 부가적인 프리컨디셔닝 펄스의 인가를 위한 단계(804)로 되돌아간다. 그러나, 상기 지정된 비트가 프리컨디셔닝되었다고 검증되면, 상기 지정된 블록(들)과 관계된 상태 비트가 설정될 수 있는바(808), 이는 상기 블록들이 고속 블록들임을 나타낸다. 지정된 비트 위치들에 대한 프리컨디셔닝은 도 5의 분포 506에 의해 도시될 수 있다.
도 9를 살펴보면, 프로그램 명령이 상기 프리컨디셔닝된 메모리 셀들의 하나 또는 다수에 대해 수신될 수 있다(902). 다음으로, 게이트 전압 및 적합한 프로그래밍 펄스가 게이트(204) 및 드레인(202)으로 각각 인가되어, 상기 셀의 임계 전압을 기준 임계전압 이상으로 올리기에 충분할 정도로 전자들을 유효 전하 저장영역(예를 들어, 전하 저장영역(434))으로 주입할 수 있다 (904). 그리고 나서, 상기 메모리 셀 또는 셀들은 자신(들)과 관계된 상기 비트라인(들) 상의 전류를 Y-디코 더/감지증폭기 회로(108)에 의해 감지함으로써, 프로그램 검증될 수 있다(906). 만일, 상기 메모리 셀 또는 셀들이 프로그램 검증공정을 통과하면, 상기 동작은 종결되지만, 그렇지 않을 경우에는 상기 동작이 추가적인 프로그래밍 펄스의 인가를 위한 단계(904)로 되돌아간다.
고속 메모리 셀 블록과 관계된 상기 상태 비트는, 블록(610) 내의 상기 셀들의 고속성을 나타내기 때문에, 코어 어레이(102) 내의 임의의 블록 또는 임의 갯수의 블록들이 고속 블록들로 지정될 수 있다. 프로그래밍이 일어나는 동안, 각 고속 블록에 대해서, 상기 제 1 비트 또는 전하 저장영역이 계속적으로 프로그램된 상태 또는 '0' 상태에서 유지되어, 상술한 프로그래밍 속도에 대한 장점들을 제공한다. 소거 동작동안, 상기 블록 내부의 모든 비트들은 그들의 상태에 관계없이 소거된다.
도 10은 그룹 또는 메모리 셀들을 정상 모드 메모리 셀들로 지정하기 위한 동작의 일례을 보여주는 흐름도이다. 초기에, 메모리 셀들의 하나 또는 다수의 블록들이 정상 모드 메모리 셀들로 지정될 수 있다(1002). 일단 메모리 셀들(201)의 하나 또는 다수의 블록들이 '정상'이라고 지정되면, 상기 지정된 블록들 내부의 각 메모리 셀은 완전히 소거되어 각 메모리 셀(201)의 상기 전하 저장영역들(432, 434) 각각을 소거된 상태(예를 들어, '1')로 위치시킬 수 있다(1004).
일단 소거가 되면, 상기 소거 공정이 상기 원하는 비트를 소거된 상태로 위치키시기에 충분했는지가 검증된다(1006). 만일 충분하지 않았다면, 상기 공정은 추가적인 소거 전압 또는 펄스의 인가를 위한 단계(1004)로 되돌아간다. 그러나, 만일 셀들의 상기 지정된 블록이 소거되었다고 검증되면, 상기 지정된 블록(들)과 연관된 상기 상태비트가 리셋되어 상기 블록들이 정상 모드 블록들임을 지시할 수 있다(1008). 상기 지정된 셀들에 대한 소거는 도 5의 분포(502)에 의해 나타날 수 있다.
메모리 셀들 또는 메모리 셀들의 블록들을 정상모드 또는 고속 메모리 셀들로 지정 가능하게 함으로써, 사용자들은 코어 어레이(102) 내의 메모리 셀들의 임의의 부분을 고속 메모리로 사용하고, 지정된 셀들의 갯수를 애플리케이션의 특정 요건들에 기초하여 고속 메모리 셀들로 조정할 수 있다. 게다가, 상술한 바와 같이, 이전에 지정된 고속 메모리 셀들은 정상 모드 메모리 셀들로 전환될 수 있고, 사용자의 자유재량으로 그 반대의 경우도 성립할 수 있다. 게다가, 일단 고속 블록들로 지정이 되면, 상기 블록들 내의 메모리 셀들은 종래의 정상 모드 또는 표준 (non-high speed) 블록들과 유사한 방법으로 판독되어, 정상 모드 메모리 셀들로부터 고속 메모리 셀들로 또는 그 반대의 경우에도 데이터 전달이 충분히 이루어지게 할 수 있음을 주지해야 한다.
이와 같은 방법으로, 고속 메모리 셀들의 용량은 초기 프로그래밍 이후, 데이터를 상기 고속 셀들로부터 정상 모드 셀들로 기입함으로써 최대화될 수 있다. 예를 들어, 디지털 이미지들을 캡처할 때처럼 초기에 신속한 프로그래밍이 요구될 경우, 고속 메모리 셀들이 활용될 수 있다. 하지만, 초기 캡처 이후, 상기 디지털 이미지들은 고속 셀들로부터 정상 모드 셀들로 전송될 수 있는바, 이 동작은 백그라운드(사용자들에게는 보이지 않는)에서 수행될 수 있다. 따라서, 사용자들에게는 고속의 장점을 제공하고, 이후의 이미지 캡처 과정 동안에 고속 셀들이 다시 사용될 수 있도록 상기 고속 셀들은 보존(conservation)될 수 있다. 이러한 유형의 전송은 '카피백(copyback)' 전송이라고 지칭될 수 있다.
비록, 상술한 내용은, 상이한 두개의 데이터 비트들을 저장할 수 있는 이중 비트 메모리 셀들에 관한 것이지만, 본 발명은 둘 이상의 메모리 셀들을 저장할 수 있는 메모리 셀들의 프로그래밍 속도 향상을 위해 적용될 수 있다.
결론
상술한 바와 같이, 고속 메모리 셀 지정과 같은 다수의 프로그래밍 기술들은 NOR-기반의 메모리 장치의 프로그래밍 속도를 실질적으로 증가시킨다. 이와같은 메모리 장치는 NOR-기반의 메모리 장치들의 코드 품질 성능을 계속해서 보여주고, 추가적으로 종래의 NAND-기반의 플래쉬 메모리 장치들과 견줄만하거나 초과하는 프로그래밍 속도와 전력 성능을 보여준다.
본 발명의 실시예들에 대한 전술한 기술은 도시 및 상세설명을 제공하지만, 완전하다고 의도된 것은 아니며, 또한 본 발명을 상술한 특정 형식으로 한정시키지 않는다. 수정 및 변경이 상술한 교습(teaching)의 관점에서 가능하고, 본 발명의 실시로부터 획득될 수 있다.
게다가, 일련의 단계들이 도 6과 관련하여 기술되는 동안, 상기 단계들의 순서는 본 발명과 부합된 다른 실시예들에 있어서 변경될 수 있다. 게다가, 비의존적 (non-dependent) 단계들은 병렬로 구현될 수 있다.
결정적이거나 필수적이라고 본 명세서에 명백하게 기재되어 있지 않는한, 본 명세서에서 사용된 임의의 소자, 단계 또는 지시사항은, 본 발명에 결정적이거나 필수적이라고 해석되어서는 아니된다. 또한, 여기서 사용된 것처럼, 관사'a'는 하나 또는 다수의 항목들을 포함하도록 의도된다. 오직 하나의 항목만이 의도되는 곳에, 'one'이라는 용어 또는 비슷한 언어가 사용된다. 게다가, 'based on'이라는 절은 명백히 진술되지 않는한, '근간의(based), 적어도 부분 내에서(at least in part), 상부(on)'를 의미하도록 의도된다.

Claims (11)

  1. 메모리 셀들(201)의 어레이(102)를 포함하는 비휘발성 메모리 장치(100)를 프로그래밍하는 방법으로서, 각 메모리 셀(201)은 적어도 두 개의 독립적인 전하들을 저장하기 위한 적어도 두 개의 전하 저장영역들(432, 433)을 갖는 전하 저장부(322)를 포함하며, 상기 프로그래밍하는 방법은,
    다수의 메모리 셀들(201)을 고속 메모리 셀들로 지정하는 단계(802); 및
    적어도 두 개의 상기 전하 저장영역들 중 제 1 전하 저장영역을 프로그램된 상태로 위치시키기 위하여, 상기 고속 메모리 셀들을 프리컨디셔닝(pre-conditioning) 하는 단계(804)
    를 포함하는 비휘발성 메모리 장치를 프로그래밍하는 방법.
  2. 제 1 항에 있어서,
    상기 고속 메모리 셀들과 관계된 상태 비트를 설정하는 단계(808)
    를 더 포함하는 비휘발성 메모리 장치를 프로그래밍하는 방법.
  3. 제 1 항에 있어서,
    상기 고속 메모리 셀들을 프로그래밍하기 위한 프로그램 명령어를 수신하는 단계(902); 및
    적어도 두 개의 상기 전하 저장영역들 중 제 2 전하 저장영역을 프로그램된 상태로 위치시키기 위하여, 상기 고속 메모리 셀들을 프로그래밍하는 단계(904)
    를 더 포함하는 비휘발성 메모리 장치를 프로그래밍하는 방법.
  4. 제 3 항에 있어서,
    상기 고속 메모리 셀들을 프로그래밍하는 상기 단계는,
    프로그램 펄스를 상기 고속 메모리 셀들로 인가하는 것(904)을 더 포함하는 비휘발성 메모리 장치를 프로그래밍하는 방법.
  5. 제 4 항에 있어서,
    상기 고속 메모리 셀들이 프로그래밍되었음을 검증하는 단계(906)
    를 더 포함하는 비휘발성 메모리 장치를 프로그래밍하는 방법.
  6. 제 1 항에 있어서,
    상기 고속 메모리 셀들을 정상 모드 메모리 셀들로 지정하는 단계(1002);
    상기 고속 메모리 셀들 각각에 대한 적어도 두 개의 상기 전하 저장영역들 중 상기 제 1 전하 저장영역을 프로그램되지 않은 상태로 위치시키기 위하여, 상기 고속 메모리 셀들을 소거하는 단계(1004); 및
    상기 고속 메모리 셀들과 관계된 상태 비트를 리셋하는 단계
    를 더 포함하는 비휘발성 메모리 장치를 프로그래밍하는 방법.
  7. 제 1 항에 있어서,
    상기 메모리 셀들은, 다수개의 128-메가비트 메모리 셀 블록들을 포함하며;
    적어도 하나의 메모리 셀 블록을 고속 메모리 셀 블록으로 지정하는 단계(802); 및
    적어도 하나의 상기 고속 메모리 셀 블록의 각각의 메모리 셀에 대한 적어도 두 개의 상기 전하 저장영역들 중 제 1 전하 저장영역을 프로그램된 상태로 위치시키기 위하여, 적어도 하나의 상기 고속 메모리 셀 블록을 프리컨디셔닝(pre-conditioning) 하는 단계(804)
    를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치를 프로그래밍하는 방법.
  8. 비휘발성 메모리 셀들(201)의 어레이(102)를 포함하는 메모리 장치(100)를 프로그래밍하는 방법으로서, 각 메모리 셀(201)은 두 개의 독립적인 전하들을 저장하기 위한 두 개의 전하 저장영역들(432, 433)을 갖는 전하 저장부(322)를 포함하며, 상기 프로그래밍하는 방법은,
    비휘발성 이중 비트 메모리 셀들(201)의 어레이(102)를 하나 이상의 메모리 셀 블록들로 구성하는 단계;
    적어도 하나의 메모리 셀 블록을 고속 블록으로 사용하기 위한 요청을 수신하는 단계(802);
    상기 고속 블록의 각 메모리 셀(201)에 대한 상기 적어도 두 개의 전하 저장 영역들(432, 433) 중 제 1 전하 저장영역을 프로그램된 상태로 위치시키기 위하여, 상기 고속 블록 내의 메모리 셀들(201)을 프리컨디셔닝하는 단계(804); 및
    상기 블록이 고속 블록임을 나타내기 위하여 상기 고속 블록과 관계된 상태 비트를 설정하는 단계
    를 포함하는 메모리 장치(100)를 프로그래밍하는 방법.
  9. 제 8 항에 있어서,
    상기 고속 블록 내의 하나 이상의 메모리 셀들(201)을 프로그래밍하기 위한 요청을 수신하는 단계(902);
    요청된 각각의 메모리 셀(201)에 대한 적어도 두 개의 상기 전하 저장영역들(432, 433) 중 제 2 전하 저장영역을 프로그램된 상태에 위치시키기 위하여, 프로그램 펄스를 상기 요청된 메모리 셀들(201)에 인가하는 단계(904); 및
    상기 고속 블록 내의 상기 메모리 셀들(201)이 프로그램되었음을 검증하는 단계(906)
    를 포함하는 메모리 장치(100)를 프로그래밍하는 방법.
  10. 제 8 항에 있어서,
    상기 고속 블록과 다른(another) 블록 사이에서의 데이터 전송을 위한 요청을 수신하는 단계; 및
    상기 고속 블록의 각 메모리 셀(201)에 대한 적어도 두 개의 상기 전하 저장 영역들(432, 433) 중 제 2 전하 저장영역으로부터, 상기 다른 블록의 메모리 셀(210)의 상기 제 1 전하 저장영역(432) 또는 제 2 전하 저장영역(433)으로, 상기 데이터를 전송하는 단계
    를 포함하는 메모리 장치(100)를 프로그래밍하는 방법.
  11. 제 8 항에 있어서,
    상기 고속 블록을 정상 모드 블록으로 되돌리기 위한 요청을 수신하는 단계(1002);
    상기 제 1 및 2 전하 저장영역들(432, 433)을 프로그래밍 되지 않은 상태들로 위치시키기 위하여, 상기 고속 블록 내의 각 메모리 셀(201)에 소거 펄스들을 인가하는 단계(1004); 및
    상기 블록이 정상 모드 블록임을 나타내기 위하여, 상기 상태 비트를 리셋하는 단계(1008)
    를 포하마는 메모리 장치(100)를 프로그래밍하는 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1750276B1 (en) * 2005-07-29 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4336342B2 (ja) * 2005-12-16 2009-09-30 シャープ株式会社 不揮発性半導体記憶装置
US7423915B2 (en) * 2006-01-17 2008-09-09 Spansion Llc Random cache read using a double memory
US8072802B2 (en) * 2008-12-05 2011-12-06 Spansion Llc Memory employing redundant cell array of multi-bit cells
US7916529B2 (en) * 2009-02-13 2011-03-29 Spansion Llc Pin diode device and architecture
US8355287B2 (en) * 2009-08-25 2013-01-15 Aplus Flash Technology, Inc. Method and apparatus for operation of a NAND-like dual charge retaining transistor NOR flash memory device
US8559231B2 (en) * 2011-03-08 2013-10-15 Micron Technology, Inc. Sense operation in a stacked memory array device
KR102108839B1 (ko) 2013-06-12 2020-05-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 사용자 장치 및 그것의 데이터 쓰기 방법
US9607695B1 (en) 2015-11-13 2017-03-28 Cypress Semiconductor Corporation Multi-bit non-volatile random-access memory cells
US9965198B2 (en) 2016-07-21 2018-05-08 Western Digital Technologies, Inc. Internally preconditioning solid state drives for various workloads
TWI646550B (zh) * 2017-12-08 2019-01-01 旺宏電子股份有限公司 非揮發性記憶體及其寫入方法
US11948648B2 (en) * 2022-01-04 2024-04-02 Winbond Electronics Corp. Semiconductor memory apparatus

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5301097A (en) * 1992-06-10 1994-04-05 Intel Corporation Multi-staged charge-pump with staggered clock phases for providing high current capability
US5291446A (en) * 1992-10-22 1994-03-01 Advanced Micro Devices, Inc. VPP power supply having a regulator circuit for controlling a regulated positive potential
US5563823A (en) * 1993-08-31 1996-10-08 Macronix International Co., Ltd. Fast FLASH EPROM programming and pre-programming circuit design
US5537350A (en) * 1993-09-10 1996-07-16 Intel Corporation Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
US5638326A (en) * 1996-04-05 1997-06-10 Advanced Micro Devices, Inc. Parallel page buffer verify or read of cells on a word line using a signal from a reference cell in a flash memory device
JP3930074B2 (ja) * 1996-09-30 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路及びデータ処理システム
US5890192A (en) * 1996-11-05 1999-03-30 Sandisk Corporation Concurrent write of multiple chunks of data into multiple subarrays of flash EEPROM
GB2325546B (en) * 1997-05-21 2001-10-17 Motorola Inc Electrically programmable memory and method of programming
US7149110B2 (en) * 1999-01-14 2006-12-12 Silicon Storage Technology, Inc. Seek window verify program system and method for a multilevel non-volatile memory integrated circuit system
US6044022A (en) * 1999-02-26 2000-03-28 Tower Semiconductor Ltd. Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays
US6272670B1 (en) * 1999-04-05 2001-08-07 Madrone Solutions, Inc. Distributed charge source
JP2001006374A (ja) * 1999-06-17 2001-01-12 Hitachi Ltd 半導体記憶装置及びシステム
US6327181B1 (en) * 1999-10-19 2001-12-04 Advanced Micro Devices Inc. Reference cell bitline path architecture for a simultaneous operation flash memory device
US6452837B2 (en) * 1999-12-27 2002-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and threshold voltage control method therefor
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6297988B1 (en) * 2000-02-25 2001-10-02 Advanced Micro Devices, Inc. Mode indicator for multi-level memory
US6295228B1 (en) * 2000-02-28 2001-09-25 Advanced Micro Devices, Inc. System for programming memory cells
US6487121B1 (en) * 2000-08-25 2002-11-26 Advanced Micro Devices, Inc. Method of programming a non-volatile memory cell using a vertical electric field
US6570785B1 (en) * 2000-10-31 2003-05-27 Sandisk Corporation Method of reducing disturbs in non-volatile memory
US6496410B1 (en) * 2001-02-08 2002-12-17 Advanced Micro Devices, Inc. Concurrent program reconnaissance with piggyback pulses for multi-level cell flash memory designs
US6538923B1 (en) * 2001-02-26 2003-03-25 Advanced Micro Devices, Inc. Staircase program verify for multi-level cell flash memory designs
US6452869B1 (en) * 2001-02-26 2002-09-17 Advanced Micro Devices, Inc. Address broadcasting to a paged memory device to eliminate access latency penalty
US6731544B2 (en) * 2001-05-14 2004-05-04 Nexflash Technologies, Inc. Method and apparatus for multiple byte or page mode programming of a flash memory array
US6424570B1 (en) * 2001-06-26 2002-07-23 Advanced Micro Devices, Inc. Modulated charge pump with uses an analog to digital converter to compensate for supply voltage variations
US6717847B2 (en) * 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
EP1310959B1 (en) * 2001-11-09 2008-06-18 STMicroelectronics S.r.l. Low power charge pump circuit
US6937948B2 (en) * 2001-11-13 2005-08-30 Intel Corporation Flash memory program and erase operations
US6545899B1 (en) * 2001-12-12 2003-04-08 Micron Technology, Inc. ROM embedded DRAM with bias sensing
CN1279606C (zh) * 2001-12-18 2006-10-11 旺宏电子股份有限公司 编码型及数据型内嵌式闪存结构的制造方法及其操作方法
GB2400709B (en) 2002-01-16 2005-12-28 Advanced Micro Devices Inc System and method for programming ONO dual bit memory cells
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US7114084B2 (en) * 2002-03-06 2006-09-26 Micron Technology, Inc. Data controlled programmable power supply
JP4225749B2 (ja) * 2002-08-07 2009-02-18 株式会社ルネサステクノロジ 半導体記憶装置
JP2004079602A (ja) * 2002-08-12 2004-03-11 Fujitsu Ltd トラップ層を有する不揮発性メモリ
JP4318438B2 (ja) * 2002-08-26 2009-08-26 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6724662B2 (en) * 2002-09-04 2004-04-20 Atmel Corporation Method of recovering overerased bits in a memory device
US6747900B1 (en) * 2003-01-21 2004-06-08 Advanced Micro Devices, Inc. Memory circuit arrangement for programming a memory cell
US6775187B1 (en) * 2003-04-24 2004-08-10 Advanced Micro Devices, Inc. Method of programming a dual cell memory device
JP4270994B2 (ja) * 2003-09-29 2009-06-03 株式会社東芝 不揮発性半導体記憶装置
EP1523012A1 (en) * 2003-10-02 2005-04-13 Macronix International Co., Ltd. Nand-type non-volatile memory cell and method for operating same
KR100558004B1 (ko) * 2003-10-22 2006-03-06 삼성전자주식회사 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법
US6952366B2 (en) * 2004-02-10 2005-10-04 Micron Technology, Inc. NROM flash memory cell with integrated DRAM
US7206224B1 (en) 2004-04-16 2007-04-17 Spansion Llc Methods and systems for high write performance in multi-bit flash memory devices
US7020018B2 (en) * 2004-04-22 2006-03-28 Solid State System Co., Ltd. Nonvolatile memory device and method for fabricating the same
US7190616B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
FR2874449B1 (fr) * 2004-08-17 2008-04-04 Atmel Corp Circuit de retard de programme auto-adaptatif pour memoires programmables

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