JP4336342B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関し、より詳細には、電気的属性の変化により情報を記憶可能で、当該電気的属性を電気的に変化させることにより、情報の消去及び書き込みを可能とするメモリセルを複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置に関する。
最近、電気的に情報の消去及び書き込みを可能とするメモリセルを複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置として、フラッシュメモリが主流となってきている。最も一般的なフラッシュメモリとして、ＥＴＯＸ（ＥＰＲＯＭ Ｔｈｉｎ Ｏｘｉｄｅ、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎの登録商標)型フラッシュメモリがある。図１は、ＥＴＯＸ型フラッシュメモリのメモリセルアレイの等価回路を示す図であり、図２は、メモリセルを構成するＭＯＳＦＥＴの一例を説明するための模式的な断面図及びその等価回路を示す図である。メモリセルアレイ１０には、メモリセル１００が、行方向及び列方向にマトリクス状に配列され、且つ、同一行のメモリセル１００の制御ゲート２０は、共通ワード線ＷＬ０〜ＷＬｎに接続され、同一列のメモリセル１００のドレイン２４は、共通ビット線ＢＬ０〜ＢＬｍに接続されるとともに、メモリセル１００のソース２５は、共通ソース線ＳＬに接続されるように構成されている。
また、メモリセル１００を構成するＭＯＳＦＥＴは、ソース２５とドレイン２４との間のチャネル領域２６上に、酸化膜２３を介して電荷蓄積領域となるフローティングゲート２２が形成され、更に、層間絶縁膜２１を介して制御ゲート２０が形成されている。フローティングゲート２２において、電子の注入または電子の引き抜きを行うことにより、メモリセル１００に情報の書き込みまたは消去を行っている。つまり、フローティングゲート２２に電子が存在する程度に応じて、メモリセル１００の閾値電圧が変化する。これにより、例えば、メモリセル１００の閾値電圧が、電子がフローティングゲート２２に注入されて閾値電圧が高くなった分布範囲に属したときを第１状態とし、一方、電子がフローティングゲート２２から引き抜かれて閾値電圧が低くなった分布範囲に属したときを第２状態として識別している。
ところが、メモリセル１００において、酸化膜２３の膜厚や微少欠陥といった製造ばらつきがあるので、各メモリセル１００によって電子の引き抜き速度が異なる。つまり、同じように電子の引き抜きを行ったとしても、各メモリセル１００の閾値電圧は一定とならない。よって、メモリセルアレイ１０が(ｎ＋１)×(ｍ＋１)個のメモリセル１００から構成される場合、異なる閾値電圧を持つメモリセル１００が複数混在し得るため、メモリセル１００の閾値電圧はメモリセル１００の個数分の分布を有することになる。すなわち、情報を一括消去する場合、電子の引き抜き速度が遅いメモリセルを第２状態としたときには、電子の引き抜き速度が速いメモリセルは第２状態から外れる。このような第２状態から外れたメモリセルは、様々な問題を引き起こすので、最終的に存在しないようにしておく必要があった。
そこで、第２状態から外れるメモリセルへの対策を行ったフラッシュメモリが考えられている。まず、第２状態であるメモリセルを検出して、メモリセルが第１状態となるまでメモリセルに電圧を印加する。次に、消去対象として選択された選択メモリセルを第２状態とするように情報を一括消去する。
このように情報が一括消去されると、上述したようにメモリセル間に生じる電子の引き抜き速度の違いによって、第２状態から外れたメモリセルが生じる。よって、ワード線の電圧を設定することにより、第２状態から外れたメモリセルを検出して、ビット線に接続されたメモリセル全てに書き戻し電圧の印加により情報の書き戻しを行う。更に、ビット線に第２状態から外れたメモリセルがなくなったか否かの判定を行って、ビット線に第２状態から外れたメモリセルがなくなるまで、情報の書き戻しを行っている。
以上のようにして、第２状態から外れたメモリセルについてメモリセル単位で情報を書き戻すようにしている（例えば、特許文献１参照）。
また、図７は、第２状態から外れるメモリセルへの対策を行ったフラッシュメモリの他の例の消去動作の手順を示すフローチャートである。
まず、第２状態であるメモリセルを検出して、第１状態となるまでメモリセルに情報の予備書き込み動作を行う（ＳＴ７１）。次に、目標としている「消去判定レベル２」よりも高く設定された「消去判定レベル１」を用いて、消去対象として選択された選択メモリセルの情報の第１の消去動作を行う（ＳＴ７２）。そして、メモリセルの閾値電圧が「消去判定レベル１」以下であると判定する（以下、適宜「第１の消去ベリファイ動作」と略称する）（ＳＴ７３）まで、第１の消去動作を行う。次に、メモリセルの閾値電圧が「書き戻し判定レベル１」以上であると判定する（以下、適宜「第１の書き戻しベリファイ動作」と略称する）（ＳＴ７５）まで、第１の書き戻し動作を行う（ＳＴ７４）。このとき、過剰に低い閾値電圧を持つメモリセルの影響によって、他のメモリセルの閾値電圧が低くなるように見えることを考慮して、目標としている「書き戻し判定レベル２」よりも低く設定された「書き戻し判定レベル１」を用いて、第１の書き戻しベリファイ動作を行っている。
このようにステップＳＴ７２〜ＳＴ７５の処理を行うことで、過剰に低い閾値電圧を持つメモリセルが一定範囲の閾値電圧を持つように情報の書き戻しを行う。このとき、過剰に低い閾値電圧を持つメモリセルが第１の書き戻しベリファイ動作によって存在しなくなるので、メモリセルアレイ全体で閾値電圧の分布が下がったように見えていた現象が解消されることにより、実際の閾値電圧の分布が見えてくる。
次に、「消去判定レベル２」を用いて、消去対象として選択された選択メモリセルの情報の第２の消去動作を行う（ＳＴ７６）。そして、メモリセルの閾値電圧が「消去判定レベル２」以下であると判定する（以下、適宜「第２の消去ベリファイ動作」と略称する）（ＳＴ７７）まで、第２の消去動作を行う。次に、メモリセルの閾値電圧が「書き戻し判定レベル２」以上であると判定する（以下、適宜「第２の書き戻しベリファイ動作」と略称する）（ＳＴ７９）まで、第２の書き戻し動作を行う（ＳＴ７８）。
このようにステップＳＴ７６〜ＳＴ７９の処理を行うことで、第２状態を外れたメモリセルが第２状態となるように情報の書き戻しを行うことができる（例えば、特許文献２参照）。
また、ＥＴＯＸ型フラッシュメモリにおいて、閾値電圧の分布範囲を３以上設けることにより、１つのメモリセルで２値より多い多値の記憶を実現することができる。図３に、４値フラッシュメモリにおけるメモリセルの閾値電圧の分布範囲の一例を模式的に示す。横軸はメモリセルの閾値電圧を示し、縦軸はメモリセル数を示す。閾値電圧の分布範囲が４つに区画されて設定され、閾値電圧が低い分布範囲から、４種類のデータ値“１１”、“１０”、“０１”、“００”が順番に割り当てられる。
このような多値フラッシュメモリの情報の書換方法については、特許文献３に開示されている方法がある。図８は、４種類のデータ値を内容毎に一括して書き込みする動作手順を示すフローチャートである。まず、最初に、消去対象として選択された選択メモリセルのデータ値は、データ“００”にされているものとしている。つまり、データ“００”に対応する分布範囲から外れたメモリセルの閾値電圧をデータ“００”に対応する分布範囲に属するように情報を書き戻している。
そして、書込データ発生部は、各メモリセルに書き込む多値データ“００”、“０１”、“１０”、“１１”を発生し、それらをビット線レジスタに書き込む（ＳＴ８１）。
次に、インデックスカウンタにｉ＝１がセットされ（ＳＴ８２）、書込データ発生部からデータ“１１”が出力される（ＳＴ８３）。出力されたデータ“１１”は、レジスタそれぞれの内容（“００”、“０１”、“１０”または“１１”）と、順次比較される。データ“１１”と同じデータ値を格納しているレジスタが見つかると、これらのレジスタに対応するフラグが発生する（ＳＴ８４）。その結果、対応するビット線が活性化される。
続いて、書込データ発生部は、データ“１１”に対応したワード線駆動パルスデータをワード線駆動パルス発生回路に与える（ＳＴ８５）。すると、ワード線駆動パルス発生回路からワード線へ、ワード線駆動パルス出力が、所定パルス数だけ供給される（ＳＴ８６）。このワード線駆動パルス出力が所定パルス数だけ対応ワード線に印加されると、該当メモリセルへのデータ“１１”の書き込みが終了する。インデックスカウンタが１つインクリメントされ（ＳＴ８７）、インクリメントされた後のインデックス値ｉがチェックされる（ＳＴ８８）。インデックス値ｉが４以下であれば、メモリセルに４種類のデータ値（“００”、“０１”、“１０”及び“１１”）の書き込みが終了していない。その場合は、次のデータ値（例えば、“１０”）の書き込みが行われる。一方、インデックス値ｉが５であれば、４種類のデータ値（“００”、“０１”、“１０”及び“１１”）の書き込みが終了したことになる（例えば、特許文献３参照）。
特開平８−１０６７９３号公報 特開２００１−１８４８７６号公報 特開平９−４５０９４号公報
しかしながら、上述したＥＴＯＸ型フラッシュメモリにおいて消去動作を行った場合、一括消去後に過剰に情報を消去されたメモリセルについて書き戻しベリファイ動作を行うことにより、過剰に情報を消去されたメモリセルがなく、且つ、過剰に情報を書き戻されたメモリセルがないように、メモリセルの閾値電圧を特定のデータ値に対応する分布範囲に属するように形成している。よって、書き戻し時間(書き戻し電圧印加時間と書き戻しベリファイ時間との和)を必要としていた。
また、４値フラッシュメモリの情報の書換方法においては、上述したように４種類のデータ値の書き込みを消去動作での書き戻しを含めて行っている。しかし、近年の微細化によりメモリセルが縮小されるに伴い、書き込み対象の選択メモリセルの閾値電圧の変動により、書き込み対象でない隣接メモリセルの閾値電圧の変動も大きくなってきた。なお、図９に、選択メモリセルの閾値電圧の変動量と、隣接メモリセルの閾値電圧の変動量との関係の一例を示すグラフを示す。よって、書き込み対象の選択メモリセルに隣接する隣接メモリセルで既に情報の書き込みを完了させていたときには、選択メモリセルの閾値電圧の変動により隣接メモリセルの閾値電圧が変動するので、隣接メモリセルの情報を読み出す際に読み出しエラーとなる可能性があった。
そこで、本発明の目的は、上記従来の課題を解決するもので、電気的属性の変化により情報を記憶可能で、当該電気的属性を電気的に変化させることにより、情報の消去及び書き込みを可能とするメモリセルを複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置において、書き換え時間(消去時間と書き込み時間との和)を高速化でき、更に、非選択メモリセルの閾値電圧の変動をなくすことにより情報の読み出しエラーを回避できる不揮発性半導体記憶装置を提供することである。
本発明の不揮発性半導体記憶装置は、電気的属性の変化により情報を記憶可能で、当該電気的属性を電気的に変化させることにより、情報の消去及び書き込みを可能とするメモリセルを複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置において、前記メモリセルは、前記電気的属性が２以上の相互に重なり合わない書き込み用分布範囲の内の何れか１つに属することに対応して、前記書き込み用分布範囲と同数のデータ値から選択される１のデータ値を記憶することとし、すべての前記メモリセルの前記電気的属性に、前記２以上の書き込み用分布範囲と、前記書き込み用分布範囲の何れとも完全には一致せず、記憶される前記データ値の何れとも対応しない消去用分布範囲を割り当て、
消去対象として選択された前記メモリセルの前記電気的属性を前記消去用分布範囲内に属するように消去する消去手段と、前記電気的属性が前記消去用分布範囲内に属するメモリセルの前記電気的属性を前記２以上の書き込み用分布範囲の中から記憶される前記データ値に応じて選択される１の前記書き込み用分布範囲に属するように書き込む書込手段と、を具備することを特徴とする。
また、本発明の不揮発性半導体記憶装置は、前記消去手段が、書き込み対象として選択された前記メモリセルの前記電気的属性を前記消去用分布範囲内に属するように消去した後、連続して、前記書き込み手段が、前記電気的属性が前記消去用分布範囲内に属するメモリセルの前記電気的属性を前記２以上の書き込み用分布範囲の中から記憶される前記データ値に応じて選択される１の前記書き込み用分布範囲に属するように書き込むことを実行可能とするように構成されていることを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記メモリセルは、蓄積する電荷の多寡により情報を記憶するフローティングゲートと、ソースと、ドレインと、当該フローティングゲートの電位レベルを制御する制御ゲートとを有するものであり、 各前記メモリセルは、行方向及び列方向にマトリクス状に配列され、且つ、同一行の前記メモリセルの各制御ゲートは、共通のワード線に接続されるとともに、同一列の前記メモリセルの各ドレインは、共通のビット線に接続されてなり、更に、前記電気的属性は、前記メモリセルによって構成されるＭＯＳＦＥＴの閾値電圧であることを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も低い分布範囲の上限値以下であるか、または、前記消去用分布範囲の下限値は、前記書き込み用分布範囲の内の最も高い分布範囲の下限値以上であることを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も低い分布範囲に対応するデータ値を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、前記最も低い分布範囲の上限値より低いか、または、前記消去用分布範囲の下限値は、前記書き込み用分布範囲の内の最も高い分布範囲に対応するデータ値を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、前記最も高い分布範囲の下限値より高いことを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記消去用分布範囲の下限値は、前記書き込み用分布範囲の内の最も低い分布範囲の下限値より低いか、または、前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も高い分布範囲の上限値より高いことを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も低い分布範囲の上限値以下であり、且つ、前記消去用分布範囲の下限値は、前記最も低い分布範囲の下限値より低いことを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記消去用分布範囲の上限値は、前記最も低い分布範囲に対応するデータ値を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、前記最も低い分布範囲の上限値より低いことを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記書込手段は、書き込み対象の全ての前記メモリセルに書き込み電圧を印加した後に、前記メモリセルの閾値電圧が所望のデータ値に対応する前記書き込み用分布範囲内に属するか否かを判定する書き込みベリファイ動作を行うことを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記書込手段は、書き込み対象の前記メモリセルの閾値電圧が所望のデータ値に対応する前記書き込み用分布範囲内に属すると判定するまで、前記書き込みベリファイ動作と書き込み電圧の印加とを繰り返すことを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記消去手段は、消去ベリファイ動作の際に、消去対象の選択メモリセルが接続されていない非選択ワード線に、前記選択メモリセルが接続された選択ビット線上にある消去対象でない非選択メモリセルの閾値電圧の内で最も低い閾値電圧以下である電圧を印加することを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記書込手段は、書込ベリファイ動作の際に、書込ベリファイ動作対象の選択メモリセルが接続されていない非選択ワード線に、前記選択メモリセルが接続された選択ビット線上にある書込ベリファイ動作対象でない非選択メモリセルの閾値電圧の内で最も低い閾値電圧以下である電圧を印加することを特徴とすることが好ましい。
また、本発明の不揮発性半導体記憶装置は、前記書込手段は、各データ値を書き込む際に、書き込み対象の選択メモリセルが接続されていない非選択ワード線に、前記選択メモリセルが接続された選択ビット線上にある書き込み対象でない非選択メモリセルの閾値電圧の内で最も低い閾値電圧以下である電圧を印加することを特徴とすることが好ましい。
本発明装置によれば、消去後に過剰に情報を消去されたメモリセルが存在している場合でも、書き込み対象の全てのメモリセルに情報を書き込むので、過剰に情報を消去されたメモリセルに情報の書き戻しを行う必要がないため、書き換え時間の高速化を可能とする。
また、メモリセルの電気的属性を消去用分布範囲内に属するように消去した後、書き込み対象の全てのメモリセルの前記電気的属性を前記書き込み用分布範囲の何れか１つに属するように書き込むので、特定のデータ値に対応する分布範囲に属するメモリセルの電気的属性の極端な変動をなくすことができ、その結果、情報の読み出しエラーを回避できる。具体的には電気的属性が閾値電圧の場合、上述した隣接メモリセル間での閾値電圧の変動の影響を回避することができる。
更に、書き込み対象の全てのメモリセルに書き込み電圧を印加した後に、前記メモリセルの閾値電圧が所望のデータ値に対応する前記書き込み用分布範囲内に属するか否かを判定するので、非選択メモリセルの閾値電圧のずれをなくすことができ、その結果、情報の読み出しエラーを回避できる。
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
図４は、本発明装置の機能的な概略構成を示すブロック構成図である。なお、図４では、複数のアドレス入力信号、複数のデータ入力信号、複数の制御信号等の入力回路、複数のデータ出力信号等の出力回路、アドレス入力信号のデコーダ回路等の周辺回路の詳細は、公知のフラッシュメモリ等の不揮発性半導体記憶装置と同様であるため、その記載を省略する。よって、図４は、メモリセルアレイ１０による情報の書き換え動作に関係する回路部分を中心に記載している。
本発明装置は、メモリセルアレイ１０と、リファレンスメモリセルアレイ１２と、メモリセルアレイ１０とリファレンスメモリセルアレイ１２とのワード線にワード線電圧を供給するワード線電圧供給回路１３と、メモリセルアレイ１０とリファレンスメモリセルアレイ１２とのビット線にビット線電圧を供給するビット線電圧供給回路１４と、メモリセルアレイ１０とリファレンスメモリセルアレイ１２とのソース線にソース線電圧を供給する基板電圧供給回路１９と、メモリセルアレイ１０の選択されたビット線から読み出された読み出し電圧とリファレンスメモリセルアレイ１２の選択されたビット線から読み出された参照電圧とを比較してメモリセルアレイ１０の選択された複数のメモリセル１００の情報を検証する複数のセンスアンプで構成されるセンスアンプ・アレイ１５と、を具備する。
なお、リファレンスメモリセルアレイ１２は、メモリセルアレイ１０と同様に、メモリセル１００を複数配列してなる。また、リファレンスメモリセルアレイ１２のワード線は、メモリセルアレイ１０のワード線と共通とされている。更に、リファレンスメモリセルアレイ１２の各列のメモリセル１００は、読み出し用、書き込みベリファイ用、消去ベリファイ用として、所定の閾値電圧を持つように予め設定（プログラム）されている。
更に、本発明装置は、書き込み電圧発生回路１６と、読み出し電圧発生回路１７と、消去電圧発生回路１８と、制御回路３１とを具備する。
制御回路３１は、外部からの書き込み信号を受け、回路１３〜１９を制御する制御、ワード線電圧及びビット線電圧の設定、ビット線電圧を印加する選択メモリセルの選択等を行う。更に、制御回路３１は、センスアンプ・アレイ１５からの信号を受け、ベリファイ動作時に判定を行ったり、読み出し動作時に外部の出力端子に信号を出力したりする。
ワード線電圧供給回路１３は、制御回路３１の制御によって、書き込み動作時に書き込み電圧発生回路１６が発生する書き込みゲート電圧を選択ワード線に供給し、ベリファイ動作時に読み出し電圧発生回路１７が発生するベリファイゲート電圧を選択ワード線に供給し、消去動作時に消去電圧発生回路１８が発生する消去ゲート電圧を選択ワード線に供給する。
ビット線電圧供給回路１４は、制御回路３１の制御によって、書き込み動作時に書き込み電圧発生回路１６が発生する書き込みドレイン電圧を選択ビット線に供給し、ベリファイ動作時に読み出し電圧発生回路１７が発生するベリファイドレイン電圧を選択ビット線に供給する。また、基板電圧供給回路１９は、制御回路３１の制御によって、消去動作時に消去電圧発生回路１８が発生する消去ドレイン電圧を選択ソース線に供給する。
ここで、本発明装置では、４種類のデータ値を記憶する場合について説明する。図５に示すように、書き込み用分布範囲が４つに区画されて設定され、閾値電圧が低い書き込み用分布範囲から、４種類のデータ値“１１”、“１０”、“０１”、“００”が順番に割り当てられるものとする。また、消去用分布範囲の上限値は、データ“１１”に対応する書き込み用分布範囲（以下、適宜「“１１”分布範囲」と略称する）の上限値以下であり、且つ、消去用分布範囲の下限値は、データ“１１”に対応する書き込み用分布範囲の下限値より低いものとする。なお、消去用分布範囲の上限値は、データ“１１”を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分ΔＶｔｈだけ、“１１”分布範囲の上限値より低いものとすることが好ましい。
次に、本発明装置における４種類のデータ値の書き換え方法の一例について図６を用いて説明する。
（１）消去
まず、ワード線電圧供給回路１３は消去電圧発生回路１８から発生された消去ゲート電圧（例えば、“−１０Ｖ”）を消去対象の選択メモリセルアレイに対応する各ワード線に印加する。また、消去対象の選択メモリセルアレイに対応する共通ウエルに対して消去ウエル電圧（例えば“８Ｖ”）を供給する。更に、選択メモリセルアレイ内の各メモリセルのドレインをオープン状態にするとともに、各メモリセルのソースもオープン状態とする。これにより、選択メモリセルアレイ内の全てのメモリセルの情報が消去される（ＳＴ５１）。このとき、予め決められた単位時間の消去動作を間欠的に繰り返すことにより、徐々に情報の消去を行う。よって、単位時間の消去動作毎に消去ベリファイ動作も行う（ＳＴ５２）。そして、選択メモリセルアレイ内の全てのメモリセルの閾値電圧が、消去用分布範囲に属したと判定するまで、消去ベリファイ動作と消去ゲート電圧の印加とを繰り返すことにより、情報の消去を行う。
このとき、消去ベリファイ動作時には、消去用分布範囲の上限値に等しいワード線電圧を消去ベリファイ用のリファレンスセルの制御ゲートに供給して、電流量Ｉｒｅｆの電流がリファレンスセルに流れるようにする。そして、消去ベリファイ対象の選択メモリセルの閾値電圧が消去用分布範囲の上限値以下であれば、選択メモリセルがオンとなるのでワード線電圧に応じた電流量の電流がビット線に流れるようになり、一方、選択メモリセルの閾値電圧が消去用分布範囲の上限値を越えていれば、選択メモリセルがオフになるので電流はビット線に流れないようになる。
ここで、消去ベリファイ対象の選択メモリセルと同一の選択ビット線上に存在する非選択メモリセルが、過剰に情報を消去されている（非選択メモリセルが接続されたワード線電圧が非選択メモリセルの閾値電圧以上となっている）場合、選択ビット線に電流が流れてしまう。つまり、選択メモリセルがあたかもオンとなっているように認識される。よって、本発明装置では、これを回避するために、消去ベリファイ動作時に、非選択メモリセルのワード線電圧を常に非選択メモリセルの閾値電圧以下(例えば、”−３Ｖ”)としている。
このように、制御回路３１は、ビット線に流れる電流量が電流量Ｉｒｅｆ以上であれば、選択メモリセルの閾値電圧が消去用分布範囲に属したと見なして、次の選択メモリセルについて同様の消去ベリファイ動作を行う。一方、ビット線に流れる電流量が電流量Ｉｒｅｆ未満であれば、まだ充分に消去されていないメモリセルがあるため、消去ゲート電圧の印加及び消去ベリファイ動作を繰り返す。この繰り返しにより消去対象の選択メモリセルアレイ内の全てのメモリセルが消去用分布範囲に属したと判定すると、消去終了とする。なお、本発明装置では、メモリセルに情報の書き戻しを行わない。
（２）書き込み
最初に、“１１”書き込み対象の選択メモリセルの閾値電圧を、“１１”分布範囲とするように、データ“１１”の書き込みを行う。このとき、選択メモリセルの閾値電圧は、消去用分布範囲に属している。まず、書き込み電圧の印加を実施する前に、選択メモリセルの閾値電圧が“１１”分布範囲に属するか否かを判定する(書き込みベリファイ動作)（ＳＴ５３）。このとき、過剰に消去されたメモリセルの影響を回避するために、書き込みベリファイ時に、非選択ワード線電圧を、非選択メモリセルの閾値電圧以下とする。また、“１１”分布範囲の下限値に等しいワード線電圧を“１１”ベリファイ用のリファレンスセルの制御ゲートに供給して、電流量Ｉｒｅｆの電流がリファレンスセルに流れるようにする。
よって、制御回路３１は、ビット線を流れる電流量が電流量Ｉｒｅｆ以下であれば、選択メモリセルの閾値電圧が“１１”分布範囲に属したと見なして、書き込みベリファイ動作をパスとする。一方、ビット線を流れる電流量が電流量Ｉｒｅｆを超えていれば、選択メモリセルの閾値電圧が“１１”分布範囲の下限値に達していないため、“１１”書き込み電圧を印加する（ＳＴ５４）。具体的には、書き込みゲート電圧（例えば、“５Ｖ”）を書き込み対象の選択メモリセルが接続されるワード線に印加するとともに、書き込み対象の選択メモリセルが接続されるビット線に書き込みドレイン電圧（例えば、“５Ｖ”）を供給し、且つ、メモリセルのソースを０Ｖとする。なお、このとき、書き込み電圧を印加した後には、選択メモリセルに書き込みベリファイ動作を行わない。
次に、“１０”書き込み対象の選択メモリセルの閾値電圧を、データ“１０”に対応する書き込み用分布範囲（以下、適宜「“１０”分布範囲」と略称する）とするように、選択メモリセルに“１０”書き込み電圧を印加する（ＳＴ５５）。このとき、選択メモリセルの閾値電圧は、消去用分布範囲に属している。この選択メモリセルに書き戻しベリファイ動作を行うことなく、書き込みパルス（例えば、１μｓ）を印加する。具体的には、書き込みゲート電圧（例えば、“６.５Ｖ”）を書き込み対象の選択メモリセルが接続されるワード線に印加するとともに、書き込み対象の選択メモリセルが接続されるビット線に書き込みドレイン電圧（例えば、“５Ｖ”）を供給し、且つ、メモリセルのソースを０Ｖとする。なお、このとき、選択メモリセルに書き込みベリファイ動作を行わない。
次に、“０１”書き込み対象の選択メモリセルの閾値電圧を、データ“０１”に対応する書き込み用分布範囲（以下、適宜「“０１”分布範囲」と略称する）とするように、選択メモリセルに“０１”書き込み電圧を印加する（ＳＴ５６）。このとき、選択メモリセルの閾値電圧は、消去用分布範囲に属している。この選択メモリセルに書き戻しベリファイ動作を行うことなく、書き込みパルス（例えば、１μｓ）を印加する。具体的には、書き込みゲート電圧（例えば、“８Ｖ”）を書き込み対象の選択メモリセルが接続されるワード線に印加するとともに、書き込み対象の選択メモリセルが接続されるビット線に書き込みドレイン電圧（例えば、“５Ｖ”）を供給し、且つ、メモリセルのソースを０Ｖとする。なお、このとき、選択メモリセルに書き込みベリファイ動作を行わない。
次に、“００”書き込み対象の選択メモリセルの閾値電圧を、データ“００”に対応する書き込み用分布範囲（以下、適宜「“００”分布範囲」と略称する）とするように、選択メモリセルに“００”書き込み電圧を印加する（ＳＴ５７）。このとき、選択メモリセルの閾値電圧は、消去用分布範囲に属している。この選択メモリセルに書き戻しベリファイ動作を行うことなく、書き込みパルス（例えば、１μｓ）を印加する。具体的には、書き込みゲート電圧（例えば、“１０Ｖ”）を書き込み対象の選択メモリセルが接続されるワード線に印加するとともに、書き込み対象の選択メモリセルが接続されるビット線に書き込みドレイン電圧（例えば、“５Ｖ”）を供給し、且つ、メモリセルのソースを０Ｖとする。なお、このとき、選択メモリセルに書き込みベリファイ動作を行わない。
（３）書き込みベリファイ
まず、“１１”書き込み対象の選択メモリセルの閾値電圧が“１１”分布範囲に属するか否かを判定する。このとき、書き込みベリファイ時に、非選択ワード線電圧を、非選択メモリセルの閾値電圧以下とする。また、“１１”分布範囲の下限値に等しいワード線電圧を“１１”ベリファイ用のリファレンスセルの制御ゲートに供給して、電流量Ｉｒｅｆの電流がリファレンスセルに流れるようにする。
次に、“１０”書き込み対象の選択メモリセルの閾値電圧が“１０”分布範囲に属するか否かを判定する。このとき、書き込みベリファイ時に、非選択ワード線電圧を、非選択メモリセルの閾値電圧以下とする。また、“１０”分布範囲の下限値に等しいワード線電圧を“１０”ベリファイ用のリファレンスセルの制御ゲートに供給して、電流量Ｉｒｅｆの電流がリファレンスセルに流れるようにする。
次に、“０１”書き込み対象の選択メモリセルの閾値電圧が“０１”分布範囲に属するか否かを判定する。このとき、書き込みベリファイ時に、非選択ワード線電圧を、非選択メモリセルの閾値電圧以下とする。また、“０１”分布範囲の下限値に等しいワード線電圧を“０１”ベリファイ用のリファレンスセルの制御ゲートに供給して、電流量Ｉｒｅｆの電流がリファレンスセルに流れるようにする。
次に、“００”書き込み対象の選択メモリセルの閾値電圧が“００”分布範囲に属するか否かを判定する。このとき、書き込みベリファイ時に、非選択ワード線電圧を、非選択メモリセルの閾値電圧以下とする。また、“００”分布範囲の下限値に等しいワード線電圧を“００”ベリファイ用のリファレンスセルの制御ゲートに供給して、電流量Ｉｒｅｆの電流がリファレンスセルに流れるようにする。
ここで、制御回路３１は、各データ“１１”〜 “００”に対する全ての書き込み対象の選択メモリセルにおいて、ビット線を流れる電流量が電流量Ｉｒｅｆ以下であれば、選択メモリセルの閾値電圧が所望のデータ値に対応する書き込み用分布範囲内に属したと見なして、書き込みベリファイ動作をパスとする。一方、少なくとも１つの選択メモリセルにおいて、ビット線を流れる電流量が電流量Ｉｒｅｆを超えていれば、当該選択メモリセルの閾値電圧が所望のデータ値に対応する書き込み用分布範囲の下限値に達していないため、書き込みベリファイ動作をフェイルとする（ＳＴ５８）。
フェイルとなった選択メモリセルは、再び対応する書き込みデータに応じた書き込み電圧を印加される（ＳＴ５４〜５７）。このようにして、フェイルとなった選択メモリセルの閾値電圧が所望のデータ値に対応する書き込み用分布範囲内に属したと判定するまで、フェイルとなった選択メモリセルにおいて書き込みベリファイ動作（ＳＴ５８）と書き込み電圧の印加（ＳＴ５４〜５７）とを繰り返す。
このように、消去後に過剰に情報を消去されたメモリセルが存在している場合でも、書き込み対象の全てのメモリセルに情報を書き込むので、過剰に情報を消去されたメモリセルに情報の書き戻しを行う必要がないため、書き込み時間の高速化を可能とする。
また、ステップＳＴ５８の処理において、書き込み対象の全ての選択メモリセルに書き込み電圧を印加した後に、選択メモリセルの閾値電圧が所望のデータ値に対応する書き込み用分布範囲内に属するか否かを判定する書き込みベリファイ動作を行うので、非選択メモリセルの閾値電圧のずれをなくすことができ、その結果、情報の読み出しエラーを回避できる。
〈別実施形態〉
（１）上記実施形態では、データ“１１”、“１０”、“０１”、“００”の順番に書き込み電圧を印加したが、任意の順番で書き込み電圧を印加することも可能である。
（２）上記実施形態では、消去用分布範囲の上限値は、データ“１１”を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、“１１”分布範囲の上限値より低いものとしたが、消去用分布範囲の下限値は、データ“００”を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、“００”分布範囲の下限値より高いものとすることもできる。
（３）上記実施形態では、ステップＳＴ５８の処理でフェイルとなった選択メモリセルのみに再び書き込みベリファイ動作を行うこととしたが、ステップＳＴ５８の処理で全ての選択メモリセルに再度書き込みベリファイ動作を行ってもよい。
（４）上記実施形態では、４値の多値フラッシュメモリに適用した場合について説明したが、例えば、同様な任意値の多値フラッシュメモリにも適用できる。
（５）上記実施形態では、フローティングゲート構造のＮＯＲ型不揮発性メモリを用いたが、例えば、ＮＡＮＤ型不揮発性メモリを用いてもよく、隣接メモリセルの書き込みによりメモリセルの閾値電圧が影響を受けるようなアレイ構成のメモリセルアレイを備える場合には、本発明装置を用いて対策を行うことができる。
（６）上記実施形態では、メモリセルにＭＯＳＦＥＴを用いたが、例えば、メモリセルに可変抵抗素子を用いてもよく、隣接メモリセルの書き込みによりメモリセルの電気的属性が影響を受けるようなアレイ構成のメモリセルアレイを備える場合には、本発明装置を用いて同様の対策を行うことができる。
（７）上記実施形態で、選択メモリセルアレイに消去ゲート電圧を印加する前に、メモリセルアレイ内のメモリセルの閾値電圧を一定レベル(例えば、“１０”分布範囲の下限値)以上にそろえるための予備書き込みとしての書き込みパルス（例えば、１μｓ）をメモリセルアレイ内の全てのメモリセルに印加することも可能である。具体的には、予備書き込みゲート電圧(例えば、”１０Ｖ”)を予備書き込み対象の選択メモリセルが接続されるワード線に印加するとともに、予備書き込み対象の選択メモリセルが接続されるビット線に予備書き込みドレイン電圧（例えば、”５Ｖ”）を供給し、且つ、メモリセルのソースを０Ｖとする。
（８）上記実施形態では、消去手段が、消去対象として選択されたメモリセルの電気的属性を消去用分布範囲内に属するように消去し、且つ、書込手段が、消去状態メモリセルの電気的属性を書き込み用分布範囲の何れか１つに属するように書き込む独立した動作で実行するような構成としたが、消去手段が、書き込み対象として選択されたメモリセルの電気的属性を消去用分布範囲内に属するように消去した後、連続して、書き込み手段が、消去状態メモリセルの電気的属性を書き込み用分布範囲の何れか１つに属するように書き込む一連の動作で実行するような構成とすることも好ましい。
ＥＴＯＸ型フラッシュメモリのメモリセルアレイの等価回路を示す図である。 メモリセルを構成するメモリセルトランジスタの一例を説明するための模式的な断面図及びその等価回路を示す図である。 ４値フラッシュメモリにおけるメモリセルの閾値電圧の分布範囲の一例を模式的に示す図である。 本発明装置の機能的な概略構成を示すブロック構成図である。 本発明装置におけるメモリセルの閾値電圧の分布範囲の一例を模式的に示す図である。 本発明装置における４種類のデータ値の書き換え方法の一例を示すフローチャートである。 従来装置における第２状態から外れるメモリセルへの対策を行ったフラッシュメモリの他の例の消去動作の手順を示すフローチャートである。 従来装置における４種類のデータ値を内容毎に一括して書き込みする動作手順を示すフローチャートである。 選択メモリセルの閾値電圧の変動量と、隣接メモリセルの閾値電圧の変動量との関係の一例を示すグラフである。
符号の説明
１０ ：メモリセル
１２ ：リファレンスメモリセルアレイ
１３ ：ワード線電圧供給回路
１４ ：ビット線電圧供給回路
１５ ：センスアンプ・アレイ
１６ ：書き込み電圧発生回路
１７ ：読み出し発生回路
１８ ：消去電圧発生回路
１９ ：基板電圧供給回路
２０ ：制御ゲート
２１ ：層間絶縁膜
２２ ：フローティングゲート
２３ ：酸化膜
２４ ：ドレイン
２５ ：ソース
２６ ：チャネル領域
３１ ：制御回路
１００ ：メモリセルアレイ
ＳＬ ：共通ソース線
ＷＬ０〜ＷＬｎ:ワード線
ＢＬ０〜ＢＬｍ:ビット線

Claims (13)

  1. 電気的属性の変化により情報を記憶可能で、当該電気的属性を電気的に変化させることにより、情報の消去及び書き込みを可能とするメモリセルを複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置において、
    前記メモリセルは、前記電気的属性が２以上の相互に重なり合わない書き込み用分布範囲の内の何れか１つに属することに対応して、前記書き込み用分布範囲と同数のデータ値から選択される１のデータ値を記憶することとし、
    すべての前記メモリセルの前記電気的属性に、前記２以上の書き込み用分布範囲と、前記書き込み用分布範囲の何れとも完全には一致せず、記憶される前記データ値の何れとも対応しない消去用分布範囲を割り当て、
    消去対象として選択された前記メモリセルの前記電気的属性を前記消去用分布範囲内に属するように消去する消去手段と、
    前記電気的属性が前記消去用分布範囲内に属するメモリセルの前記電気的属性を前記２以上の書き込み用分布範囲の中から記憶される前記データ値に応じて選択される１の前記書き込み用分布範囲に属するように書き込む書込手段と、を具備することを特徴とする不揮発性半導体記憶装置。
  2. 前記消去手段が、書き込み対象として選択された前記メモリセルの前記電気的属性を前記消去用分布範囲内に属するように消去した後、連続して、前記書き込み手段が、前記電気的属性が前記消去用分布範囲内に属するメモリセルの前記電気的属性を前記２以上の書き込み用分布範囲の中から記憶される前記データ値に応じて選択される１の前記書き込み用分布範囲に属するように書き込むことを実行可能とするように構成されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記メモリセルは、蓄積する電荷の多寡により情報を記憶するフローティングゲートと、ソースと、ドレインと、当該フローティングゲートの電位レベルを制御する制御ゲートとを有するものであり、
    各前記メモリセルは、行方向及び列方向にマトリクス状に配列され、且つ、
    同一行の前記メモリセルの各制御ゲートは、共通のワード線に接続されるとともに、同一列の前記メモリセルの各ドレインは、共通のビット線に接続されてなり、
    更に、前記電気的属性は、前記メモリセルによって構成されるＭＯＳＦＥＴの閾値電圧であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も低い分布範囲の上限値以下であるか、または、前記消去用分布範囲の下限値は、前記書き込み用分布範囲の内の最も高い分布範囲の下限値以上であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  5. 前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も低い分布範囲に対応するデータ値を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、前記最も低い分布範囲の上限値より低いか、または、前記消去用分布範囲の下限値は、前記書き込み用分布範囲の内の最も高い分布範囲に対応するデータ値を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、前記最も高い分布範囲の下限値より高いことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 前記消去用分布範囲の下限値は、前記書き込み用分布範囲の内の最も低い分布範囲の下限値より低いか、または、前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も高い分布範囲の上限値より高いことを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
  7. 前記消去用分布範囲の上限値は、前記書き込み用分布範囲の内の最も低い分布範囲の上限値以下であり、且つ、
    前記消去用分布範囲の下限値は、前記最も低い分布範囲の下限値より低いことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  8. 前記消去用分布範囲の上限値は、前記最も低い分布範囲に対応するデータ値を消去状態メモリセルに書き込む際に隣接メモリセルに与える閾値電圧の変動分だけ、前記最も低い分布範囲の上限値より低いことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記書込手段は、書き込み対象の全ての前記メモリセルに書き込み電圧を印加した後に、前記メモリセルの閾値電圧が所望のデータ値に対応する前記書き込み用分布範囲内に属するか否かを判定する書き込みベリファイ動作を行うことを特徴とする請求項７または８項に記載の不揮発性半導体記憶装置。
  10. 前記書込手段は、書き込み対象の前記メモリセルの閾値電圧が所望のデータ値に対応する前記書き込み用分布範囲内に属すると判定するまで、前記書き込みベリファイ動作と書き込み電圧の印加とを繰り返すことを特徴とする請求項７〜９の何れか１項に記載の不揮発性半導体記憶装置。
  11. 前記消去手段は、消去ベリファイ動作の際に、消去対象の選択メモリセルが接続されていない非選択ワード線に、前記選択メモリセルが接続された選択ビット線上にある消去対象でない非選択メモリセルの閾値電圧の内で最も低い閾値電圧以下である電圧を印加することを特徴とする請求項７〜１０の何れか１項に記載の不揮発性半導体記憶装置。
  12. 前記書込手段は、書込ベリファイ動作の際に、書込ベリファイ動作対象の選択メモリセルが接続されていない非選択ワード線に、前記選択メモリセルが接続された選択ビット線上にある書込ベリファイ動作対象でない非選択メモリセルの閾値電圧の内で最も低い閾値電圧以下である電圧を印加することを特徴とする請求項７〜１１の何れか１項に記載の不揮発性半導体記憶装置。
  13. 前記書込手段は、各データ値を書き込む際に、書き込み対象の選択メモリセルが接続されていない非選択ワード線に、前記選択メモリセルが接続された選択ビット線上にある書き込み対象でない非選択メモリセルの閾値電圧の内で最も低い閾値電圧以下である電圧を印加することを特徴とする請求項７〜１２の何れか１項に記載の不揮発性半導体記憶装置。
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