JP4776666B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、本発明の第1の実施形態によるNAND型フラッシュメモリの構成を示すブロック図である。このNAND型フラッシュメモリは、NANDチップ10、このNANDチップ10を制御するコントローラ11及びNANDチップ10の書込状態情報を記憶するROMヒューズ12を備えて構成されている。
ワード線WL及び選択ゲート線SGS,SGDは、ロウデコーダ2aにより駆動される。各ビット線BLは、ページバッファ3のセンスアンプ回路SA(SA0−SAi−1)に接続されている。
11:書こうとしたが書かれなかった
10:書いたが電源断等で中断
01:書いたが不十分
00:正常に書き込みがなされた
C:ブロックの消去/書き込み状態(1ビット)
1:消去直後で何もデータが書かれていないブロック
0:何らかのデータが書き込まれているブロック
L:ラストページアドレス(最後に書き込み処理したページのアドレス)
まず、スキームAでは、ラストページアドレスLから各ワード線WLi直下のページの書込状態を推定する(S10)。この書込状態は、図5に示した書き込み順序に依存している。図7は、図5の書き込み順序に基づく書込状態の推定パターンを示す図である。ここで網掛け部分は、最後にアクセスされたワード線WLiを示している。例えばラストページアドレスLが“1”の場合、ワード線WL0,WL1のLページに書き込みがなされ、ワード線WL2〜WL63は消去状態であり、最終書き込みページがワード線WL1に接続されたLページであることを示している。また、例えばラストページアドレスLが“6”の場合、ワード線WL0〜WL2のUページ及びワード線WL3のLページに書き込みがなされ、ワード線WL4〜WL63は消去状態であり、最終書き込みページがワード線WL2に接続されたUページであることを示している。以上のパターンに着目すると、ラストページアドレスL=0及び127を除き、奇数ページでは“LL”、偶数ページでは “UL”のパターンの左側に“U”及び/又は右側に“E”が付加されたパターンとなっており、これを一般化すると、図8に示すように4パターンとなるので、2ビットの情報“info”によって各ワード線WLの書込状態が推定できる。
次に、スキームBでは、各ワード線WLiに与える読み出し電圧Vreadを決定する(S11)。すなわち、図4のしきい値パターンからも分かるように、各メモリセルの書込状態に対して、読み出し時にオン状態を与える読み出し電圧Vreadは、 “ER”状態ではVreadE、Lページ書込状態ではVreadL、Uページ書込状態ではVreadUとなり、VreadE≦VreadL≦VreadUの関係で設定される。このため、全ての非選択ページのワード線にVreadUが印加される場合に比べて、メモリセルに対するストレスが格段に軽減される。なお、具体的処理としては、ラストページアドレスLからワード線位置及びE,L,Uの各データレベルを算出するのは、コントローラ11で行い、コントローラ11から図8に示す“info”ビットをNANDチップ10に出力し、NANDチップ10側で“info”ビットに応じて各ワード線WLiに読み出し電圧VreadE,VreadL及びVreadUを与えるようにすることが、回路規模、処理速度の観点からは望ましい。
次に、スキームCでは、アクセスページアドレスPに対応したワード線WLiとL/Uの何れのページのアクセスであるかを決定する(S12)。この処理は、図5に示したページアドレスからワード線の番号とL/Uページのいずれかを特定する処理となる。図9は、この処理を示すフローチャートである。まず、アクセスページアドレスPを変数Xに代入する(S21)。Xが“0”であれば(S22)、ワード線WL0のLページを読み出すページとする(S23)。また、Xが“127”であれば(S24)、ワード線WL63のUページを読み出すページとする(S25)。Xが“0”及び“127”以外の場合には、Xを2で割った余りが“1”(すなわちXが奇数)であれば(S26)、X=(X+1)/2で示される番号のワード線WL(X)のLページを読み出しページとする(S27)。また、Xを2で割った余りが“0”(すなわちXが偶数)であれば(S26)、X=X/2−1で示される番号のワード線WL(X)のUページを読み出しページとする(S28)。
次に、スキームDでは、アクセスページアドレスPとラストページアドレスLとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Vreadを決定する(S13)。図10A〜図10Fは、スキームDを説明するための図である。
第2の実施形態では、センスアンプ回路SAとして、通常(conventional)型のセンスアンプを使用する。通常型とは、図11に示すように、ビット線BLを1つおきにセンスアンプに接続し、センスアンプに接続されていないビット線は接地電位に固定することにより、隣接ビット線からの影響によるノイズの発生を防止するものである。この場合、書き込み及び読み出しは、偶数(even)ページと奇数(odd)ページとで交互に実行される。
スキームAでは、ラストページアドレスLから各ページの書き込み状態を推定する。本実施形態では、ページアドレスが、偶数ページ分と奇数ページ分必要であり、第1の実施形態におけるページアドレスの2倍となる。図13は、図12の書き込み順序に基づく書込状態の推定パターンを示す図である。ここで網掛け部分は、最後にアクセスされたワード線WLiを示している。例えばラストページアドレスLが偶数ページ“2”又は奇数ページ“3”の場合、ワード線WL0,WL1のLページに書き込みがなされ、ワード線WL2〜WL63は消去状態であり、最終書き込みページがワード線WL1に接続されたLページであることを示している。また、例えばラストページアドレスLが偶数ページ“12”又は奇数ページ“13”の場合、ワード線WL0〜WL2のUページ及びワード線WL3のLページに書き込みがなされ、ワード線WL4〜WL63は消去状態であり、最終書き込みページがワード線WL2に接続されたUページであることを示している。以上のパターンに着目すると、ラストページアドレスL=0,1,254及び255を除き、奇数ページでは“LL”、偶数ページでは “UL”のパターンの左側に“U”及び/又は右側に“E”が付加されたパターンとなっており、これを一般化すると、図14に示すように4パターンとなるので、2ビットの情報“info”によって各ワード線WLの書込状態が推定できる。
スキームCでは、アクセスページアドレスPに対応したワード線WLiとL/Uの何れのページのアクセスであるかを決定する。この処理は、図12に示したページアドレスからワード線の番号とL/Uページのいずれかを特定する処理となる。図15は、この処理を示すフローチャートである。まず、アクセスページアドレスPを変数Xに代入する(S31)。次にXを2で割った余りが“1”であるかどうかを判定し(S32)、余りが“1”であれば奇数ページであるとしてXを1だけ減算し(S33)、余りが“0”であれば偶数ページとしてそのままとする(S35)。次に、Xが“0”であれば(S35)、ワード線WL0のLページを読み出すページとする(S36)。また、Xが“254”であれば(S37)、ワード線WL63のUページを読み出すページとする(S38)。Xが“0”及び“254”以外の場合には、Xを1/2にし(S39)、Xが奇数であれば(S40)、X=(X+1)/2で示される番号のワード線WL(X)のLページを読み出しページとする(S41)。また、Xが偶数であれば(S40)、X=X/2−1で示される番号のワード線WL(X)のUページを読み出しページとする(S42)。
次に、スキームDでは、アクセスページアドレスPとラストページアドレスLとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Vreadを決定する。この処理は、第1の実施形態における図10A〜図10Fの各表の左欄のPに2P(偶数ページ)又は2P+1(奇数ページ)を代入した表に従う他は、第1の実施形態と同様である。
第3の実施形態では、センスアンプ回路SAとして、第1の実施形態と同様にABL型センスアンプを使用するが、1つのメモリセルMCに3ビットのデータ(D3)を記憶する点が第1の実施形態とは異なる。図16に、3ビットのデータの書き込みを、L(Lower)ページの書き込み、M(Middle)ページの書き込み、及びU(Upper)ページの書き込みの3回の書き込みで実行する際の各メモリセルMCのしきい値分布を示す。ブロック消去によってブロック内の全てのメモリセルMCのしきい値は、最も低い“ER(消去)”レベルとなる。その後、Lページの書き込みでは、Lページデータ“0”のメモリセルに対してしきい値を“LM”レベルに引き上げる書き込みがなされる。また、Mページの書き込みでは、これら2つのしきい値分布“ER”,“LM”からデータ“11”,“01”,“00”,“10”にそれぞれ対応する4つのしきい値分布“ER”,“MA”,“MB”,“MC”を生成する。更に、Uページの書き込みでは、これら4つのしきい値分布“ER”,“MA”,“MB”,“MC”からデータ“111”, “011”, “001”, “101”, “100”, “000”, “010”, “110”にそれぞれ対応する8つのしきい値分布“ER”,“A”,“B”,“C”,“D”,“E”,“F”,“G”を生成する。
スキームAでは、ラストページアドレスLから各ページの書き込み状態を推定する。本実施形態では、ページアドレスが、Lページ、Mページ及びUページに割り振られるので、第1の実施形態におけるページアドレスの1.5倍となる。図18は、図17の書き込み順序に基づく書込状態の推定パターンを示す図である。ここで網掛け部分は、最後にアクセスされたワード線WLiを示している。例えばラストページアドレスLが“3”の場合、ワード線WL0のMページ及びワード線WL1,WL2のLページに書き込みがなされ、ワード線WL3〜WL63は消去状態であり、最終書き込みページがワード線WL2に接続されたLページであることを示している。また、例えばラストページアドレスLが“11”の場合、ワード線WL0〜WL2のUページ、ワード線WL3のMページ及びワード線WL4のLページに書き込みがなされ、ワード線WL5〜WL63は消去状態であり、最終書き込みページがワード線WL2に接続されたUページであることを示している。以上のパターンに着目すると、ラストページアドレスL=0,1,2,189,190及び191を除き、3k(kは1〜62の整数)ページでは“MLL”のパターン、3k+1ページでは “MML”のパターン、3k+2ページでは“UML”のパターンの左側に“U”及び/又は右側に“E”が付加されたパターンとなっており、これを一般化すると、図19に示すように9パターンとなるので、4ビットの情報“info”によって各ワード線WLの書込状態が推定できる。
スキームCでは、アクセスページアドレスPに対応したワード線WLiとL/Uの何れのページのアクセスであるかを決定する。この処理は、図17に示したページアドレスからワード線の番号とL/M/Uページのいずれかを特定する処理となる。図20は、この処理を示すフローチャートである。まず、アクセスページアドレスPを変数Xに代入する(S51)。次に、Xが“0”であれば、ワード線WL0のLページ、Xが“1”であれば、ワード線WL1のLページ、Xが“2”であれば、ワード線WL0のMページ、Xが“189”であれば、ワード線WL63のMページ、Xが“190”であれば、ワード線WL62のUページ、Xが“191”であれば、ワード線WL63のUページをそれぞれ読み出すページとする(S52〜S63)。また、Xがこれらの値以外の場合には、Xを3で割った余りが2であれば(S64)、X=(X+1)/3−2で示される番号のワード線WL(X)のUページを読み出しページとする(S65)。また、余りが1であれば(S66)、X=(X+2)/3−1で示される番号のワード線WL(X)のMページを読み出しページとする(S67)。更に余りが0であれば(S66)、X=X/3+1で示される番号のワード線WL(X)のLページを読み出しページとする(S68)。
次に、スキームDでは、アクセスページアドレスPとラストページアドレスLとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Vreadを決定する。図21A〜図21Lは、スキームDを説明するための図である。
★2→DLAはやった方が望ましい。
★3→DLAを実行する必要がある。
第4の実施形態では、センスアンプ回路SAとして、第3の実施形態と同様にABL型センスアンプを使用し、1つのメモリセルMCに3ビットのデータ(D3)を記憶するが、データの書き込みの順序が第3の実施形態とは異なっている。
スキームAでは、ラストページアドレスLから各ページの書き込み状態を推定する。本実施形態のパターンは、ラストページアドレスL=0,1及び191を除き、3k−1(kは1〜63の整数)ページでは“ML”のパターン、3kページでは “MM”のパターン、3k+1ページでは“UM”のパターンの左側に“U”及び/又は右側に“E”が付加されたパターンとなっており、これを一般化すると、図24に示すように6パターンとなるので、3ビットの情報“info”によって各ワード線WLの書込状態が推定できる。
スキームCでは、アクセスページアドレスPに対応したワード線WLiとL/Uの何れのページのアクセスであるかを決定する。この処理は、図22に示したページアドレスからワード線の番号とL/M/Uページのいずれかを特定する処理となる。図25は、この処理を示すフローチャートである。まず、アクセスページアドレスPを変数Xに代入する(S71)。次に、Xが“0”であれば、ワード線WL0のLページ、Xが“1”であれば、ワード線WL0のMページ、Xが“191”であれば、ワード線WL63のUページをそれぞれ読み出すページとする(S72〜S77)。また、Xがこれらの値以外の場合には、Xを3で割った余りが0であれば(S78)、X=(X+1)/3で示される番号のワード線WL(X)のMページを読み出しページとする(S79)。また、余りが1であれば(S80)、X=(X−4)/3で示される番号のワード線WL(X)のUページを読み出しページとする(S81)。更に余りが2であれば(S80)、X=(X−2)/3+1で示される番号のワード線WL(X)のLページを読み出しページとする(S68)。
次に、スキームDでは、アクセスページアドレスPとラストページアドレスLとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Vreadを決定する。図26A〜図26Iは、スキームDを説明するための図である。
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み/読み出し回路と、
前記データ書き込み/読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する書込状態情報記憶手段と、
前記データ書き込み/読み出し回路によって読み出そうとしているページを示すアクセスページアドレスと前記書込状態情報記憶手段に記憶された書込状態情報とに基づいて前記データ書き込み/読み出し回路を制御する制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
ことを特徴とする上記1記載の不揮発性半導体記憶装置。
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み/読み出し回路の読み出し電圧を決定する
ことを特徴とする上記1記載の不揮発性半導体記憶装置。
ことを特徴とする上記3記載の不揮発性半導体記憶装置。
ことを特徴とする上記3記載の不揮発性半導体記憶装置。
ことを特徴とする上記3記載の不揮発性半導体記憶装置。
前記データ書き込み/読み出し回路は、前記メモリセルにnビット(nは2以上の整数)のデータを書き込むものであり、下位のページの書き込みの後に、当該ページに対応するワード線よりも先行書き込みが行われたワード線に対応するページに当該ページよりも上位のページの書き込みを実行し、その後、前記下位のページが書き込まれたワード線の次のワード線に下位のページを書き込む動作を繰り返すものである
ことを特徴とする上記1記載の不揮発性半導体記憶装置。
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み/読み出し回路と、
前記データ書き込み/読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する書込状態情報記憶手段と、
前記書込状態情報記憶手段に記憶された書込状態情報を参照し、読み出そうとしているアクセスページが既にデータの書き込みがなされているページで、且つ当該ページのデータがその書き込み後に隣接ページの書き込みにより影響を受けていると推定される場合には前記隣接ページのデータを読み出した後当該アクセスページを読み出すように前記データ書き込み/読み出し回路を制御する制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
ことを特徴とする上記8記載の不揮発性半導体記憶装置。
ことを特徴とする上記8記載の不揮発性半導体記憶装置。
ことを特徴とする上記8記載の不揮発性半導体記憶装置。
前記データ書き込み/読み出し回路は、前記メモリセルにnビット(nは2以上の整数)のデータを書き込むものであり、下位のページの書き込みの後に、当該ページに対応するワード線よりも先行書き込みが行われたワード線に対応するページに当該ページよりも上位のページの書き込みを実行し、その後、前記下位のページが書き込まれたワード線の次のワード線に下位のページを書き込む動作を繰り返すものである
ことを特徴とする上記8記載の不揮発性半導体記憶装置。
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み/読み出し回路の読み出し電圧を決定する
ことを特徴とする上記8記載の不揮発性半導体記憶装置。
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み/読み出し回路と、
前記データ書き込み/読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する書込状態情報記憶手段と、
前記書込状態情報記憶手段に記憶された書込状態情報を参照し、読み出そうとしているアクセスページが消去状態である場合には前記データ書き込み/読み出し回路による当該アクセスページのアクセスをすることなく消去状態を示すデータを読み出しデータとして出力する制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
ことを特徴とする上記14記載の不揮発性半導体記憶装置。
ことを特徴とする上記14記載の不揮発性半導体記憶装置。
ことを特徴とする上記14記載の不揮発性半導体記憶装置。
前記データ書き込み/読み出し回路は、前記メモリセルにnビット(nは2以上の整数)のデータを書き込むものであり、下位のページの書き込みの後に、当該ページに対応するワード線よりも先行書き込みが行われたワード線に対応するページに当該ページよりも上位のページの書き込みを実行し、その後、前記下位のページが書き込まれたワード線の次のワード線に下位のページを書き込む動作を繰り返すものである
ことを特徴とする上記14記載の不揮発性半導体記憶装置。
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み/読み出し回路の読み出し電圧を決定する
ことを特徴とする上記14記載の不揮発性半導体記憶装置。
ことを特徴とする上記1〜19記載の不揮発性半導体記憶装置。
Claims (3)
- 電気的書き換え可能な電荷蓄積層を有するメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み/読み出し回路と、
前記データ書き込み/読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する不揮発性の書込状態情報記憶手段と、
前記データ書き込み/読み出し回路によって読み出そうとしているページを示すアクセスページアドレスと前記書込状態情報記憶手段に記憶された書込状態情報とに基づいて前記データ書き込み/読み出し回路を制御する制御回路と
を備え、
前記書込状態情報は、前記データ書き込み/読み出し回路により最後にデータが書き込まれたラストページのアドレスを示すラストページアドレスを含み、
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み/読み出し回路の読み出し電圧を決定する
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記アクセスページに最下位ページの書き込みがなされ、前記アクセスページに隣接するページに最下位ページよりも上位のページの書き込みがなされていない場合には、前記アクセスページをそのまま読み出すように前記データ書き込み/読み出し回路を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記アクセスページ及び前記アクセスページの前後に隣接するページにそれそれぞれ最上位ページが書き込まれている場合には、前記アクセスページよりも後に書き込みがなされた隣接する最上位ページを先行読み出しし、その読み出し結果に基づいて前記アクセスページを読み出すように前記データ書き込み/読み出し回路を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008202428A JP4776666B2 (ja) | 2008-08-05 | 2008-08-05 | 不揮発性半導体記憶装置 |
US12/534,336 US20100037007A1 (en) | 2008-08-05 | 2009-08-03 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008202428A JP4776666B2 (ja) | 2008-08-05 | 2008-08-05 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010040109A JP2010040109A (ja) | 2010-02-18 |
JP4776666B2 true JP4776666B2 (ja) | 2011-09-21 |
Family
ID=41653966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008202428A Expired - Fee Related JP4776666B2 (ja) | 2008-08-05 | 2008-08-05 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100037007A1 (ja) |
JP (1) | JP4776666B2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011086364A (ja) * | 2009-09-17 | 2011-04-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
US10671529B2 (en) | 2010-08-20 | 2020-06-02 | Samsung Electronics Co., Ltd. | Address scheduling methods for non-volatile memory devices with three-dimensional memory cell arrays |
KR101807539B1 (ko) | 2010-08-20 | 2017-12-12 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법 |
JP2012069192A (ja) | 2010-09-22 | 2012-04-05 | Toshiba Corp | メモリシステム |
KR101906946B1 (ko) * | 2011-12-02 | 2018-10-12 | 삼성전자주식회사 | 고밀도 반도체 메모리 장치 |
JP6088751B2 (ja) | 2012-06-07 | 2017-03-01 | 株式会社東芝 | 半導体メモリ |
JP2014063555A (ja) | 2012-09-24 | 2014-04-10 | Toshiba Corp | 不揮発性半導体記憶装置、及びその制御方法 |
CN103700401A (zh) * | 2012-09-28 | 2014-04-02 | 广明光电股份有限公司 | 快闪存储器编程及读取的方法 |
JP2014175022A (ja) | 2013-03-06 | 2014-09-22 | Toshiba Corp | 半導体記憶装置及びそのデータ書き込み方法 |
JP2014179142A (ja) | 2013-03-14 | 2014-09-25 | Toshiba Corp | 半導体記憶装置 |
CN104112477B (zh) * | 2013-04-19 | 2017-07-07 | 光宝科技股份有限公司 | 用于固态储存装置中晶体单元的群组区分方法 |
JP6262063B2 (ja) | 2014-03-18 | 2018-01-17 | 東芝メモリ株式会社 | 不揮発性メモリおよび書き込み方法 |
JP2016062623A (ja) | 2014-09-16 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
US9613713B2 (en) | 2014-09-16 | 2017-04-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
CN108701084B (zh) | 2017-01-23 | 2022-08-12 | 美光科技公司 | 部分写入块处理 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4004811B2 (ja) * | 2002-02-06 | 2007-11-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4170952B2 (ja) * | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
US7979667B2 (en) * | 2007-12-10 | 2011-07-12 | Spansion Llc | Memory array search engine |
-
2008
- 2008-08-05 JP JP2008202428A patent/JP4776666B2/ja not_active Expired - Fee Related
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2009
- 2009-08-03 US US12/534,336 patent/US20100037007A1/en not_active Abandoned
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Publication number | Publication date |
---|---|
JP2010040109A (ja) | 2010-02-18 |
US20100037007A1 (en) | 2010-02-11 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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