JP2014175022A - 半導体記憶装置及びそのデータ書き込み方法 - Google Patents

Abstract

【課題】動作速度を向上出来る半導体記憶装置及びそのデータ書き込み方法を提供すること。
【解決手段】実施形態の半導体記憶装置１は、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数のメモリセルＭＴと、複数の前記メモリセルの制御ゲートを共通接続する複数のワード線ＷＬと、メモリセルに対して、ページ単位でデータのプログラム及びベリファイを行う制御部１１〜１６とを具備する。制御部は、同一のワード線に割り当てられた複数のページに対して連続してプログラムを行い、更に該複数のページに対して連続してベリファイを行う。
【選択図】図１２

Description

本発明の実施形態は半導体記憶装置及びそのデータ書き込み方法に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１０−０４０１０９号公報

動作速度を向上出来る半導体記憶装置及びそのデータ書き込み方法を提供する。

実施形態の半導体記憶装置は、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、複数の前記メモリセルの制御ゲートを共通接続する複数のワード線と、メモリセルに対して、ページ単位でデータのプログラム及びベリファイを行う制御部とを具備する。制御部は、同一のワード線に割り当てられた複数のページに対して連続してプログラムを行い、更に該複数のページに対して連続してベリファイを行う。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るロウデコーダ及びドライバ回路のブロック図。 第１実施形態に係る電圧ドライバの回路図。 第１実施形態に係る電圧発生回路の回路図。 第１実施形態に係るＣＧドライバの回路図。 第１実施形態に係るＳＧＤドライバの回路図。 第１実施形態に係るＳＧＳドライバの回路図。 第１実施形態に係るセンスアンプ及びデータラッチの回路図。 第１実施形態に係るデータ書き込み方法のフローチャート。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係るデータ書き込み方法のタイミングチャート。 第１実施形態に係るデータ書き込み時における各種信号のタイミングチャート。 第１実施形態に係るデータ読み出し方法のタイミングチャート。 第１実施形態に係るデータ読み出し時における各種信号のタイミングチャート。 データ書き込み時における各種信号のタイミングチャート。 第２実施形態に係るデータ書き込み方法のタイミングチャート。 第２実施形態に係るデータ書き込み時における各種信号のタイミングチャート。 ２ビットデータに対するページ割り当てを示す概念図。 第３実施形態に係るデータ書き込み方法のフローチャート。 第３実施形態に係るメモリセルアレイの回路図。 第３実施形態に係るデータ書き込み方法のタイミングチャート。 第３実施形態に係るデータ書き込み時における各種信号のタイミングチャート。 第３実施形態に係るデータ書き込み時における各種信号のタイミングチャート。 第１乃至第３実施形態の変形例に係るメモリセルアレイの回路図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。

１．１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１（１１−０〜１１−３）、ドライバ回路１２、センスアンプ１３、データラッチ１４、電圧発生回路１５、及び制御回路１６を備えている。

メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１７の集合である複数（本例では４個）のメモリグループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。

ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に対応付けて設けられる。そして対応するブロックＢＬＫのロウ方向を選択する。

ドライバ回路１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。

センスアンプ１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。

データラッチ１４は、データの読み出し時には、センスアンプ１３でセンス・増幅されたデータを一時的に保持し、これを図示せぬ入出力回路を介して外部のコントローラまたはホスト機器に転送する。またデータの書き込み時には、入出力回路を介してコントローラまたはホスト機器から書き込みデータを一時的に保持し、これをセンスアンプ１３に転送する。

電圧発生回路１５は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをドライバ回路１２に供給する。

制御回路１６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。

１．１．２ メモリセルアレイ１０について
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。

図示するように、ブロックＢＬＫ０は４つのメモリグループＧＰを含む。また各々のメモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１７を含む。

ＮＡＮＤストリング１７の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。

また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１７のうち、同一列にあるＮＡＮＤストリング１７の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１７を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のメモリグループＧＰ間で、ＮＡＮＤストリング１７を共通に接続する。図２の例では、２つのメモリグループ毎に１本のソース線ＳＬが共有されている。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。

上記構成のメモリセルアレイ１０において、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲートトランジスタＢＴは、半導体基板上方に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプ１３等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ１０が形成される。

メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ ロウデコーダ１１について
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−３は、それぞれブロックＢＬＫ０〜ＢＬＫ３に関連づけて設けられ、ブロックＢＬＫ０〜ＢＬＫ３を選択または非選択とするために設けられる。図３は、ロウデコーダ１１−０及びドライバ回路１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。

図示するようにロウデコーダ１１は、ブロックデコーダ４０及び高耐圧ｎチャネルエンハンスメント型（Ｅ型：閾値が正）ＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−３、５２−０〜５２−３、５３−０〜５３−３、５４−０〜５４−３）、５５を備えている。トランジスタ５０〜５４はいずれも高耐圧型であり、例えばチャネル領域の不純物濃度は等しく、またその閾値電圧も等しい。

１．１．３．１ ブロックデコーダ４０について
図示するようにブロックデコーダ４０は、ＡＮＤゲート４１、低耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ４２、高耐圧ｎチャネルディプレッション型（Ｄ型：閾値が負）ＭＯＳトランジスタ４３、４４、高耐圧ｐチャネルＥ型ＭＯＳトランジスタ４５、及びインバータ４６を備えている。

ＡＮＤゲート４１は、外部（コントローラ、ホスト機器）より与えられるブロックアドレスＢＡの各ビットのＡＮＤ演算を行う。ブロックアドレスＢＡが当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を示す場合、ＡＮＤゲート４１は“Ｈ”レベルを出力する。

インバータ４６は、ＡＮＤゲート４１の出力を反転させ、信号ＲＤＥＣＡＤｎとして出力する。

トランジスタ４２は、電流経路の一端がＡＮＤゲート４１の出力ノードに接続され、ゲートに信号ＢＳＴＯＮが与えられる。またトランジスタ４３は、電流経路の一端がトランジスタ４２の電流経路の他端に接続され、電流経路の他端が信号線ＴＧに接続され、ゲートに信号ＢＳＴＯＮが与えられる。信号ＢＳＴＯＮは、ブロックデコーダ４０のアドレス情報の取り込みの際にアサート（“Ｈ”レベル）される信号であり、例えば制御回路１６によって与えられる。

トランジスタ４５は、電流経路の一端が信号線ＴＧに接続され、電流経路の他端がバックゲートに接続され、ゲートに信号ＲＤＥＣＡＤｎが入力される。トランジスタ４４は、電流経路の一端に電圧ＶＲＤＥＣが与えられ、他端がトランジスタ４５の電流経路の他端に接続され、ゲートが信号線ＴＧに接続される。

データの書き込み、読み出し、及び消去時において、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致した際には、トランジスタ４４、４５がオン状態とされ、これにより信号線ＴＧが“Ｈ”レベル（電圧ＶＲＤＥＣ）とされる。他方で、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致しなかった際には、ＭＯＳトランジスタ４４、４５はオフ状態となり、信号線ＴＧは“Ｌ”レベル（例えば０Ｖまたは負電圧ＶＢＢ）とされる。

１．１．３．２ トランジスタ５０について
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。

従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。

１．１．３．３ トランジスタ５１、５２について
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ５１−０〜５１−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続される。またトランジスタ５２−０〜５２−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭには、０Ｖや負電圧ＶＢＢ等、選択トランジスタＳＴ１をオフ状態にする電圧が与えられる。

従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−３はオン状態とされ、トランジスタ５２−０〜５２−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。

他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５１−０〜５１−３はオフ状態とされ、トランジスタ５２−０〜５２−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３はノードＳＧＤ＿ＣＯＭに接続される。

１．１．３．４ トランジスタ５３、５４について
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに置き換え、信号線ＳＧＤＤ０〜ＳＧＤＤ３を信号線ＳＧＳＤ０〜ＳＧＳＤ３に置き換え、ノードＳＧＤ＿ＣＯＭをノードＳＧＳ＿ＣＯＭに置き換えたものと等価である。ノードＳＧＳ＿ＣＯＭには、選択トランジスタＳＴ２をオフ状態にする電圧が与えられる。

すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−３はオン状態とされ、トランジスタ５４−０〜５４−３はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５３−０〜５３−３はオフ状態とされ、トランジスタ５４−０〜５４−３はオン状態とされる。

１．１．３．５ トランジスタ５５について
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧ０に接続され、他端は信号線ＢＧＤに接続され、ゲートが信号線ＴＧに共通に接続される。

従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−３では、トランジスタ５５はオフ状態とされる。

１．１．４ ドライバ回路１２について
次に、ドライバ回路１２の構成について説明する。ドライバ回路１２は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。

図３に示すようにドライバ回路１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−３）、ＳＧＳドライバ６２（６２−０〜６２−３）、ＢＧドライバ６４、及び電圧ドライバ６３を備えている。

１．１．４．１ 電圧ドライバ６３について
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＣＧドライバ６０で使用する電圧を生成する。

図４は電圧ドライバ６３の回路図である。図示するように電圧ドライバ６３は、それぞれ電圧ＶＢＳＴ、ＶＲＤＥＣ、及びＶＣＧＳＥＬを生成する第１〜第３ドライバ７０〜７２を備えている。

第１ドライバ７０は、高耐圧ｎチャネルＭＯＳトランジスタ７３、７４、及びローカルポンプ回路Ｌ／Ｐ１、Ｌ／Ｐ２を備えている。

トランジスタ７３の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ１に接続されている。電圧ＶＰＧＭＨは、電圧発生回路１５によって与えられ、電圧ＶＰＧＭよりも大きい電圧である。ＶＰＧＭは、プログラム時に選択ワード線に印加される高電圧である。またトランジスタ７３のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ１から電圧が印加される。

トランジスタ７４の電流経路の一端には、読み出し時において電圧ＶＲＥＡＤＨが印加され、且つローカルポンプ回路Ｌ／Ｐ２に接続されている。電圧ＶＲＥＡＤＨは、電圧発生回路１５によって与えられ、電圧ＶＲＥＡＤよりも大きい電圧である。ＶＲＥＡＤは、読み出し時に非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。またトランジスタ７４のゲートには、読み出し時においてローカルポンプ回路Ｌ／Ｐ２から電圧が印加される。そして、トランジスタ７３、７４の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＢＳＴとして出力される。なお、以下の説明における「読み出し時」の動作は、データ書き込み時におけるベリファイ動作と同様である。

上記構成において第１デコーダ７０は、プログラム時にはトランジスタ７３がオン状態とされて、電圧ＶＢＳＴ＝ＶＰＧＭＨを出力する。また読み出し時にはトランジスタ７４がオン状態とされて、電圧ＶＢＳＴ＝ＶＲＥＡＤＨを出力する。

次に第２ドライバ７１について説明する。第２ドライバ７１は、高耐圧ｎチャネルＭＯＳトランジスタ７５、７６、及びローカルポンプ回路Ｌ／Ｐ３、Ｌ／Ｐ４を備えている。

トランジスタ７５の電流経路の一端には、プログラム時において電圧ＶＰＧＭＨが印加され、且つローカルポンプ回路Ｌ／Ｐ３に接続されている。またトランジスタ７５のゲートには、プログラム時においてローカルポンプ回路Ｌ／Ｐ３から電圧が印加される。

トランジスタ７６の電流経路の一端には、読み出し時において電圧ＲＥＡＤＨが印加され、且つローカルポンプ回路Ｌ／Ｐ４に接続されている。またトランジスタ７６のゲートには、読み出し時においてローカルポンプ回路Ｌ／Ｐ４から電圧が印加される。そして、トランジスタ７５、７６の電流経路の他端が共通接続され、共通接続ノードにおける電圧が、電圧ＶＲＤＥＣとして出力される。

上記構成において第２デコーダ７１は、プログラム時にはトランジスタ７５がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＰＧＭＨを出力する。また読み出し時にはトランジスタ７６がオン状態とされて、電圧ＶＲＤＥＣ＝ＶＲＥＡＤＨを出力する。

次に第３ドライバ７２について説明する。第３ドライバ７２は、高耐圧ｎチャネルＭＯＳトランジスタ７７〜８０、高耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ８１、抵抗素子８２、ローカルポンプ回路Ｌ／Ｐ５、Ｌ／Ｐ６、及びレベルシフタＬ／Ｓ１、Ｌ／Ｓ２を備えている。

トランジスタ７７の一端には、電圧ＶＰＧＭが印加され、またローカルポンプ回路Ｌ／Ｐ５に接続されている。更にトランジスタ７７のゲートには、ローカルポンプ回路Ｌ／Ｐ５によって電圧が印加される。

トランジスタ８１は、電流経路の一端がトランジスタ７７の電流経路の他端に接続され、他端はトランジスタ７８の電流経路の一端に接続されている。そしてトランジスタ８１、７８のゲートにレベルシフタＬ／Ｓ１の出力が与えられる。レベルシフタＬ／Ｓ１は、プログラム時において第１ドライバ７０から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。

トランジスタ７９は、電流経路の一端に電圧ＶＰＡＳＳが与えられ、またローカルポンプ回路Ｌ／Ｐ６に接続され、ゲートにローカルポンプ回路Ｌ／Ｐ６の出力が与えられる。電圧ＶＰＡＳＳは、プログラム時に非選択ブロックの非選択ワード線に印加される電圧であり、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。

トランジスタ８０は、電流経路の一端に電圧ＶＳＬＣＶが与えられ、ゲートにレベルシフタＬ／Ｓ２の出力が与えられる。レベルシフタＬ／Ｓ２は、読み出し時において電圧発生回路１５から電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。

抵抗素子８２の一端はトランジスタ７７の電流経路の一端に接続され、他端はトランジスタの電流経路の他端に接続される。

そして、トランジスタ７８〜８０の電流経路の他端は共通接続され、この共通接続ノードが第３ドライバ７２の出力ノードとなり、電圧ＶＣＧＳＥＬを出力する。

なお、上記電圧ＶＰＧＭＨ、ＶＲＥＡＤＨ、ＶＰＡＳＳ、及びＶＳＬＣＶは、電圧発生回路１５内のチャージポンプ回路によって生成される。また電圧ＶＰＧＭ及びＶＲＥＡＤは、例えば電圧ＶＰＧＭＨ及びＶＲＥＡＤＨを降圧することによって生成される。図５は、電圧発生回路１５内において一例として電圧ＶＰＧＭＨ及びＶＰＧＭを発生する構成を示す。

図示するように電圧発生回路１５は、チャージポンプ回路９０、リミッタ回路９１、及び高耐圧ｎチャネルＭＯＳトランジスタ９２を備える。チャージポンプ回路９０は、電圧ＶＰＧＭＨを発生して、これをノードＮ１に出力する。トランジスタ９２は、ノードＮ１とノードＮ２との間にダイオード接続されている。トランジスタ９２は、トランジスタ５０と同じサイズであり、同じ閾値電圧を有する。

そしてノードＮ２の電位がＶＰＧＭとして出力される。従って、ＶＰＧＭＨ＝ＶＰＧＭ＋Ｖthである。但しＶthはトランジスタ９２の閾値電圧である。そして、リミッタ回路９１が電圧ＶＰＧＭを監視して、ＶＰＧＭが所望の値になるよう、チャージポンプ回路９０を制御する。ＶＲＥＡＤＨ及びＶＲＥＡＤも同様である。

１．１．４．２ ＣＧドライバ６０について
次に、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。図６は、ＣＧドライバ６０−０の回路図である。その他のＣＧドライバ６０−１〜６０−７も同様の構成を有する。

図示するようにＣＧドライバ６０は、高耐圧ｎチャネルＥ型ＭＯＳトランジスタ１００、１０１、１０４、ローカルポンプ回路Ｌ／Ｐ６、及びレベルシフタＬ／Ｓ３、Ｌ／Ｓ４を備えている。

トランジスタ１００は、電流経路の一端に電圧ＶＣＧＳＥＬが与えられ、電流経路の他端が、対応する信号線ＣＧ（ＣＧドライバ６０−ｉではＣＧｉ、ｉは０〜７のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ３の出力が与えられる。レベルシフタＬ／Ｓ３は、プログラム時また読み出し時において電圧ドライバ６３から電圧ＶＢＳＴを受け、この電圧ＶＢＳＴをレベルシフトして出力する。トランジスタ１０１は、電流経路の一端にプログラム時には電圧ＶＰＡＳＳが与えられ、読み出し時には電圧ＶＲＥＡＤが与えられ、またローカルポンプ回路Ｌ／Ｐ６に接続され、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにローカルポンプ回路Ｌ／Ｐ６の出力が与えられる。トランジスタ１０４は、電流経路の一端に電圧ＶＩＳＯが与えられ、電流経路の他端が、対応する信号線ＣＧに接続され、ゲートにレベルシフタＬ／Ｓ４の出力が与えられる。レベルシフタＬ／Ｓ４は、プログラム時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。また電圧ＶＩＳＯは、保持データに関わらずメモリセルトランジスタＭＴをオフさせる電圧である。

上記構成において、選択ワード線ＷＬに対応するＣＧドライバ６０では、例えば制御回路１６によって、プログラム時にはトランジスタ１００がオン状態とされることにより、電圧ＶＰＧＭ（ＶＣＧＳＥＬ＝ＶＰＧＭ）が、対応する信号線ＣＧに転送される。また読み出し時には、トランジスタ１００がオン状態とされることにより、電圧ＶＳＬＣＶ（ＶＣＧＳＥＬ＝ＶＳＬＣＶ）が、対応する信号線ＣＧに転送される。そして、これらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。

また非選択ワード線に対応するＣＧドライバ６０では、例えば制御回路１６によって、プログラム時にはトランジスタ１０１、またはトランジスタ１０４がオン状態とされる。トランジスタ１０１がオン状態とされたＣＧドライバ６０は、電圧ＶＰＡＳＳを、対応する信号線ＣＧに転送する。トランジスタ１０４がオン状態とされたＣＧドライバ６０は、電圧ＶＩＳＯを、対応する信号線ＣＧに転送する。読み出し時には、トランジスタ１０１がオン状態とされることにより、電圧ＶＲＥＡＤが、対応する信号線ＣＧに転送される。そしてこれらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。

なお、各ブロックＢＬＫ間でＣＧ０〜ＣＧ７が共通とされても良い。すなわち、４つのブロックＢＬＫ０〜ＢＬＫ３のそれぞれに属する４本のワード線ＷＬ０が、対応するロウデコーダ１１−０〜１１−３のトランジスタ５０−０を介して、同一のＣＧドライバ６０−０で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ７も同様である。

１．１．４．３ ＳＧＤドライバ６１について
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−３はそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ３（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）に、必要な電圧を転送する。図７は、ＳＧＤドライバ６１−０の回路図である。その他のＳＧＤドライバ６１−１〜６１−３も同様の構成を有する。

図示するようにＳＧＤドライバ６１は、高耐圧ｎチャネルＥ型ＭＯＳトランジスタ１１０、１１１、及びレベルシフタＬ／Ｓ５を備えている。トランジスタ１１０は、電流経路の一端に電圧ＶＳＧＤが与えられ、電流経路の他端が、対応する信号線ＳＧＤＤ（ＳＧＤドライバ６１−ｊではＳＧＤＤｊ、ｊは０〜３のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ５の出力が与えられる。レベルシフタＬ／Ｓ５は、プログラム時また読み出し時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。トランジスタ１１１は、ソースに例えば負電圧ＶＢＢが印加され、ドレインが、対応する信号線ＳＧＤＤに接続され、ゲートに信号ＵＳＥＬ１が与えられる。信号ＵＳＥＬ１は、当該ＳＧＤドライバ６１が、書き込み時及び読み出し時において選択セルを含むＮＡＮＤストリングに対応する際に、制御回路１６により“Ｌ”レベル（例えばＶＢＢ）とされ、それ以外のＳＧＤドライバ６１では“Ｈ”レベルとされる。

以上の構成において、データの読み出し時及び書き込み時には、選択ワード線を含むＮＡＮＤストリング１７に接続されたセレクトゲート線ＳＧＤに対応するＳＧＤドライバ６１では、トランジスタ１１０がオン状態とされ、トランジスタ１１１がオフ状態とされる。これにより、電圧ＶＳＧＤが、対応する信号線ＳＧＤＤに転送される。電圧ＶＳＧＤは、読み出し時において選択トランジスタＳＴ１をオンさせる電圧である（書き込み時には、書き込みデータに応じてオンさせる）。他方、それ以外のＳＧＤドライバ６１では、トランジスタ１１１がオン状態とされ、トランジスタ１１０がオフ状態とされることにより、負電圧ＶＢＢが信号線ＳＧＤＤに転送される。

１．１．４．４ ＳＧＳドライバ６２について
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−０〜６２−３はそれぞれ、信号線ＳＧＳＤ０〜ＳＧＳＤ３（セレクトゲート線ＳＧＳ０〜ＳＧＳ３）に、必要な電圧を転送する。図８は、ＳＧＳドライバ６２−０の回路図である。その他のＳＧＳドライバ６２−１〜６２−３も同様の構成を有する。

図示するようにＳＧＳドライバ６２は、高耐圧ｎチャネルＭＯＳトランジスタ１２０、１２１、及びレベルシフタＬ／Ｓ６を備えている。トランジスタ１２０は、電流経路の一端に電圧ＶＳＧＳが与えられ、電流経路の他端が、対応する信号線ＳＧＳＤ（ＳＧＳドライバ６２−ｋではＳＧＳＤｋ、ｋは０〜３のいずれか）に接続され、ゲートにレベルシフタＬ／Ｓ６の出力が与えられる。レベルシフタＬ／Ｓ６は、読み出し時において電圧ＶＲＥＡＤＨを受け、この電圧ＶＲＥＡＤＨをレベルシフトして出力する。トランジスタ１２１は、ソースに負電圧ＶＢＢが印加され、ドレインが、対応する信号線ＳＧＳＤに接続され、ゲートに信号ＵＳＥＬ２が与えられる。信号ＵＳＥＬ２は、書き込み時には、全てのＳＧＳドライバ６２において、例えば制御回路１６によって“Ｈ”レベルとされる。他方、読み出し時には、当該ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリングに対応する際に“Ｌ”レベル（例えばＶＢＢ）とされ、それ以外のＳＧＤドライバ６１では“Ｈ”レベルとされる。

以上の構成において、読み出し時において、選択ワード線を含むＮＡＮＤストリング１７に接続されたセレクトゲート線ＳＧＳに対応するＳＧＳドライバ６２では、トランジスタ１２０がオン状態とされ、トランジスタ１２１がオフ状態とされることにより、電圧ＶＳＧＳが、対応する信号線ＳＧＳＤに転送される。電圧ＶＳＧＳは、選択トランジスタＳＴ２をオンさせる電圧である。他方、それ以外のＳＧＳドライバ６２では、トランジスタ１２１がオン状態とされ、トランジスタ１２０がオフ状態とされることにより、負電圧ＶＢＢがが信号線ＳＧＳＤに転送される。

書き込み時には、全てのＳＧＳドライバ６２において、トランジスタ１２０がオフ状態、トランジスタ１２１がオン状態とされ、信号線ＳＧＳＤには負電圧ＶＢＢが転送される。

１．１．４．５ ＢＧドライバ６４について
次にＢＧドライバ６４について説明する。ＢＧドライバ６４は、例えば図６で説明したＣＧドライバ６０において、ＶＣＧＳＥＬが転送される経路を廃したものに相当する。すなわち、書き込み時にはトランジスタ１０１または１０４によってＶＰＡＳＳまたはＶＩＳＯをバックゲート線ＢＧに転送し、読み出し時にはトランジスタ１０１によってＶＲＥＡＤをバックゲート線ＢＧに転送する。

１．１．５ センスアンプ１３及びデータラッチ１４について
次に、センスアンプ１３及びデータラッチ１４の構成について、図９を用いて説明する。図９はセンスアンプ１３及びデータラッチ１４の回路図であり、図９に示す構成がビット線ＢＬ毎に設けられている。

１．１．５．１ センスアンプ１３について
まずセンスアンプ１３について説明する。図示するようにセンスアンプ１３は、大まかにはビット線フックアップ部１３０、センスアンプ部１３１、及びデータ保持部１３２を備えている。

ビット線フックアップ部１３０は、高耐圧型のｎチャネルＭＯＳトランジスタ１３３及び１３４を備えている。トランジスタ１３３は、ゲートに信号ＢＬＳが印加され、電流経路の一端が対応するビット線ＢＬに接続され、他端がノードＢＬＩに接続される。トランジスタ１３４は、ゲートに信号ＢＩＡＳが印加され、電流経路の一端が対応するビット線ＢＬに接続され、他端は固定電位とされたノードＢＬＢＩＡＳが印加される。

センスアンプ部１３１は、低耐圧型のｎチャネルＭＯＳトランジスタ１３５〜１４２、低耐圧型のｐチャネルＭＯＳトランジスタ１４３〜１４６、及びキャパシタ素子１４７を備えている。

ＭＯＳトランジスタ１３５は、電流経路の一端が対応するノードＢＬＩに接続され、他端がノードＣＯＭ２に接続され、ゲートに信号ＢＬＣが印加される。

ＭＯＳトランジスタ１４４は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ１４０は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＳＲＣ＿ＧＮＤに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ１４３は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ１３９は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ１４１は、電流経路の一端がノードＣＯＭ１に接続され、他端が共通バスＣＢＳＡに接続され、ゲートに信号ＳＥＴが入力される。共通バスＣＢＳＡは、センスアンプ部１３１とデータラッチ１４とを接続するバスである。ＭＯＳトランジスタ１３６は、電流経路の一端が、電源電圧ＶＤＤが印加されるノードＮ＿ＶＤＤに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＢＬＸが入力される。ＭＯＳトランジスタ１３８は、電流経路の一端がノードＳＥＮに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＸＸＬが入力される。ＭＯＳトランジスタ１３７は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＳＥＮに接続され、ゲートに信号ＨＬＬが入力される。

キャパシタ素子１４７は、一方の電極がノードＳＥＮに接続され、他方の電極にクロックＣＬＫが入力される。

ＭＯＳトランジスタ１４２は、電流経路の一端がノードＩＮＶに接続され、他端が共通バスＣＢＳＡに接続され、ゲートに信号ＲＳＴ＿Ｎが入力される。ＭＯＳトランジスタ１４６は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＳＥＮに接続される。ＭＯＳトランジスタ１４５は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ１４６の電流経路の他端に接続され、ゲートに信号ＳＴＢｎが入力される。

データ保持部１３２は、ＭＯＳトランジスタ１４２、１４６の接続ノードであるノードＩＮＶにおけるデータをラッチする。すなわちデータ保持部１３２は、ｎチャネルＭＯＳトランジスタ１４８〜１５０及びｐチャネルＭＯＳトランジスタ１５１〜１５３を備えている。

ＭＯＳトランジスタ１４８は、電流経路の一端がノードＩＮＶに接続され、ゲートに信号ＳＴＢｎが入力される。ＭＯＳトランジスタ１４９は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がＭＯＳトランジスタ１４８の電流経路の他端に接続され、ゲートがノードＬＡＴに接続される。ノードＮ＿ＶＳＳには、電圧ＶＳＳ（例えば０Ｖ）が印加される。ＭＯＳトランジスタ１５２は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ１５１は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ１５２の電流経路の他端に接続され、ゲートに信号ＲＳＴ＿Ｐが入力される。ＭＯＳトランジスタ１５０は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ１５３は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。

上記の信号ＳＥＴ、ＲＳＴ＿Ｎは、リセット動作時において“Ｈ”とされ、これによりノードＣＯＭ１、ＩＮＶは“Ｌ”レベル（０Ｖ）とされ、ノードＬＡＴは“Ｈ”レベル（ＶＤＤ）とされる。他方、通常動作時には“Ｌ”レベルとされ、トランジスタ１４１、１４２はオフ状態とされる。更に信号ＲＳＴ＿Ｎは、センスアンプ１３のデータをデータラッチ１４に転送する際に“Ｈ”レベルとされる。また信号ＲＳＴ＿Ｐは、リセット動作時に“Ｈ”とすることが可能とされ、通常動作時には“Ｌ”レベルとされる。

上記の構成において、データの書き込み時には、信号ＢＬＳが“Ｈ”レベルとされて、ビット線ＢＬはそれぞれ対応するセンスアンプ部１３１に接続される。また信号ＢＬＣが“Ｈ”レベルとされて、トランジスタ１３５がオン状態とされる。信号ＢＩＡＳは“Ｌ”レベルとされ、トランジスタ１３４はオフ状態である。更に、書き込みデータがデータラッチ１４からデータ保持部１３２に転送される。選択ビット線（電荷を注入して閾値を上昇させるべきメモリセルに対応するビット線）に対応するセンスアンプ１３ではノードＩＮＶ＝“Ｈ”、ＬＡＴ＝“Ｌ”とされる。よって、トランジスタ１４３、１３９がオフ状態、トランジスタ１４４、１４０がオン状態とされ、選択ビット線には０Ｖが与えられる。非選択ビット線に対応するセンスアンプ１３ではノードＩＮＶ＝“Ｌ”、ＬＡＴ＝“Ｈ”とされる。よって、トランジスタ１４４、１４０がオフ状態、トランジスタ１４３、１３９がオン状態とされる。その結果、トランジスタ１３６によって、非選択ビット線はＶＤＤまで充電される。

データの読み出しは、例えば２回にわたって行われる。１回目の読み出し時には、全てのセンスアンプ１３において信号ＢＬＳが“Ｈ”レベルとされて、ビット線ＢＬはそれぞれ対応するセンスアンプ部１３１に接続される。また信号ＢＬＣが“Ｈ”レベルとされて、トランジスタ１３５がオン状態とされる。そして、まずトランジスタ１３６が、トランジスタ１４３、１３９の電流経路及びノードＣＯＭ１、ＣＯＭ２を介してビット線ＢＬを充電する。ビット線ＢＬの電位は、トランジスタ１３５により電位ＶＢＬ（例えば０．５Ｖ）に設定される。また、トランジスタ１３７により、キャパシタ素子１４７が充電され、ノードＳＥＮの電位が上昇する。

対応するメモリセルがオン状態であれば、ノードＳＥＮの電位は低下し、トランジスタ１４６はオン状態となる。そして信号ＳＴＢｎを“Ｈ”レベルにすることで、ノードＩＮＶは“Ｈ”、ノードＬＡＴは“Ｌ”となる。その結果、トランジスタ１４４、１４０がオン状態となり、ビット線ＢＬは０Ｖに固定される。他方、対応するメモリセルがオフ状態であれば、ノードＳＥＮの電位は低下せず、トランジスタ１４６はオフ状態である。よって、ノードＩＮＶは“Ｌ”、ノードＬＡＴは“Ｈ”を維持する。

２回目の読み出しは、１回目の読み出しにおいて対応するメモリセルがオフ状態であったと判断されたビット線についてのみ行われる。このビット線に対応するセンスアンプ１３の動作は、１回目の読み出し時と同様である。他方、１回目の読み出しにおいて対応するメモリセルがオン状態であったと判断されたビット線についは、対応するセンスアンプ１３においてトランジスタ１３４がオン状態とされ、ビット線ＢＬはノードＢＬＢＩＡＳに接続されて固定電位とされる。

その後、データ制御回路１５によって選択されたセンスアンプ１３では、トランジスタ１４２がオン状態とされて、保持回路１３２内のデータが共通バスＣＢＳＡを介してデータラッチ１４に転送される。

１．１．５．２ データラッチ１４について
次に、引き続き図９を参照してデータラッチ１４について説明する。図示するようにデータラッチ１４は、第１ラッチ回路１６０、第２ラッチ回路１６１、演算部１６２、及び転送部１６３を備えている。これらの回路は共通データバスＣＢＤＬで接続されており、前述の通りこれらの回路の組み合わせが、ビット線ＢＬ毎、つまり図９に示す構成のセンスアンプ部１３１毎に設けられている。

第１、第２ラッチ回路１６０、１６１はそれぞれ、書き込みデータ及び読み出しデータを１ビットずつ保持可能である。演算部１６２は、書き込みデータ及び読み出しにつき必要な演算を行うと共に、センスアンプ部１３１と第１、第２ラッチ回路１６０、１６１との間でデータを転送する。転送部１６３は、図示せぬ入出力回路と第１、第２ラッチ回路１６０、１６１との間でデータを転送する。

データの読み出し時には、センスアンプ１３のデータ保持部１３２のデータが、トランジスタ１４２を介して演算部１６２に転送され、更に第１ラッチ回路１６０または第２ラッチ回路１６１に転送される。その後、読み出しデータは転送部１６３により、図示せぬホスト機器へ転送される。

データの書き込み時には、ホスト機器からの書き込みデータが、転送部１６３により第１ラッチ回路１６０または第２ラッチ回路１６１に転送される。その後、演算部１６２により書き込みデータがトランジスタ１４２を介してデータ保持部１３２に転送される。すると、データ保持部１３２におけるノードＩＮＶ及びＬＡＴが、書き込みデータに応じた電位とされ、その結果、ビット線ＢＬも書き込みデータに応じた電位とされる。

１．２ 半導体記憶装置１の動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリ１の動作について説明する。

１．２．１ 書き込みシーケンスについて
まず、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とベリファイ動作との繰り返しである。プログラム動作とは、電荷蓄積層に電荷を注入してメモリセルトランジスタＭＴの閾値を上昇させるための動作である。ベリファイ動作とは、プログラム動作の直後にデータを読み出し、閾値が所定の値に達したか否かを判定する動作である。ベリファイ動作にパス（pass）すると、そのメモリセルトランジスタＭＴについての書き込みは完了する。

図１０は、書き込み動作の詳細を示すフローチャートである。図示するように、ロウデコーダ１１はいずれかのワード線ＷＬを選択する（ステップＳ２０）。そして、選択ワード線ＷＬに関連付けられた２つのページに、連続してデータがプログラムされる（ステップＳ２１）。図２の例であると、同一のメモリグループＧＰ内において同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴの集合によって１ページが構成される。そしてワード線ＷＬは４つのメモリグループＧＰ０〜ＧＰ３で共有されている。つまり、１ブロックＢＬＫにつき、１本のワード線ＷＬには４ページが割り当てられることになる。そして、あるワード線ＷＬが選択されると、この選択ワード線ＷＬに関連付けられた４ページのうち、例えばまずメモリグループＧＰ０内のページにデータがプログラムされ、引き続きメモリグループＧＰ１内のページにデータがプログラムされる。この連続してプログラムされる書き込みデータは、データラッチ１４の第１ラッチ回路１６０及び第２ラッチ回路１６１に保持されている。

次に、上記連続してプログラムされた２ページのデータが連続してベリファイされる（ステップＳ２２）。ベリファイにミスすれば（ステップＳ２３、ＮＯ）、つまりメモリセルトランジスタＭＴの閾値が所望の値にまで上昇していなければ、ステップＳ２１に戻ってプログラムを繰り返す。ベリファイにパスすれば（ステップＳ２３、ＹＥＳ）、つまりメモリセルトランジスタＭＴの閾値が所望の値にまで上昇していれば、書き込みデータが残っているか否か確認する。書き込みデータが残っていなければ（ステップＳ２４、ＹＥＳ）、処理は終了する。

書き込みデータが残っており（ステップＳ２４、ＮＯ）、ステップＳ２１、Ｓ２２で選択されたページが、ステップＳ２０で選択されたワード線ＷＬに関連付けられたページのうちの最終ページで無い場合（ステップＳ２５、ＮＯ）、次のページを選択して（ステップＳ２６）、ステップＳ２１に戻る。最終ページである場合（ステップＳ２５、ＹＥＳ）、すなわち、図２の例であればメモリグループＧＰ２、ＧＰ３に割り当てられたページであった場合、次のワード線ＷＬを選択して（ステップＳ２８）、ステップＳ２１に戻る。このとき、データラッチ１４のラッチ回路１６０、１６１内のデータも、次の２ページ分の書き込みデータに更新される。以上の処理が、全データのプログラムが完了するか（ステップＳ２４、ＹＥＳ）、または当該ブロックＢＬＫの最終ワード線ＷＬについてまで行われる（ステップＳ２７、ＹＥＳ）まで繰り返される。

このように本実施形態では、２ページに対して連続してプログラムが行われ、引き続きこの２ページに対して連続してベリファイが行われる。そしてこの組み合わせが、ベリファイにパスするまで繰り返される。更に、ベリファイにパスすれば、次の２ページに対して同様の処理が実行される。

上記書き込み動作の具体例を、図１１に示すメモリセルアレイ１０の場合を例に挙げて説明する。図１１は、あるブロックＢＬＫにおいて、１本のビット線ＢＬに接続されたＮＡＮＤストリングを示している。つまり、メモリセルアレイ１０では、図１１に示す構成が、図面を記載した紙面の奥行き方向に沿って複数設けられ、奥行き方向で同一列に並ぶＮＡＮＤストリングは、セレクトゲート線ＳＧＤ、ＳＧＳを共有して、１つのメモリグループＧＰを構成する。

図示するように、１つのブロックＢＬＫは１２個のメモリグループＧＰ０〜ＧＰ１１を備え、またワード線ＷＬの本数は４８本であり、各メモリセルトランジスタＭＴが１ビットデータを保持する。

そして、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリング（メモリグループＧＰ０〜ＧＰ１１）の各々において、ワード線ＷＬ０に接続されたメモリセルの集合を、それぞれページＰＧ０〜ＰＧ１１と呼ぶ。同様に、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリング（メモリグループＧＰ０〜ＧＰ１１）の各々において、ワード線ＷＬ１に接続されたメモリセルの集合を、それぞれページＰＧ１２〜ＰＧ２３と呼ぶ。よって、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリング（メモリグループＧＰ０〜ＧＰ１１）の各々において、最終ワード線ＷＬ４７に接続されたメモリセルの集合は、それぞれページＰＧ５６４〜ＰＧ５７５となる。

図１２は、図１１に示すメモリセルアレイ１０におけるデータ書き込みシーケンスを示すタイミングチャートである。また図１３は、図１２の時刻ｔ０〜ｔ４の期間における選択ブロックの各配線の電圧を示すタイミングチャートである。

図１２に示すように、まず時刻ｔ０及びｔ１において、ページＰＧ０及びＰＧ１に連続してデータがプログラムされる。より具体的には図１３に示すように、セレクトゲート線ＳＧＤ０が選択された状態で、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ１〜ＷＬ４７に電圧ＶＰＡＳＳが印加される。ＶＰＧＭは、電荷蓄積層に電荷を注入するための高電圧である。またＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタをオンさせる電圧である（但しＶＰＡＳＳ＜ＶＰＧＭ）。この結果、セレクトゲート線ＳＧＤ０及び選択ワード線ＷＬ０を含むＮＡＮＤストリングにはチャネルが形成され、ビット線の電位（書き込みデータ）に応じて選択トランジスタＳＴ１がオン状態となる。選択トランジスタＳＴ１がオン状態とされたＮＡＮＤストリングでは、例えば０Ｖがチャネルに転送され、これによりメモリセルトランジスタＭＴ０の電荷蓄積層に電荷が注入される。他方、選択トランジスタＳＴ１がカットオフされたＮＡＮＤストリングでは、チャネルが電気的にフローティングの状態とされ、これによりチャネルの電位がワード線ＷＬとのカップリングにより上昇し、電荷蓄積層への電荷の注入が抑制される。

引き続き、セレクトゲート線ＳＧＤ１が選択された状態で、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、非選択ワード線ＷＬ１〜ＷＬ４７に電圧ＶＰＡＳＳが印加される。これにより、セレクトゲート線ＳＧＤ１に接続されたＮＡＮＤストリングにおけるメモリセルトランジスタＭＴ０にデータがプログラムされる。

以上の間、電圧ＶＲＤＥＣは電圧ＶＰＧＭＨで一定である。また選択ワード線ＷＬ０に対応する信号線ＣＧ０の電位は電圧ＶＰＧＭ一定であり、非選択ワード線ＷＬ１〜ＷＬ４７に対応する信号線ＣＧ１〜ＣＧ４７の電位は電圧ＶＰＡＳＳ一定である。

次に図１２の時刻ｔ２及びｔ３において、直前にプログラムされたページＰＧ０及びＰＧ１のデータが連続してベリファイされる。より具体的には図１３に示すように、セレクトゲート線ＳＧＤ０及びＳＧＳ０が選択された状態で、選択ワード線ＷＬ０に電圧ＶＳＬＣＶが印加され、非選択ワード線ＷＬ１〜ＷＬ４７に電圧ＶＲＥＡＤが印加される。電圧ＶＳＬＣＶは選択ワード線に印加すべき電圧であり、読み出したいデータ（閾値レベル）に応じた電圧である。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタをオンさせる電圧である（ＶＲＥＡＤ＞ＶＳＬＣＶ）。この結果、セレクトゲート線ＳＧＤ０及びＳＧＳ０に接続されたＮＡＮＤストリングにおいて、メモリセルトランジスタＭＴ０がオン状態とされれば、対応するビット線ＢＬからソース線ＳＬに電流が流れる。他方、オフ状態であれば、電流は流れない。この電流をセンスアンプ１３が検知することで、データが読み出される。

引き続き、選択ワード線ＷＬ０に電圧ＶＳＬＣＶが印加された状態で、セレクトゲート線ＳＧＤ１及びＳＧＳ１が選択される。これにより、セレクトゲート線ＳＧＤ１、ＳＧＳ１に接続されたＮＡＮＤストリングにおけるメモリセルトランジスタＭＴ０からデータが読み出される。

以上の間、電圧ＶＲＤＥＣは電圧ＶＲＥＡＤＨで一定である。また選択ワード線ＷＬ０に対応する信号線ＣＧ０の電位は電圧ＶＳＬＣＶ一定であり、非選択ワード線ＷＬ１〜ＷＬ４７に対応する信号線ＣＧ１〜ＣＧ４７の電位は電圧ＶＲＥＡＤ一定である。

なおプログラム及びベリファイ動作の間、非選択ブロックでは信号ＴＧ＝“Ｌ”とされてトランジスタ５０、５１、５３、５５はオフ状態とされる。そして、トランジスタ５２、５４がオン状態とされて、セレクトゲート線ＳＧＤ、ＳＧＳは例えば負電位ＶＢＢとされ、選択トランジスタＳＴ１、ＳＴ２はオフ状態とされる。また、ワード線ＷＬ０〜ＷＬ７は電気的にフローティングの状態とされる。

以上により、ページＰＧ０及びＰＧ１に対する最初のプログラム及びベリファイが終了する。そして、時刻ｔ４〜ｔ７において、ページＰＧ０及びＰＧ１に対するプログラム及びベリファイが繰り返され、更に時刻ｔ８〜ｔ１１でも同様の動作が繰り返される。

時刻ｔ８〜ｔ１１における３回目のプログラムでベリファイにパスすると、次にページＰＧ２及びＰＧ３に対するデータの書き込みが開始される。すなわち、時刻ｔ１２から、ページＰＧ２及びＰＧ３に連続してデータがプログラムされ、引き続きページＰＧ２及びＰＧ３のデータが連続してベリファイされる。この際の信号線の波形は、図１３において、ＳＧＤ０〜ＳＧＤ１及びＳＧＳ０〜ＳＧＳ１をＳＧＤ２〜ＳＧＤ３及びＳＧＳ２〜ＳＧＳ３に置き換えたものと同様である。

このようにして、以後、ページＰＧ４から最終ページＰＧ５７５まで、２ページ単位でプログラムとベリファイを繰り返す。なお、ベリファイ時には、選択ストリングのセレクトゲート線ＳＧＳだけでなく、非選択ストリングのセレクトゲート線ＳＧＳをも“Ｈ”レベルにしても良い。

１．２．２ 読み出しシーケンスについて
次に、読み出し動作の詳細について説明する。データの読み出しは、１ページ毎に順次行われる。図１４及び図１５は読み出し動作の具体例を示しており、図１４は図１１に示す例におけるデータ読み出しシーケンスを示すタイミングチャートであり、図１５は図１４の時刻ｔ０〜ｔ３の期間における各配線の電圧を示すタイミングチャートである。

図１４に示すように、データの読み出しはページＰＧ０から最終ページＰＧ５７５の順で行われる。

まず、ワード線ＷＬ０が選択されることで、ページＰＧ０〜ＰＧ１１まで順次データが読み出される。この際、図１５に示すように、選択ワード線ＷＬ０の電位は電圧ＶＳＬＣＶで一定とされ、非選択ワード線ＷＬ１〜ＷＬ４７の電位は電圧ＶＲＥＡＤで一定である。この状態で、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１及びＳＧＳ０〜ＳＧＳ１１が順次選択される。ページＰＧ０〜ＰＧ１１の読み出しの期間、選択ワード線ＷＬ０に対応する信号線ＣＧ０の電位は電圧ＶＳＬＣＶで一定とされ、非選択ワード線ＷＬ１〜ＷＬ４７に対応する信号線ＣＧの電位は電圧ＶＲＥＡＤで一定とされる。

その後、時刻ｔ４において、ワード線ＷＬ１が選択される。その状態で、同じようにしてセレクトゲート線ＳＧＤ０〜ＳＧＤ１１及びＳＧＳ０〜ＳＧＳ１１が順次選択される。これにより、ページＰＧ１２〜ＰＧ２３のデータが順次読み出される。このページＰＧ１２〜ＰＧ２３の読み出しの期間、選択ワード線ＷＬ１に対応する信号線ＣＧ１の電位は電圧ＶＳＬＣＶで一定とされ、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ４７に対応する信号線ＣＧの電位は電圧ＶＲＥＡＤで一定とされる。その後、同様にしてページＰＧ２４〜ＰＧ５７５のデータが読み出される。

以上の読み出し動作の期間（ＰＧ０〜ＰＧ５７５の読み出しの期間）、電圧ＶＲＤＥＣは電圧ＶＲＥＡＤＨで一定とされる。

なお読み出しの際も、非選択ストリングのセレクトゲート線ＳＧＳが“Ｈ”レベルとされても良い。

１．３ 本実施形態に係る効果
第１実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ１の動作速度を向上出来る。本効果につき、以下説明する。

上記実施形態で説明した三次元積層型のＮＡＮＤ型フラッシュメモリでは、ページインクリメントの方式として、まずいずれかのワード線を選択した状態で、ストリング（メモリグループＧＰ）を順次選択している。本方式であると、個々のメモリセルトランジスタＭＴが１ビットデータを保持するＳＬＣ（single level cell）方式のＮＡＮＤ型フラッシュメモリの場合、下位アドレスをストリングアドレス（メモリグループ、すなわちセレクトゲート線を指定するアドレス）に割り当て、上位アドレスをワード線アドレスに割り当てることが出来る。従って、アドレスの割り当てが非常に簡易となる。

このようなアドレス割り当ての場合におけるデータの書き込みシーケンスとしては、図１６のような方法が考えられる。図１６は、比較例として示したデータ書き込みシーケンス時における各配線の電圧を示すタイミングチャートである。

図示するように比較例では、１ページ毎にプログラムとベリファイを繰り返す。従って比較例では、１回の動作毎にワード線を駆動しなければならない。しかし、図１乃至図４で説明したような三次元積層型のＮＡＮＤ型フラッシュメモリでは、複数のワード線が積層されているため、二次元にメモリセルが配列されたＮＡＮＤ型フラッシュメモリに比べて、単位長さ当たりのワード線容量が大きくなる。そのため、図１６の方法では動作速度が低下し、あるいは消費電流の面で劣ってしまうおそれがある。

これに対して本実施形態に係る構成であると、上記問題点を解消し、動作速度を向上し、消費電流を低減出来る。すなわち本実施形態では、例えば図１２で説明したように、２ページに対して連続してプログラムを行い、その後、この２ページに対してベリファイを連続して行う。この連続動作の期間、選択ワード線を変える必要は無く、セレクトゲート線だけを変えれば良い。従って、ベリファイ動作の期間の大きな割合を占めるワード線安定化待ち時間を省くことが出来る（例えば図１３の期間ｔ２〜ｔ４参照）。

また、プログラム動作及びベリファイ動作の双方において、連続動作の期間、電圧ＶＲＤＥＣ及び信号線ＣＧの電位を一定にしておくことが出来る（例えば図１３の期間ｔ０〜ｔ２、及び期間ｔ２〜ｔ４参照）。特に電圧ＶＲＤＥＣは、電圧ＶＰＧＭＨ及びＶＲＥＡＤＨという非常に大きな電圧であり、充電に時間を要する。図１６に示す比較例では、１回の動作毎に電圧ＶＲＤＥＣ及び信号線ＣＧの電位を切り替えなければならないが、本実施形態ではその必要が無い。従って、動作速度を向上出来、更に消費電流を低減出来る。

また、ベリファイ時においてワード線安定化待ち時間を省く効果は、読み出し時にも同様に得られる。図１５で説明したように、同一ブロック内において、属するストリング（メモリグループＧＰ）は異なるが同一のワード線に関連付けられる複数ページからデータを読み出す際には、ワード線の電位を一定に保ち、セレクトゲート線のみを変えていけば良い。

なお、本実施形態はＳＬＣタイプのＮＡＮＤ型フラッシュメモリを例に挙げた。ＳＳＤ（solid state drive）等の機器では、ほとんどのデータをフラッシュメモリにまずＳＬＣ方式で書くことが通常である。従って本実施形態はこのような機器に適用することで、高速化等の効果がより顕著となる。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、連続してプログラム及びベリファイするページ数を、２ページではなく３ページにしたものである。以下では、以下では、第１実施形態と異なる点についてのみ説明する。

２．１ ＮＡＮＤ型フラッシュメモリの構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成は、上記第１実施形態において、データラッチ１４の保持するラッチ回路の数を２個から３個に増やしたものである。より具体的には、図９に示す構成において、データラッチ１４内に第３ラッチ回路を追加したものに相当する。これによりデータラッチ１４は、１本のビット線ＢＬあたり３ビットのデータを保持することが出来る。

２．２ データの書き込みシーケンスについて
次に、本実施形態に係るデータの書き込み動作について説明する。前述の通り、本実施形態のデータ書き込みフローは、第１実施形態で説明した図１０において、ステップＳ２１及びＳ２２のページ数を、２ページから３ページに増やしたものである。

書き込みシーケンスの具体例につき、図１７及び図１８を用いて説明する。図１７は、本実施形態に係るデータ書き込みシーケンスを示すタイミングチャートであり、図１８は、図１７の時刻ｔ０〜ｔ６の期間における各配線の電圧を示すタイミングチャートである。

図１７に示すように、まず時刻ｔ０〜ｔ２において、ページＰＧ０〜ＰＧ３に連続してデータがプログラムされる。より具体的には図１８に示すように、セレクトゲート線ＳＧＤ０が選択された状態で、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、次にセレクトゲート線ＳＧＤ１が選択された状態で、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加され、次にセレクトゲート線ＳＧＤ２が選択された状態で、選択ワード線ＷＬ０に電圧ＶＰＧＭが印加される。この間、電圧ＶＲＤＥＣは電圧ＶＰＧＭＨで一定である。また選択ワード線ＷＬ０に対応する信号線ＣＧ０の電位は電圧ＶＰＧＭ一定であり、非選択ワード線ＷＬ１〜ＷＬ４７に対応する信号線ＣＧ１〜ＣＧ４７の電位は電圧ＶＰＡＳＳ一定である。

次に図１７の時刻ｔ３〜ｔ５において、ページＰＧ０〜ＰＧ２のデータが連続してベリファイされる。より具体的には図１８に示すように、選択ワード線ＷＬ０に電圧ＶＳＬＣＶが印加された状態で、セレクトゲート線ＳＧＤ０〜ＳＧＤ２及びＳＧＳ０〜ＳＧＳ２が順次選択される。この間、電圧ＶＲＤＥＣは電圧ＶＲＥＡＤＨで一定である。また選択ワード線ＷＬ０に対応する信号線ＣＧ０の電位は電圧ＶＳＬＣＶ一定であり、非選択ワード線ＷＬ１〜ＷＬ４７に対応する信号線ＣＧ１〜ＣＧ４７の電位は電圧ＶＲＥＡＤ一定である。

以上の動作を繰り返すことで、最終ページＰＧ５７５までデータを３ページ単位で書き込む。

読み出しシーケンスは第１実施形態と同様であるので説明は省略する。

２．３ 本実施形態に係る効果
本実施形態に係る構成であると、第１実施形態に比べて、ワード線電圧安定化待ち時間をより一層短縮出来、更に電圧ＶＲＤＥＣ及び信号線ＣＧの電位の切り替え回数を削減出来る。

よって、第１実施形態よりも更に動作の高速化及び消費電流の低減を図ることが出来る。

なお、本実施形態では連続してプログラム及びベリファイするページ数が３ページで有る場合を例に説明した。しかし、これはデータラッチ１４内のラッチ回路の数に依存し、ＳＬＣ方式であれば、ラッチ回路の数だけ連続してプログラム及びベリファイ出来る。換言すれば、データラッチ１４がビット線ＢＬ１本あたりに保持可能なデータのビット数だけ連続してプログラム及びベリファイ出来る。例えば、ラッチ回路の数が４個であれば、４ページに連続してプログラム及びベリファイ出来る。５個以上の場合も同様である。

３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態を、ＭＬＣ（multi-level cell）方式のＮＡＮＤ型フラッシュメモリに適用したものである。以下では、第１実施形態と異なる点についてのみ説明する。

３．１ ＮＡＮＤ型フラッシュメモリの構成について
本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、第１実施形態で説明した図１乃至図９の通りである。第１実施形態と異なる点は、メモリセルトランジスタＭＴの各々は少なくとも４つの閾値を持つことが可能であり、この４つの閾値によって４種類のデータが判別可能とされる点である。つまり、個々のメモリセルトランジスタＭＴは、図１９に示すように、２ビットのデータ（４値データ）を保持可能とされている。図１９では“００”を例に挙げているが、このほかに“０１”、“１０”、及び“１１”データを保持することが出来る。ここで、図１９に示すように、２ビットのそれぞれを上位ビット（upper bit）及び下位ビット（lower bit）と定義し、データの書き込みは下位ビットから行う場合を例にして以下説明する。また、ＳＬＣ方式の場合と同様に、ＭＬＣ方式の場合も、複数の下位ビットデータが一括して書き込まれ（または読み出され）、また複数の上位ビットデータが一括して書き込まれる（読み出される）。これをそれぞれ下位ページ及び上位ページと呼ぶ。

３．２ データの書き込みシーケンスについて
次に、書き込み動作の詳細について、図２０を用いて説明する。図２０は、書き込み動作を示すフローチャートである。前述の通り書き込み動作は、大まかには下位ページデータ書き込みと、上位ページデータ書き込みとの組み合わせである。そしてそれぞれの動作は、第１実施形態において図１０で説明した動作とほぼ同様である。

図２０に示すように、まず下位ページデータの書き込みが行われる。すなわち、ロウデコーダ１１がいずれかのワード線ＷＬを選択する（ステップＳ４０）。そして、選択ワード線ＷＬに関連付けられた２つの下位ページに、連続してデータがプログラムされる（ステップＳ４１）。つまり、例えばまずメモリグループＧＰ０内のいずれかの下位ページにデータがプログラムされ、引き続きメモリグループＧＰ１内のいずれかの下位ページ（このページは、メモリグループＧＰ０において直前にプログラムされた下位ページと、選択ワード線を共有する）にデータがプログラムされる。

次に、上記連続してプログラムされた２ページの下位ビットデータが連続してベリファイされる（ステップＳ４２）。ベリファイにミスすれば（ステップＳ４３、ＮＯ）、ステップＳ４１に戻ってプログラムを繰り返す。ベリファイにパスすれば（ステップＳ４３、ＹＥＳ）、書き込むべき下位ビットデータが残っているか否か確認する。残っていなければ（ステップＳ４４、ＹＥＳ）、下位ページデータの書き込みは終了する。

書き込むべき下位ビットデータが残っており（ステップＳ４４、ＮＯ）、ステップＳ４１、Ｓ４２で書き込み・ベリファイされたページが、ステップＳ４０で選択されたワード線に関連付けられた下位ページのうちの最終ページで無い場合（ステップＳ４５、ＮＯ）、次のページが選択されてステップＳ４１に戻る。最終ページである場合（ステップＳ４５、ＹＥＳ）、次のワード線が選択されて（ステップＳ４７、ＮＯ、ステップＳ４８）、ステップＳ４１に戻る。

以上のようにして下位ビットデータの書き込みが終了すると、次に上位ビットデータが書き込まれる。すなわちロウデコーダ１１は、下位ページ書き込みの際にステップＳ４０で最初に選択されたワード線ＷＬを選択する（ステップＳ５０）。そして、選択ワード線ＷＬに関連付けられた上位ページにデータがプログラムされる（ステップＳ５１）。次に、ステップＳ５１でプログラムされた上位ページデータがベリファイされる（ステップＳ５２）。ステップＳ５１〜Ｓ５２はステップＳ４１〜Ｓ４２と異なり、１ページ単位で行われる。ステップＳ５３においてベリファイにミスすれば（ステップＳ５３、ＮＯ）、ステップＳ５１に戻ってプログラムを繰り返す。ベリファイにパスすれば（ステップＳ５３、ＹＥＳ）、書き込むべき上位ビットデータが残っているか否か確認する。残っていなければ（ステップＳ５４、ＹＥＳ）、データの書き込み動作は終了する。

書き込むべき上位ビットデータが残っており（ステップＳ５４、ＮＯ）、ステップＳ５１、Ｓ５２で書き込み・ベリファイされたページが、ステップＳ５０で選択されたワード線に関連付けられた上位ページのうちの最終ページで無い場合（ステップＳ５５、ＮＯ）、次のページを選択してステップＳ５１に戻る。最終ページである場合（ステップＳ５５、ＹＥＳ）、次のワード線を選択して（ステップＳ５７、ＮＯ、ステップＳ５８）、ステップＳ５１に戻る。

このように本実施形態では、下位ビットデータを書き込む際には、第１実施形態と同様に２ページに対して連続してプログラムが行われ、引き続きこの２ページに対して連続してベリファイが行われる。そしてこの組み合わせが、ベリファイにパスするまで繰り返される。そしてベリファイにパスすれば、次の２ページに対して同様の処理が実行される。

これに対して上位ビットデータを書き込む際には、１ページ毎にプログラム及びベリファイが実行される。

上記の具体例を図２１に示すメモリセルアレイ１０を例に挙げて説明する。図２１は、あるブロックＢＬＫにおいて、１本のビット線ＢＬに接続されたストリングを示しており、第１実施形態で説明した図１１に対応する。但し図２１では、各メモリセルは２ビットデータを保持する。

図示するように、各メモリグループＧＰの各ワード線ＷＬには上位ページと下位ページの２ページが関連付けられている。以下では一例として、第１実施形態で説明したページＰＧ０〜５７５が下位ページに相当し、これらのページ対応する上位ページをそれぞれページＰＧ５７６〜１１５１と呼ぶことにする。

すなわち、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリング（メモリグループＧＰ０〜ＧＰ１１）の各々において、ワード線ＷＬ０に接続されたメモリセルの下位ビットの集合を、それぞれページＰＧ０〜ＰＧ１１と呼ぶ。同様に、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリング（メモリグループＧＰ０〜ＧＰ１１）の各々において、ワード線ＷＬ１に接続されたメモリセルの下位ビットの集合を、それぞれページＰＧ１２〜ＰＧ２３と呼ぶ。よって、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリング（メモリグループＧＰ０〜ＧＰ１１）の各々において、最終ワード線ＷＬ４７に接続されたメモリセルの下位ビットの集合は、それぞれページＰＧ５６４〜ＰＧ５７５となる。

また、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリングの各々において、ワード線ＷＬ０に接続されたメモリセルの上位ビットの集合を、それぞれページＰＧ５７６〜ＰＧ５８７と呼ぶ。同様に、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリングの各々において、ワード線ＷＬ１に接続されたメモリセルの上位ビットの集合を、それぞれページＰＧ５８８〜ＰＧ５９９と呼ぶ。よって、セレクトゲート線ＳＧＤ０〜ＳＧＤ１１に接続されたＮＡＮＤストリング（メモリグループＧＰ０〜ＧＰ１１）の各々において、最終ワード線ＷＬ４７に接続されたメモリセルの上位ビットの集合は、それぞれページＰＧ１１４０〜ＰＧ１１５１となる。

図２２は、図２１に示すメモリセルアレイ１０におけるデータ書き込みシーケンスを示すタイミングチャートである。

図示するように、まず時刻ｔ０〜ｔ１４において下位ページデータ（ＰＧ０〜ＰＧ５７５）が書き込まれ、次に時刻ｔ１５〜ｔ３０において上位ページデータ（ＰＧ５７６〜ＰＧ１１５１）が書き込まれる。この際、下位ページデータが書き込まれる際には、第１実施形態で説明したのと同様に、２ページが連続してプログラム及びベリファイされる。これに対して上位ページデータが書き込まれる際には、プログラム及びベリファイは１ページずつ行われる。

図２３及び図２４は、書き込み時の各配線の電位変化を示すタイミングチャートであり、図２３は下位ページデータ書き込み時を示し、図２４は上位ページデータ書き込み時を示している。

図２３に示すように、下位ページデータ書き込み時の様子は、第１実施形態で説明した図１３と同様である。但し、ベリファイレベルは図１３とは異なり、選択ワード線には電圧ＶＬＰＶが印加される。メモリセルトランジスタの取り得る閾値電圧を、低いものから順に“ＥＰ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルとし、“ＥＰ”レベルと“Ａ”レベルとの間の電圧をＶＡＶ、“Ａ”レベルと“Ｂ”レベルとの間の電圧をＶＢＶ、そして“Ｂ”レベルと“Ｃ”レベルとの間の電圧をＶＣＶとすると、電圧ＶＬＰＶは、例えばＶＡとＶＢとの間の電圧である。

図２４に示すように、上位ページデータ書き込み時は、例えば図１６とほぼ同様である。但し、ベリファイ時には、選択ワード線にはＶＡＶ、ＶＢＶ、及びＶＣＶが順次印加される。

３．３ 本実施形態に係る効果
本実施形態によれば、個々のメモリセルが２ビットデータを保持するＭＬＣ方式のＮＡＮＤ型フラッシュメモリに対しても、上記第１実施形態で説明した方法を適用出来る。

なお本実施形態では、個々のメモリセルが２ビットデータを保持する場合を例に説明したが、もちろん３ビット（８値）以上のデータを保持する場合であっても良い。

また本実施形態では、上位ビットデータの書き込みは１ページずつ行われる。これは、データラッチ１４内のラッチ回路の数が、ビット線１本あたり２個（第１ラッチ回路１６０及び第２ラッチ回路１６１）だからである。上位ビットデータの書き込みには、上位ビットデータそのものだけでなく下位ビットデータも必要である。これは、例え上位ビットが同じであっても、下位ビットが異なれば、設定目標となる閾値が異なるからである。この下位ビットデータは、通常、データラッチ１４のラッチ回路内に保持される。

すると本実施形態の場合、第１ラッチ回路１６０と第２ラッチ回路１６１のいずれかが上位ビットを保持し、他方が下位ビットを保持する。従ってデータラッチ１４は、上位ビット書き込みの際には１ページ分のデータしか保持できない。よって本実施形態では、上位ページは１ページずつ書き込まれる。

もちろん、データラッチ１４内のラッチ回路の数を増やせば、上位ビットについても２ページずつ、またはそれ以上の単位で書き込むことが出来る。例えばデータラッチ１４が４個のラッチ回路を含む場合、つまりデータラッチ１４が１本のビット線あたり４ビットのデータを保持可能な場合、下位ビットは４ページ単位で書き込み、上位ビットは２ページ単位で書き込むことが出来る。

なお、図１９で説明したビット割り当ては一例に過ぎない。すなわち、２ビットのうちのいずれを上位／下位と定義するかは任意であるし、上位ビットと下位ビットのうち、いずれかを先に書き込むかも任意である。先に上位ビットから書き込む場合には、上記の本実施形態の説明において、「上位」と「下位」を読み替えれば良い。

４．変形例等
以上のように、本実施形態に係る半導体記憶装置１は、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、複数の前記メモリセルの制御ゲートを共通接続する複数のワード線と、前記メモリセルに対して、ページ単位でデータのプログラム及びベリファイを行う制御部(図１の回路ブロック11〜16)とを具備する。制御部は、同一のワード線に関連付けられた複数のページに対して連続してプログラムを行い(図12〜13の期間t0-t1)、更に該複数のページに対して連続してベリファイを行う(図12〜13の期間t2-t3)。

本構成によれば、複数ページに対して連続してプログラム及びベリファイ出来る。従って、ワード線電圧が安定するのを待つための時間等を短縮し、ＮＡＮＤ型フラッシュメモリの動作速度を向上出来る。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば図１２、図１４、及び図１７の例では、ページＰＧ０からデータが書き込まれ、または読み出される場合を例に説明したが、もちろん、どのページから書き込みまたは読み出しを開始するかは、ホスト機器またはコントローラから受信するページアドレスに応じて異なる。また上記実施形態では、半導体記憶装置として三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。三次元積層型のＮＡＮＤ型フラッシュメモリの具体的な構成は特に限定されるものでは無く、例えば図２に示すメモリセルアレイが実現出来る構成であれば良い。例えば、ＮＡＮＤストリングの電流経路がＵ字型の形状となる場合や、あるいは１本の柱状の形状を有する場合であっても良い。柱状の形状を有する場合、トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。また、本実施形態では、ブロックＢＬＫ単位でデータを消去する場合を例として説明したが、これに限定されることはなく、例えば複数のＮＡＮＤストリング１７単位でデータを消去してもよい。

また図２に示したメモリセルアレイは、図２５のような構成としても良い。図２５はブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、及びワード線ＷＬ４〜ＷＬ７を選択するようにしても良い。本構成によれば、ドライバ回路１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ回路、１３…センスアンプ、１４…データラッチ、１５…電圧発生回路、１６…制御回路、１７…ＮＡＮＤストリング、４０…ブロックデコーダ、６０…ＣＧドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ

Claims (9)

1. 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、
   複数の前記メモリセルの集合であり、各々がデータの消去単位となり得る複数のブロックと、
   複数の前記メモリセルの制御ゲートを共通接続する複数のワード線と、
   前記メモリセルに対して、ページ単位でデータのプログラム及びベリファイを行う制御部と、
   データをセンスするセンスアンプと、
   前記センスアンプと前記メモリセルとを電気的に接続するビット線と
   を具備し、前記ブロックは、複数の前記メモリセルが直列接続された複数のメモリストリングを含む複数のメモリグループを備え、
   同一ブロック内の複数の前記メモリグループは前記ワード線を共有し、
   前記メモリストリングは選択トランジスタを備え、
   前記メモリセルは、前記選択トランジスタを介して前記ビット線に接続され、
   前記選択トランジスタのゲートは、前記メモリグループ単位で同一のセレクトゲート線に接続され、
   前記制御部は、同一の前記ワード線に割り当てられた複数のページに対して連続してプログラムを行い、更に該複数のページに対して連続してベリファイを行い、
   前記データは、同一メモリグループ内の同一ワード線に接続された複数の前記メモリセル単位でプログラム及びベリファイされ、
   前記ベリファイは、選択ワード線に読み出し電圧を印加した状態で前記セレクトゲート線を切り替えることにより、前記複数のページに対して連続して行われ、
   前記メモリセルの各々は２ビット以上のデータを保持可能であり、
   前記制御部は、前記２ビット以上のデータのうちの第１のビットに関しては、前記複数のページに対して連続してプログラム及びベリファイを行い、前記第１のビットと異なる第２のビットに関しては、１ページずつプログラム及びベリファイを行い、
   前記制御部は、前記第１のビットにつきプログラム及びベリファイを行った後、前記第２のビットにつきプログラム及びベリファイを行う
   ことを特徴とする半導体記憶装置。
2. 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、
   複数の前記メモリセルの制御ゲートを共通接続する複数のワード線と、
   前記メモリセルに対して、ページ単位でデータのプログラム及びベリファイを行う制御部と
   を具備し、前記制御部は、同一の前記ワード線に割り当てられた複数のページに対して連続してプログラムを行い、更に該複数のページに対して連続してベリファイを行う
   ことを特徴とする半導体記憶装置。
3. 複数の前記メモリセルの集合であり、各々がデータの消去単位となり得る複数のブロックを更に備え、
   前記ブロックは、複数の前記メモリセルが直列接続された複数のメモリストリングを含む複数のメモリグループを備え、
   同一ブロック内の複数の前記メモリグループは前記ワード線を共有し、
   前記データは、同一メモリグループ内の同一ワード線に接続された複数の前記メモリセル単位でプログラム及びベリファイされる
   ことを特徴とする請求項２記載の半導体記憶装置。
4. データをセンスするセンスアンプと、
   前記センスアンプと前記メモリセルとを電気的に接続するビット線と
   を更に備え、前記メモリストリングは選択トランジスタを備え、
   前記メモリセルは、前記選択トランジスタを介して前記ビット線に接続され、
   前記選択トランジスタのゲートは、前記メモリグループ単位で同一のセレクトゲート線に接続され、
   前記ベリファイは、選択ワード線に読み出し電圧を印加した状態で前記セレクトゲート線を切り替えることにより、前記複数のページに対して連続して行われる
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記メモリセルの各々は２ビット以上のデータを保持可能であり、
   前記制御部は、前記２ビット以上のデータのうちの第１のビットに関しては、前記複数のページに対して連続してプログラム及びベリファイを行い、前記第１のビットと異なる第２のビットに関しては、１ページずつプログラム及びベリファイを行う
   ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
6. 前記制御部は、前記第１のビットにつきプログラム及びベリファイを行った後、前記第２のビットにつきプログラム及びベリファイを行う
   ことを特徴とする請求項５記載の半導体記憶装置。
7. 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、
   選択トランジスタと、互いに異なるワード線に接続された複数の前記メモリセルとが直列接続された複数のメモリストリングと
   を備える半導体記憶装置のデータ書き込み方法であって、
   第１のワード線を選択することにより、第１ページデータをプログラムすることと、
   前記第１ページデータをプログラムした後、前記第１のワード線を選択することにより、第１ページデータと異なる第２ページデータをプログラムすることと、
   前記第２ページデータをプログラムした後、前記第１のワード線を選択することにより、前記第１ページデータをベリファイすることと、
   前記第２ページデータをベリファイした後、前記第１のワード線を選択することにより、前記第２ページデータをベリファイすることと
   を具備することを特徴とする半導体記憶装置のデータ書き込み方法。
8. 前記第１、第２ページデータをベリファイしている期間、前記第１のワード線の電位は選択状態に保たれる
   ことを特徴とする請求項７記載の半導体記憶装置のデータ書き込み方法。
9. 半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数のメモリセルと、
   複数の前記メモリセルの制御ゲートを共通接続する複数のワード線と、
   複数の前記メモリセルが直列接続された複数のメモリストリングを含む複数のメモリグループと、
   前記メモリセルからページ単位でデータを読み出す制御部と
   を具備し、複数の前記メモリグループは前記ワード線を共有し、
   前記制御部は、前記ワード線の電位を一定に維持した状態で、前記メモリグループを順次選択することにより、同一の前記ワード線に関連付けられた複数のページから連続してデータを読み出す
   ことを特徴とする半導体記憶装置。

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