KR20220122845A - 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치 - Google Patents
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- 238000011017 operating method Methods 0.000 title description 5
- 230000015654 memory Effects 0.000 claims abstract description 124
- 230000004044 response Effects 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 30
- 238000012545 processing Methods 0.000 claims description 24
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000007599 discharging Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims 4
- 238000001514 detection method Methods 0.000 description 38
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 22
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 16
- 101000711846 Homo sapiens Transcription factor SOX-9 Proteins 0.000 description 13
- 102100034204 Transcription factor SOX-9 Human genes 0.000 description 13
- 101100232371 Hordeum vulgare IAT3 gene Proteins 0.000 description 11
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 10
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 10
- 101150076031 RAS1 gene Proteins 0.000 description 4
- 101150045048 Ras85D gene Proteins 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- G11C13/0023—Address circuits or decoders
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract
본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 그리고 워드 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더를 포함한다. 행 디코더는, 제1 명령과 함께 제1 행 주소가 수신되는 것에 응답하여, 워드 라인들 중 제1 행 주소에 대응하는 제1 워드 라인을 프리차지 하고, 그리고 제1 명령에 후속하는 제2 명령과 함께 제1 행 주소와 동일한 제2 행 주소가 수신되는 것에 응답하여, 제1 워드 라인의 프리차지 상태를 유지한다.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 감소된 소비 전력 및 향상된 동작 속도를 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치에 관한 것이다.
불휘발성 메모리 장치는 상 변화 메모리 장치, 강유전체 메모리 장치, 자기 메모리 장치, 저항성 메모리 장치 등과 같은 다양한 형태들로 구현될 수 있다. 불휘발성 메모리 장치는 랜덤 액세스를 지원하며, 따라서 랜덤 액세스 및 불휘발성 특성을 필요로 하는 다양한 분야에서 활용되고 있다.
불휘발성 메모리 장치를 포함하는 전자 장치에서 요구되는 주요 특성들 중 하나는 낮은 소비 전력이다. 따라서, 불휘발성 메모리 장치 또한 낮은 소비 전력으로 동작할 것이 요구되고 있다.
본 발명의 목적은 감소된 소비 전력 및 향상된 동작 속도를 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 그리고 워드 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더를 포함한다. 행 디코더는, 제1 명령과 함께 제1 행 주소가 수신되는 것에 응답하여, 워드 라인들 중 제1 행 주소에 대응하는 제1 워드 라인을 프리차지 하고, 그리고 제1 명령에 후속하는 제2 명령과 함께 제1 행 주소와 동일한 제2 행 주소가 수신되는 것에 응답하여, 제1 워드 라인의 프리차지 상태를 유지한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 불휘발성 메모리 장치가 명령 및 행 주소를 수신하는 단계, 행 주소가 이전에 수신된 이전 행 주소와 다른 것에 응답하여, 이전 행 주소에 대응하는 이전 워드 라인을 디스차지하고, 그리고 행 주소에 대응하는 워드 라인을 프리차지하는 단계, 그리고 행 주소가 이전 행 주소와 같은 것에 응답하여, 이전 워드 라인의 프리차지를 유지하는 단계를 포함한다.
본 발명의 실시 예에 따른 전자 장치는 이미지 정보를 생성하는 중앙 처리 장치, 중앙 처리 장치로부터 수신되는 이미지 정보에 기반하여 이미지 데이터를 생성하는 그래픽 처리 장치, 그래픽 처리 장치로부터 수신되는 이미지 데이터를 저장하는 프레임 버퍼, 그리고 프레임 버퍼로부터 수신되는 이미지 데이터를 표시하는 표시 장치를 포함한다. 프레임 버퍼는 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이에 연결되는 행 디코더를 포함한다. 행 디코더는, 그래픽 처리 장치로부터 수신되는 행 주소가 그래픽 처리 장치로부터 이전에 수신된 이전 행 주소와 다른 것에 응답하여, 이전 행 주소에 대응하는 이전 워드 라인을 디스차지하고, 그리고 행 주소에 대응하는 워드 라인을 프리차지한다. 행 디코더는, 행 주소가 이전 행 주소와 같은 것에 응답하여, 이전 워드 라인의 프리차지를 유지한다.
본 발명에 따르면, 불휘발성 메모리 장치는 매 클럭 사이클마다 행 주소를 이전 주소와 비교하고, 그리고 비교 결과에 따라 워드 라인의 디스차지 및 프리차지를 선택적으로 수행할 수 있다. 따라서, 감소된 소비 전력 및 향상된 동작 속도를 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여준다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이의 불휘발성 메모리 셀들의 예를 보여준다.
도 3은 불휘발성 메모리 셀의 예를 보여준다.
도 4는 불휘발성 메모리 장치의 제1 실시 예에 따른 동작 방법을 보여준다.
도 5는 메모리 셀 어레이의 불휘발성 메모리 셀들이 액세스되는 예를 보여준다.
도 6은 도 4의 방법에 따라 도 5의 불휘발성 메모리 셀들을 액세스하는 과정의 예를 보여준다.
도 7은 불휘발성 메모리 장치의 제2 실시 예에 따른 동작 방법을 보여준다.
도 8은 도 7의 방법에 따라 도 5의 불휘발성 메모리 셀들을 액세스하는 과정의 예를 보여준다.
도 9는 행 디코더의 구성 요소들의 일부의 예를 보여준다.
도 10은 주소 저장소 및 이전 주소 저장소의 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 비교기를 보여준다.
도 12는 워드 라인 드라이버의 구현 예를 보여준다.
도 13은 행 디코더가 워드 라인들의 전압들을 조절하는 예를 보여준다.
도 14는 본 발명의 제1 실시 예에 따른 전자 장치를 보여준다.
도 15는 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치가 적용된 시스템을 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이의 불휘발성 메모리 셀들의 예를 보여준다.
도 3은 불휘발성 메모리 셀의 예를 보여준다.
도 4는 불휘발성 메모리 장치의 제1 실시 예에 따른 동작 방법을 보여준다.
도 5는 메모리 셀 어레이의 불휘발성 메모리 셀들이 액세스되는 예를 보여준다.
도 6은 도 4의 방법에 따라 도 5의 불휘발성 메모리 셀들을 액세스하는 과정의 예를 보여준다.
도 7은 불휘발성 메모리 장치의 제2 실시 예에 따른 동작 방법을 보여준다.
도 8은 도 7의 방법에 따라 도 5의 불휘발성 메모리 셀들을 액세스하는 과정의 예를 보여준다.
도 9는 행 디코더의 구성 요소들의 일부의 예를 보여준다.
도 10은 주소 저장소 및 이전 주소 저장소의 예를 보여준다.
도 11은 본 발명의 실시 예에 따른 비교기를 보여준다.
도 12는 워드 라인 드라이버의 구현 예를 보여준다.
도 13은 행 디코더가 워드 라인들의 전압들을 조절하는 예를 보여준다.
도 14는 본 발명의 제1 실시 예에 따른 전자 장치를 보여준다.
도 15는 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치가 적용된 시스템을 도시한 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여준다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 쓰기 드라이버 및 감지 증폭기(130), 열 디코더(140), 버퍼(150), 그리고 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110), 행 디코더(120), 쓰기 드라이버 및 감지 증폭기(130), 열 디코더(140), 버퍼(150), 그리고 제어 로직(160)은 서로 구별되는 하드웨어로 구현될 수 있다. 메모리 셀 어레이(110), 행 디코더(120), 쓰기 드라이버 및 감지 증폭기(130), 열 디코더(140), 버퍼(150), 그리고 제어 로직(160)은 회로, 블록, 유닛 등과 같은 다양한 용어들과 결합되어 불릴 수 있다.
메모리 셀 어레이(110)는 행들 및 열들로 배열된 불휘발성 메모리 셀들을 포함할 수 있다. 예를 들어, 불휘발성 메모리 셀들은 상 변화 메모리 셀들, 강유전체 메모리 셀들, 자기 메모리 셀들, 또는 저항성 메모리 셀들을 포함할 수 있다. 불휘발성 메모리 셀들의 행들은 제1 내지 제m 워드 라인들(WL1~WLm)에 연결될 수 있다. 불휘발성 메모리 셀들의 열들은 제1 내지 제n 비트 라인들(BL1~BLn) 및 제1 내지 제n 소스 라인들(SL1~SLn)에 연결될 수 있다.
행 디코더(120)는 제1 내지 제m 워드 라인들(WL1~WLm)을 통해 메모리 셀 어레이(110)의 불휘발성 메모리 셀들의 행들에 연결될 수 있다. 행 디코더(120)는 제어 로직(160)으로부터 행 주소(RA)를 수신할 수 있다. 행 디코더(120)는 행 주소(RA)에 기반하여, 제1 내지 제m 워드 라인들(WL1~WLm) 중 하나의 워드 라인을 선택하고, 그리고 나머지 워드 라인들을 비선택할 수 있다.
행 디코더(120)는 선택된 워드 라인에 선택 워드 라인 전압을 인가하고, 그리고 비선택된 워드 라인들에 비선택 워드 라인 전압을 인가(또는 비선택된 워드 라인들을 플로팅)할 수 있다. 예를 들어, 제1 쓰기 동작(또는 셋 동작), 제2 쓰기 동작(또는 리셋 동작), 또는 읽기 동작 중 어느 동작이 수행되는지에 따라, 선택 워드 라인 전압의 레벨 및 비선택 워드 라인 전압이 레벨은 달라질 수 있다.
쓰기 드라이버 및 감지 증폭기(130)는 제1 내지 제n 비트 라인들(BL1~BLn) 및 제1 내지 제n 소스 라인들(SL1~SLn)을 통해 메모리 셀 어레이(110)의 불휘발성 메모리 셀들의 열들에 연결될 수 있다. 예를 들어, 하나의 비트 라인 및 하나의 소스 라인이 불휘발성 메모리 셀들의 하나의 열에 연결될 수 있다.
쓰기 드라이버 및 감지 증폭기(130)는 제1 내지 제n 비트 라인들(BL1~BLn)에 각각 대응하고, 그리고 제1 내지 제n 소스 라인들(SL1~SLn)에 각각 대응하는 쓰기 드라이버 회로들 및 감지 증폭기 회로들을 포함할 수 있다. 쓰기 드라이버 및 감지 증폭기(130)는 제어 로직(160)으로부터 열 주소(CA)를 수신할 수 있다.
쓰기 동작 시에, 열 주소(CA)에 기반하여 쓰기 드라이버 회로들 중 일부 쓰기 드라이버 회로들이 활성화되고, 그리고 나머지 쓰기 드라이버 회로들 및 감지 증폭기 회로들은 비활성화될 수 있다. 활성화된 쓰기 드라이버 회로들의 각각은 대응하는 소스 라인 및 비트 라인에 쓰기 동작을 위한 전압들을 인가할 수 있다. 비활성화된 쓰기 드라이버 회로들의 각각은 대응하는 소스 라인 그리고/또는 비트 라인에 쓰기 동작의 금지를 위한 전압들을 인가하거나, 또는 대응하는 소스 라인 그리고/또는 비트 라인을 플로팅할 수 있다.
읽기 동작 시에, 열 주소(CA)에 기반하여, 감지 증폭기 회로들 중 일부 감지 증폭기 회로들이 활성화되고, 그리고 나머지 감지 증폭기 회로들 및 쓰기 드라이버 회로들이 비활성화될 수 있다. 활성화된 감지 증폭기 회로들의 각각은 대응하는 소스 라인 및 비트 라인에 읽기 동작을 위한 전압들을 인가할 수 있다. 비활성화된 감지 증폭기 회로들의 각각은 대응하는 소스 라인 그리고/또는 비트 라인에 읽기 동작의 금지를 위한 전압들을 인가하거나, 또는 대응하는 소스 라인 그리고/또는 비트 라인을 플로팅할 수 있다.
예시적으로, 쓰기 드라이버 및 감지 증폭기(130)는 제1 내지 제n 비트 라인들(BL1~BLn) 및 제1 내지 제n 소스 라인들(SL1~SLn)을 통해 메모리 셀 어레이(110)와 연결되는 것으로 도시되었다. 그러나 제1 내지 제n 비트 라인들(BL1~BLn) 또는 제1 내지 제n 소스 라인들(SL1~SLn)은 생략될 수 있다. 즉, 메모리 셀 어레이(110)의 불휘발성 메모리 셀들의 하나의 열은 하나의 라인(예를 들어, 비트 라인 또는 소스 라인)에 연결될 수 있다.
열 디코더(140)는 쓰기 드라이버 및 감지 증폭기(130)와 버퍼(150)의 사이, 그리고/또는 쓰기 드라이버 및 감지 증폭기(130)와 메모리 셀 어레이(110) 사이를 스위칭할 수 있다. 열 디코더(140)는 제어 로직(160)으로부터 열 주소(CA)를 수신할 수 있다. 열 주소(CA)에 기반하여, 열 디코더(140)는 활성화된 쓰기 드라이버 회로들 또는 활성화된 감지 증폭기 회로들과 버퍼(150)가 전기적으로 연결되도록 스위칭을 수행할 수 있다. 그리고/또는, 열 주소(CA)에 기반하여, 열 디코더(140)는 활성화된 쓰기 드라이버 회로들 또는 활성화된 감지 증폭기 회로들과 대응하는 비트 라인들 및 소스 라인들이 전기적으로 연결되도록 스위칭을 수행할 수 있다.
버퍼(150)는 외부의 장치와 데이터를 교환하고, 그리고 쓰기 드라이버 및 감지 증폭기(130)와 데이터를 교환할 수 있다. 버퍼(150)는 외부의 장치로부터 수신되는 데이터를 쓰기 드라이버 및 감지 증폭기(130)의 활성화된 쓰기 드라이버 회로들에 전달할 수 있다. 버퍼(150)는 활성화된 감지 증폭기 회로들에 의해 감지된 데이터를 외부의 장치로 전달할 수 있다.
제어 로직(160)은 외부의 장치로부터 명령(CMD), 주소(ADDR), 제어 신호(CTRL), 그리고 클럭 신호(CLK)를 수신할 수 있다. 명령(CMD) 및 주소(ADDR)는 명령(CMD) 및 주소(ADDR)의 순서, 또는 주소(ADDR) 및 명령(CMD)의 순서로 수신될 수 있다. 또는, 명령(CMD) 및 주소(ADDR)는 동시에 수신될 수 있다.
명령(CMD)은 쓰기 명령 및 읽기 명령을 포함할 수 있다. 쓰기 명령은 제1 쓰기(또는 셋) 및 제2 쓰기(또는 리셋) 중 하나 또는 이들 모두를 유발할 수 있다. 명령(CMD)에 응답하여, 제어 로직(160)은 쓰기 동작 또는 읽기 동작을 수행하도록, 행 디코더(120), 쓰기 드라이버 및 감지 증폭기(130), 열 디코더(140), 그리고 버퍼(150)를 제어할 수 있다. 쓰기 동작은 제1 쓰기(또는 셋) 동작 및 제2 쓰기(또는 리셋) 동작 중 하나 또는 이들 모두를 포함할 수 있다.
주소(ADDR)는 행 주소(RA) 및 열 주소(CA)를 포함할 수 있다. 제어 로직(160)은 행 주소(RA)를 행 디코더(120)로 전달하고, 그리고 열 주소(CA)를 쓰기 드라이버 및 감지 증폭기(130), 그리고 열 디코더(140)로 전달할 수 있다.
제어 신호(CTRL)는 불휘발성 메모리 장치(100)를 제어하는데 사용되는 다양한 신호들을 포함할 수 있다. 예를 들어, 제어 신호(CTRL) 중 일부 신호들은 양방향 신호들이며, 외부의 장치에 불휘발성 메모리 장치(100)의 상태를 알리는데 사용될 수 있다.
클럭 신호(CLK)는 불휘발성 메모리 장치(100)의 동작과 외부의 장치의 동작을 동기화하는데 사용될 수 있다. 불휘발성 메모리 장치(100)는 클럭 신호(CLK)에 동기되어 외부의 장치와 상호 작용할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 클럭 신호(CLK)에 동기되어 외부의 장치와 명령(CMD), 주소(ADDR), 제어 신호(CTRL), 또는 데이터(DATA)를 교환할 수 있다.
예시적으로, 제어 로직(160)은 클럭 신호(CLK)의 주파수를 체배하여 고주파의 내부 클럭 신호를 생성할 수 있다. 제어 로직(160)은 내부 클럭 신호에 기반하여, 행 디코더(120), 쓰기 드라이버 및 감지 증폭기(130), 열 디코더(140), 그리고 버퍼(150)를 제어할 수 있다. 예를 들어, 제어 로직(160)은 내부 클럭 신호에 기반하여, 행 디코더(120), 쓰기 드라이버 및 감지 증폭기(130), 열 디코더(140), 그리고 버퍼(150)의 동작 타이밍들, 스위칭 타이밍들 등을 제어할 수 있다.
행 디코더(120)는 프리차지 판단 회로(125)를 포함할 수 있다. 프리차지 판단 회로(125)는 행 주소(RA)에 기반하여, 프리차지된 워드 라인의 디스차지 그리고 디스차지된 워드 라인의 프리차지 여부를 판단할 수 있다. 예시적으로, 워드 라인이 프리차지되는 것은, 해당 워드 라인이 제1 쓰기, 제2 쓰기 또는 읽기를 위해 선택되는 것을 나타낼 수 있다. 워드 라인이 디스차지되는 것은, 제1 쓰기, 제2 쓰기 또는 읽기가 수행된 선택된 워드 라인이 비선택되는 것을 의미할 수 있다.
프리차지 판단 회로(125)는 선택적으로 디스차지 및 프리차지를 수행하도록 행 디코더(120)를 제어함으로써, 불휘발성 메모리 장치(100)의 소비 전력을 줄이고, 그리고 동작 속도를 높일 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이(110)의 불휘발성 메모리 셀들(MC)의 예를 보여준다. 도 1 및 도 2를 참조하면, 불휘발성 메모리 셀들(MC)의 행들은 제1 내지 제m 워드 라인들(WL1~WLm)에 연결될 수 있다. 불휘발성 메모리 셀들의 열들의 각각은 제1 내지 제n 비트 라인들(BL1~BLn) 중 대응하는 하나, 그리고 제1 내지 제n 소스 라인들(SL1~SLn) 중 대응하는 하나에 연결될 수 있다.
도 3은 불휘발성 메모리 셀(MC)의 예를 보여준다. 도 1, 도 2 및 도 3을 참조하면, 불휘발성 메모리 셀(MC)은 선택 소자(SE) 및 가변 저항 소자(VR)를 포함할 수 있다. 선택 소자(SE)는 워드 라인(WL)에 연결되는 게이트, 소스 라인(SL)에 연결되는 제1 터미널, 그리고 가변 저항 소자(VR)에 연결되는 제2 터미널을 포함하는 트랜지스터를 포함할 수 있다.
가변 저항 소자(VR)는 선택 소자(SE)와 비트 라인(BL)의 사이에 연결될 수 있다. 가변 저항 소자(VR)의 저항값은 가변 저항 소자(VR)의 양단에 특정한 범위(들) 내의 전압 또는 전류가 전달됨에 따라 조절(예를 들어, 제1 쓰기 또는 제2 쓰기)될 수 있다. 가변 저항 소자(VR)의 저항값은 가변 저항 소자(VR)의 양단에 특정한 범위(들) 밖의 전압 또는 전류가 전달됨에 따라 유지(예를 들어, 읽기)될 수 있다. 예를 들어, 가변 저항 소자(VR)는 상 변화 소자, 자기 소자, 강유전체 소자, 저항성 소자 등을 포함할 수 있다.
예시적으로, 선택 소자(SE)는 다이오드로 대체될 수 있다. 다이오드의 하나의 터미널은 워드 라인(WL)에 연결되고, 그리고 다른 하나의 터미널은 가변 저항 소자(VR)를 통해 비트 라인(BL)에 연결될 수 있다. 즉 소스 라인(SL)이 생략될 수 있다. 다른 예로서, 선택 소자(SE)는 생략될 수 있다. 가변 저항 소자(VR)의 하나의 터미널은 워드 라인(WL)에 연결되고, 그리고 다른 하나의 터미널은 비트 라인(BL)에 연결될 수 있다. 즉 소스 라인(SL)이 생략될 수 있다.
도 4는 불휘발성 메모리 장치(100)의 제1 실시 예에 따른 동작 방법을 보여준다. 도 1, 도 2, 도 3 및 도 4를 참조하면, S110 단계에서, 제어 로직(160)은 명령(CMD) 및 주소(ADDR)를 수신할 수 있다. 제어 로직(160)은 선택적으로 데이터를 함께 수신할 수 있다. 예를 들어, 명령(CMD)이 읽기 명령일 때, 데이터는 수신되지 않을 수 있다. 명령(CMD)이 쓰기 명령일 때, 데이터가 함께 수신될 수 있다.
S120 단계에서, 행 디코더(120)는 행 주소(RA)에 기반하여 워드 라인을 프리차지할 수 있다. 예를 들어, 행 디코더(120)는 행 주소(RA)에 의해 선택된 워드 라인을 프라차지할 수 있다. 프리차지는 선택된 워드 라인에 전압 또는 전류를 인가하여, 선택된 워드 라인에 연결된 불휘발성 메모리 셀들(MC)의 선택 소자(SE)를 턴-온 하는 것을 포함할 수 있다.
S130 단계에서, 쓰기 드라이버 및 감지 증폭기(130)는 열 주소(CA)에 기반하여 불휘발성 메모리 셀들(MC)을 액세스할 수 있다. 예를 들어, 쓰기 드라이버 및 감지 증폭기(130)는 열 주소(CA)에 대응하는 불휘발성 메모리 셀들(MC)의 각각에 대해 제1 쓰기(또는 셋), 제2 쓰기(또는 리셋), 또는 읽기를 수행할 수 있다.
불휘발성 메모리 셀들(MC)의 액세스가 완료되면, S140 단계에서, 행 디코더(120)는 프리차지된(예를 들어, 선택된 또는 활성화된) 워드 라인을 디스차지(예를 들어, 비선택 또는 비활성화)할 수 있다.
도 5는 메모리 셀 어레이(110)의 불휘발성 메모리 셀들(MC)이 액세스되는 예를 보여준다. 도 1 및 도 5를 참조하면, 제2 워드 라인(WL2)이 선택될 수 있다. 제2 워드 라인(WL2)에 연결된 불휘발성 메모리 셀들(MC)은 제1 메모리 셀 그룹(MCG1), 제2 메모리 셀 그룹(MCG2), 그리고 제3 메모리 셀 그룹(MCG3)으로 분할될 수 있다.
메모리 셀 그룹은 하나의 열 주소(CA)에 의해 액세스되는 메모리 셀들의 단위일 수 있다. 예를 들어, 주소(ADDR)가 제1 열 주소(CA1)를 포함할 때, 쓰기 드라이버 및 감지 증폭기(130)는 제1 메모리 셀 그룹(MCG1)의 불휘발성 메모리 셀들(MC)을 액세스할 수 있다.
주소(ADDR)가 제2 열 주소(CA2)를 포함할 때, 쓰기 드라이버 및 감지 증폭기(130)는 제2 메모리 셀 그룹(MCG2)의 불휘발성 메모리 셀들(MC)을 액세스할 수 있다. 주소(ADDR)가 제3 열 주소(CA3)를 포함할 때, 쓰기 드라이버 및 감지 증폭기(130)는 제3 메모리 셀 그룹(MCG3)의 불휘발성 메모리 셀들(MC)을 액세스할 수 있다.
도 6은 도 4의 방법에 따라 도 5의 불휘발성 메모리 셀들(MC)을 액세스하는 과정의 예를 보여준다. 도 1, 도 4, 도 5 및 도 6을 참조하면, 제어 로직(160)에서 수신되는 명령(CMD) 및 주소(ADDR), 버퍼(150)에서 외부의 장치와 교환되는 데이터, 그리고 불휘발성 메모리 장치(100)의 내부 동작(IOS)이 도시된다. 예시적으로, 제어 로직(160)에서 명령(CMD) 및 주소(ADDR)가 순차적으로 수신되는 것으로 도시되지만, 주소(ADDR)가 명령(CMD)보다 먼저 수신될 수 있고, 또는 명령(CMD) 및 주소(ADDR)가 동시에 수신될 수 있다.
제1 명령(CMD1) 및 제1 주소(ADDR1)가 수신됨에 따라, 불휘발성 메모리 장치(100)는 제1 명령(CMD1) 및 제1 주소(ADDR1)에 따른 내부 동작(IOS)을 수행할 수 있다. 제1 명령(CMD1)은 쓰기 명령 또는 읽기 명령을 포함할 수 있지만, 도 6에서 제1 명령(CMD1)은 읽기 명령으로 가정된다.
제1 주소(ADDR1)는 제2 행 주소(RA2) 및 제1 열 주소(CA1)를 포함할 수 있다. 도 5에 도시된 바와 같이, 제2 행 주소(RA2)는 제2 워드 라인(WL2)을 가리킬 수 있다. 제1 열 주소(CA1)는 제1 메모리 셀 그룹(MCG1)을 가리킬 수 있다.
행 디코더(120)는 프리차지 동작(PR)을 수행하여, 제2 워드 라인(WL2)을 선택(또는 활성화)할 수 있다. 쓰기 드라이버 및 감지 증폭기(130)는 액세스 동작(ACC)을 수행하여, 제1 메모리 셀 그룹(MCG1)의 불휘발성 메모리 셀들(MC)을 액세스(예를 들어, 읽기)할 수 있다. 액세스 동작(ACC)이 완료됨에 따라, 버퍼(150)는 제1 메모리 셀 그룹(MCG1)의 불휘발성 메모리 셀들(MC)로부터 읽은 제1 데이터(DATA1)를 외부의 장치로 출력할 수 있다.
액세스 동작(ACC)이 완료됨에 따라, 행 디코더(120)는 제2 워드 라인(WL2)의 디스차지 동작(DR)을 수행하여, 제2 워드 라인(WL2)을 비선택(또는 비활성화)할 수 있다. 제1 명령(CMD1) 및 제1 주소(ADDR1)에 따른 동작은 제1 시간 구간(TI1) 동안 수행될 수 있다.
예시적으로, 제1 명령(CMD1)이 쓰기 명령이면, 제1 데이터(DATA1)는 제1 주소(ADDR1)에 후속하여 외부의 장치로부터 수신될 수 있다. 제1 데이터(DATA1)의 수신이 완료된 후에, 액세스 동작(ACC)(예를 들어, 쓰기 동작) 및 디스차지 동작(DR)이 수행될 수 있다.
제2 명령(CMD2) 및 제2 주소(ADDR2)가 수신됨에 따라, 불휘발성 메모리 장치(100)는 제2 명령(CMD2) 및 제2 주소(ADDR2)에 따른 내부 동작(IOS)을 수행할 수 있다. 제2 명령(CMD2)은 읽기 명령으로 가정된다.
제2 주소(ADDR2)는 제2 행 주소(RA2) 및 제2 열 주소(CA2)를 포함할 수 있다. 도 5에 도시된 바와 같이, 제2 행 주소(RA2)는 제2 워드 라인(WL2)을 가리킬 수 있다. 제2 열 주소(CA2)는 제2 메모리 셀 그룹(MCG2)을 가리킬 수 있다.
행 디코더(120)는 프리차지 동작(PR)을 수행하여, 제2 워드 라인(WL2)을 선택(또는 활성화)할 수 있다. 쓰기 드라이버 및 감지 증폭기(130)는 액세스 동작(ACC)을 수행하여, 제2 메모리 셀 그룹(MCG2)의 불휘발성 메모리 셀들(MC)을 액세스(예를 들어, 읽기)할 수 있다. 액세스 동작(ACC)이 완료됨에 따라, 버퍼(150)는 제2 메모리 셀 그룹(MCG2)의 불휘발성 메모리 셀들(MC)로부터 읽은 제2 데이터(DATA2)를 외부의 장치로 출력할 수 있다.
액세스 동작(ACC)이 완료됨에 따라, 행 디코더(120)는 제2 워드 라인(WL2)의 디스차지 동작(DR)을 수행하여, 제2 워드 라인(WL2)을 비선택(또는 비활성화)할 수 있다. 제2 명령(CMD2) 및 제2 주소(ADDR2)에 따른 동작은 제2 시간 구간(TI2) 동안 수행될 수 있다.
예시적으로, 제2 명령(CMD2)이 쓰기 명령이면, 제2 데이터(DATA2)는 제2 주소(ADDR2)에 후속하여 외부의 장치로부터 수신될 수 있다. 제2 데이터(DATA2)의 수신이 완료된 후에, 액세스 동작(ACC)(예를 들어, 쓰기 동작) 및 디스차지 동작(DR)이 수행될 수 있다.
제3 명령(CMD3) 및 제3 주소(ADDR3)가 수신됨에 따라, 불휘발성 메모리 장치(100)는 제3 명령(CMD3) 및 제3 주소(ADDR3)에 따른 내부 동작(IOS)을 수행할 수 있다. 제3 명령(CMD3)은 읽기 명령으로 가정된다.
제3 주소(ADDR3)는 제2 행 주소(RA2) 및 제3 열 주소(CA3)를 포함할 수 있다. 도 5에 도시된 바와 같이, 제2 행 주소(RA2)는 제2 워드 라인(WL2)을 가리킬 수 있다. 제3 열 주소(CA3)는 제3 메모리 셀 그룹(MCG3)을 가리킬 수 있다.
행 디코더(120)는 프리차지 동작(PR)을 수행하여, 제2 워드 라인(WL2)을 선택(또는 활성화)할 수 있다. 쓰기 드라이버 및 감지 증폭기(130)는 액세스 동작(ACC)을 수행하여, 제3 메모리 셀 그룹(MCG3)의 불휘발성 메모리 셀들(MC)을 액세스(예를 들어, 읽기)할 수 있다. 액세스 동작(ACC)이 완료됨에 따라, 버퍼(150)는 제3 메모리 셀 그룹(MCG3)의 불휘발성 메모리 셀들(MC)로부터 읽은 제3 데이터(DATA3)를 외부의 장치로 출력할 수 있다.
액세스 동작(ACC)이 완료됨에 따라, 행 디코더(120)는 제2 워드 라인(WL2)의 디스차지 동작(DR)을 수행하여, 제2 워드 라인(WL2)을 비선택(또는 비활성화)할 수 있다. 제3 명령(CMD3) 및 제3 주소(ADDR3)에 따른 동작은 제3 시간 구간(TI3) 동안 수행될 수 있다.
예시적으로, 제3 명령(CMD3)이 쓰기 명령이면, 제3 데이터(DATA3)는 제3 주소(ADDR3)에 후속하여 외부의 장치로부터 수신될 수 있다. 제3 데이터(DATA3)의 수신이 완료된 후에, 액세스 동작(ACC)(예를 들어, 쓰기 동작) 및 디스차지 동작(DR)이 수행될 수 있다.
예시적으로, 불휘발성 메모리 장치(100)가 읽기 동작을 연속적으로 수행하는 예가 도 6에 도시되었다. 그러나 불휘발성 메모리 장치(100)는 명령들에 따라 쓰기 동작을 연속으로 수행할 수 있고, 그리고 명령들에 따라 읽기 동작과 쓰기 동작을 조합하여 수행할 수 있다.
도 7은 불휘발성 메모리 장치(100)의 제2 실시 예에 따른 동작 방법을 보여준다. 도 1, 도 2, 도 3 및 도 7을 참조하면, S210 단계에서, 제어 로직(160)은 명령(CMD) 및 주소(ADDR)를 수신할 수 있다. 제어 로직(160)은 선택적으로 데이터를 함께 수신할 수 있다. 예를 들어, 명령(CMD)이 읽기 명령일 때, 데이터는 수신되지 않을 수 있다. 명령(CMD)이 쓰기 명령일 때, 데이터가 함께 수신될 수 있다.
S220 단계에서, 행 디코더(120)는 수신된 행 주소(RA)가 이전 행 주소(예를 들어, 바로 이전에 명령과 함께 수신된 행 주소)와 다른지 판단할 수 있다. 수신된 행 주소(RA)와 이전 행 주소가 다르면, S230 단계에서, 행 디코더(120)는 이전 행 주소에 의해 프리차지된 워드 라인을 디스차지할 수 있다. 이후에, S240 단계에서 행 디코더(120)는 수신된 행 주소(RA)에 기반하여 워드 라인을 프리차지 하고, 그리고 S250 단계에서 쓰기 드라이버 및 감지 증폭기(130)는 열 주소(CA)에 기반하여 메모리 셀들을 액세스할 수 있다.
S220 단계에서, 수신된 행 주소(RA)와 이전 행 주소가 다르지 않으면, 행 디코더(120)는 디스차지 및 프리차지를 수행하지 않을 수 있다. 행 디코더(120)는 이전 행 주소에 의해 선택된(예를 들어, 활성화된) 워드 라인의 프리차지 상태를 유지할 수 있다. S250 단계에서, 쓰기 드라이버 및 감지 증폭기(130)는 열 주소(CA)에 기반하여 메모리 셀들을 액세스할 수 있다.
도 4 및 도 7을 비교하면, 도 4의 실시 예에서, 행 디코더(120)는 행 주소(RA)를 수신하고, 행 주소(RA)에 대응하는 워드 라인을 프리차지 하고, 불휘발성 메모리 셀들(MC)을 액세스하고, 그리고 행 주소(RA)에 대응하는 워드 라인을 디스차지할 수 있다. 이후에, 새로운 행 주소가 새로운 액세스를 위해 수신될 수 있다.
도 7의 실시 예에서, 행 디코더(120)는 이전 행 주소에 따른 액세스를 완료한 후에, 디스차지를 수행하지 않는다. 새로운 행 주소(RA)가 수신되고, 그리고 새로운 행 주소(RA)가 이전 행 주소와 다를 때에만 디스차지 및 프리차지를 순차적으로 수행할 수 있다. 또한, 새로운 행 주소RA)와 이전 행 주소가 같을 때, 행 디코더(120)는 디스차지 및 프리차지를 생략할 수 있다.
도 8은 도 7의 방법에 따라 도 5의 불휘발성 메모리 셀들(MC)을 액세스하는 과정의 예를 보여준다. 도 1, 도 5, 도 7 및 도 8을 참조하면, 제어 로직(160)에서 수신되는 명령(CMD) 및 주소(ADDR), 버퍼(150)에서 외부의 장치와 교환되는 데이터, 그리고 불휘발성 메모리 장치(100)의 내부 동작(IOS)이 도시된다. 예시적으로, 제어 로직(160)에서 명령(CMD) 및 주소(ADDR)가 순차적으로 수신되는 것으로 도시되지만, 주소(ADDR)가 명령(CMD)보다 먼저 수신될 수 있고, 또는 명령(CMD) 및 주소(ADDR)가 동시에 수신될 수 있다.
제1 명령(CMD1) 및 제1 주소(ADDR1)가 수신됨에 따라, 불휘발성 메모리 장치(100)는 제1 명령(CMD1) 및 제1 주소(ADDR1)에 따른 내부 동작(IOS)을 수행할 수 있다. 제1 명령(CMD1)은 쓰기 명령 또는 읽기 명령을 포함할 수 있지만, 도 8에서 제1 명령(CMD1)은 읽기 명령으로 가정된다.
제1 주소(ADDR1)는 제2 행 주소(RA2) 및 제1 열 주소(CA1)를 포함할 수 있다. 도 5에 도시된 바와 같이, 제2 행 주소(RA2)는 제2 워드 라인(WL2)을 가리킬 수 있다. 제1 열 주소(CA1)는 제1 메모리 셀 그룹(MCG1)을 가리킬 수 있다. 예시적으로, 제2 행 주소(RA2)는 이전 행 주소와 다를 수 있다.
행 디코더(120)는 프리차지 동작(PR)을 수행하여, 제2 워드 라인(WL2)을 선택(또는 활성화)할 수 있다. 쓰기 드라이버 및 감지 증폭기(130)는 액세스 동작(ACC)을 수행하여, 제1 메모리 셀 그룹(MCG1)의 불휘발성 메모리 셀들(MC)을 액세스(예를 들어, 읽기)할 수 있다. 액세스 동작(ACC)이 완료됨에 따라, 버퍼(150)는 제1 메모리 셀 그룹(MCG1)의 불휘발성 메모리 셀들(MC)로부터 읽은 제1 데이터(DATA1)를 외부의 장치로 출력할 수 있다.
제1 명령(CMD1) 및 제1 주소(ADDR1)에 따른 동작은 디스차지 동작(DR)(도 6 참조) 없이 종료될 수 있다. 제1 명령(CMD1) 및 제1 주소(ADDR1)에 따른 동작은 제1 시간 구간(TI1) 동안 수행될 수 있다.
예시적으로, 제1 명령(CMD1)이 쓰기 명령이면, 제1 데이터(DATA1)는 제1 주소(ADDR1)에 후속하여 외부의 장치로부터 수신될 수 있다. 제1 데이터(DATA1)의 수신이 완료된 후에, 액세스 동작(ACC)(예를 들어, 쓰기 동작)이 수행될 수 있다.
제2 명령(CMD2) 및 제2 주소(ADDR2)가 수신됨에 따라, 불휘발성 메모리 장치(100)는 제2 명령(CMD2) 및 제2 주소(ADDR2)에 따른 내부 동작(IOS)을 수행할 수 있다. 제2 명령(CMD2)은 읽기 명령으로 가정된다.
제2 주소(ADDR2)는 제2 행 주소(RA2) 및 제2 열 주소(CA2)를 포함할 수 있다. 도 5에 도시된 바와 같이, 제2 행 주소(RA2)는 제2 워드 라인(WL2)을 가리킬 수 있다. 제2 열 주소(CA2)는 제2 메모리 셀 그룹(MCG2)을 가리킬 수 있다.
제2 주소(ADDR2)의 제2 행 주소(RA2)가 이전 행 주소(예를 들어, 제2 행 주소(RA2))와 같으므로, 행 디코더(120)는 프리차지 동작(PR)을 생략할 수 있다. 쓰기 드라이버 및 감지 증폭기(130)는 액세스 동작(ACC)을 수행하여, 제2 메모리 셀 그룹(MCG2)의 불휘발성 메모리 셀들(MC)을 액세스(예를 들어, 읽기)할 수 있다. 액세스 동작(ACC)이 완료됨에 따라, 버퍼(150)는 제2 메모리 셀 그룹(MCG2)의 불휘발성 메모리 셀들(MC)로부터 읽은 제2 데이터(DATA2)를 외부의 장치로 출력할 수 있다.
제2 명령(CMD2) 및 제2 주소(ADDR2)에 따른 동작은 디스차지 동작(DR)(도 6 참조) 없이 종료될 수 있다. 제2 명령(CMD2) 및 제2 주소(ADDR2)에 따른 동작은 제2 시간 구간(TI2) 동안 수행될 수 있다.
예시적으로, 제2 명령(CMD2)이 쓰기 명령이면, 제2 데이터(DATA2)는 제2 주소(ADDR2)에 후속하여 외부의 장치로부터 수신될 수 있다. 제2 데이터(DATA2)의 수신이 완료된 후에, 액세스 동작(ACC)(예를 들어, 쓰기 동작)이 수행될 수 있다.
제3 명령(CMD3) 및 제3 주소(ADDR3)가 수신됨에 따라, 불휘발성 메모리 장치(100)는 제3 명령(CMD3) 및 제3 주소(ADDR3)에 따른 내부 동작(IOS)을 수행할 수 있다. 제3 명령(CMD3)은 읽기 명령으로 가정된다.
제3 주소(ADDR3)는 제2 행 주소(RA2) 및 제3 열 주소(CA3)를 포함할 수 있다. 도 5에 도시된 바와 같이, 제2 행 주소(RA2)는 제2 워드 라인(WL2)을 가리킬 수 있다. 제3 열 주소(CA3)는 제3 메모리 셀 그룹(MCG3)을 가리킬 수 있다.
제3 주소(ADDR3)의 제2 행 주소(RA2)가 이전 행 주소(예를 들어, 제2 행 주소(RA2))와 같으므로, 행 디코더(120)는 프리차지 동작(PR)을 생략할 수 있다. 쓰기 드라이버 및 감지 증폭기(130)는 액세스 동작(ACC)을 수행하여, 제3 메모리 셀 그룹(MCG3)의 불휘발성 메모리 셀들(MC)을 액세스(예를 들어, 읽기)할 수 있다. 액세스 동작(ACC)이 완료됨에 따라, 버퍼(150)는 제3 메모리 셀 그룹(MCG3)의 불휘발성 메모리 셀들(MC)로부터 읽은 제3 데이터(DATA3)를 외부의 장치로 출력할 수 있다.
제3 명령(CMD3) 및 제3 주소(ADDR3)에 따른 동작은 디스차지 동작(DR)(도 6 참조) 없이 종료될 수 있다. 제3 명령(CMD3) 및 제3 주소(ADDR3)에 따른 동작은 제3 시간 구간(TI3) 동안 수행될 수 있다.
예시적으로, 제3 명령(CMD3)이 쓰기 명령이면, 제3 데이터(DATA3)는 제3 주소(ADDR3)에 후속하여 외부의 장치로부터 수신될 수 있다. 제3 데이터(DATA3)의 수신이 완료된 후에, 액세스 동작(ACC)(예를 들어, 쓰기 동작)이 수행될 수 있다.
예시적으로, 불휘발성 메모리 장치(100)가 읽기 동작을 연속적으로 수행하는 예가 도 6에 도시되었다. 그러나 불휘발성 메모리 장치(100)는 명령들에 따라 쓰기 동작을 연속으로 수행할 수 있고, 그리고 명령들에 따라 읽기 동작과 쓰기 동작을 조합하여 수행할 수 있다.
도 6이 실시 예와 비교하면, 도 8의 실시 예에서, 동일한 행 주소가 수신될 때에 디스차지 및 프리차지가 생략된다. 따라서, 디스차지 및 프라차지를 위해 필요한 소비 전력이 절감될 수 있다.
도 9는 행 디코더(200)의 구성 요소들의 일부의 예를 보여준다. 행 디코더(200)는 도 1의 행 디코더(120)에 대응할 수 있다. 도 1 및 도 9를 참조하면, 행 디코더(200)는 디코딩 회로(210), 워드 라인 드라이버(220), 지연기(230), 주소 저장소(240), 이전 주소 저장소(250), 비교기(260), 그리고 래치(270)를 포함할 수 있다.
디코딩 회로(210), 워드 라인 드라이버(220), 지연기(230), 주소 저장소(240), 이전 주소 저장소(250), 비교기(260), 그리고 래치(270)는 서로 구별되는 하드웨어로 구현될 수 있다. 디코딩 회로(210), 워드 라인 드라이버(220), 지연기(230), 주소 저장소(240), 이전 주소 저장소(250), 비교기(260), 그리고 래치(270)는 회로, 블록, 유닛 등과 같은 다양한 용어들과 결합되어 불릴 수 있다.
디코딩 회로(210)는 제어 로직(160)으로부터 행 주소(RA)를 수신할 수 있다. 디코딩 회로(210)는 행 주소(RA)에 기반하여 제1 내지 제m 라인들(SI1~SIm) 중 하나를 선택할 수 있다. 예를 들어, 디코딩 회로(210)는 제1 내지 제m 라인들(SI1~SIm) 중 행 주소(RA)가 가리키는 라인의 신호를 다른 라인의 신호들(예를 들어, 로우 레벨 또는 하이 레벨)과 다르게 제어(예를 들어, 하이 레벨 또는 로우 레벨로)할 수 있다.
워드 라인 드라이버(220)는 제1 내지 제m 라인들(SI1~SIm)의 신호들, 그리고 래치(270)로부터 전달되는 검출 신호(DT)에 응답하여, 제1 내지 제m 워드 라인들(WL1~WLm) 중 하나를 프리차지 또는 디스차지할 수 있다. 예를 들어, 디코딩 회로(210)에 의해 제1 내지 제m 라인들(SI1~SIm) 중 하나의 라인의 신호가 활성화되고, 그리고 검출 신호(DT)가 비활성 상태일 때, 워드 라인 드라이버(220)는 제1 내지 제m 워드 라인들(WL1~WLm) 중 활성화된 라인에 대응하는 워드 라인의 신호를 활성화할 수 있다.
검출 신호(DT)가 활성 상태일 때, 워드 라인 드라이버(220)는 제1 내지 제m 워드 라인들(WL1~WLm)을 디스차지할 수 있다. 예를 들어, 워드 라인 드라이버(220)는 제1 내지 제m 워드 라인들(WL1~WLm) 중 프리차지 상태인 워드라인을 디스차지할 수 있다.
지연기(230), 주소 저장소(240), 이전 주소 저장소(250), 비교기(260), 그리고 래치(270)는 도 1의 프리차지 판단 회로(125)에 대응할 수 있다. 지연기(230)는 제1 클럭 신호(CLK1)를 수신할 수 있다. 제1 클럭 신호(CLK1)는 도 1의 제어 로직(160)에서 수신되는 클럭 신호(CLK) 또는 제어 로직(160)에 의해 생성된 내부 클럭 신호일 수 있다.
지연기(230)는 제1 클럭 신호(CLK1)를 지연하여 제2 클럭 신호(CLK2)로 출력할 수 있다. 예를 들어, 지연기(230)의 지연 시간(또는 지연량)은 제1 클럭 신호(CLK1)(또는 제2 클럭 신호(CLK2))의 하나의 주기의 시간 길이(또는 그것의 절반)보다 짧을 수 있다. 지연기(230)의 지연 시간은 주소 저장소(240), 이전 주소 저장소(250), 비교기(260), 래치(270), 그리고 워드 라인 드라이버(220)가 응답할 수 있는 최소 시간 이상으로 정해질 수 있다. 즉, 지연기(230)의 지연 시간은 주소 저장소(240), 이전 주소 저장소(250), 비교기(260), 래치(270), 그리고 워드 라인 드라이버(220)의 동작 특성에 기반하여 설정될 수 있다.
주소 저장소(240)는 제어 로직(160)으로부터 행 주소(RA)를 수신할 수 있다. 주소 저장소(240)는 제1 클럭 신호(CLK1)를 수신할 수 있다. 주소 저장소(240)는 제1 클럭 신호(CLK1)에 동기되어, 행 주소(RA)를 제1 내부 행 주소(RA_1)로 출력할 수 있다. 제1 클럭 신호(CLK1)의 하나의 클럭 사이클 동안 제1 내부 행 주소(RA_1)의 출력이 유지되므로, 주소 저장소(240)는 행 주소를 저장하는 것으로 여겨질 수 있다.
예를 들어, 행 주소(RA)는 제어 로직(160)으로부터 행 주소 입력 라인들을 통해 전달될 수 있다. 주소 저장소(240)는 제1 클럭 신호(CLK1)에 동기되어, 행 주소 입력 라인들 상의 신호들을 제1 내부 행 주소 신호들(예를 들어, 제1 내부 행 주소(RA_1))로 출력할 수 있다.
이전 주소 저장소(250)는 제어 로직(160)으로부터 행 주소(RA)를 수신할 수 있다. 이전 주소 저장소(250)는 제2 클럭 신호(CLK2)를 수신할 수 있다. 이전 주소 저장소(250)는 제2 클럭 신호(CLK2)에 동기되어, 행 주소(RA)를 제2 내부 행 주소(RA_2)로 출력할 수 있다. 제2 클럭 신호(CLK2)의 하나의 클럭 사이클 동안 제2 내부 행 주소(RA_2)의 출력이 유지되므로, 이전 주소 저장소(250)는 행 주소를 저장하는 것으로 여겨질 수 있다.
예를 들어, 행 주소(RA)는 제어 로직(160)으로부터 행 주소 입력 라인들을 통해 전달될 수 있다. 이전 주소 저장소(250)는 제2 클럭 신호(CLK2)에 동기되어, 행 주소 입력 라인들 상의 신호들을 제1 내부 행 주소 신호들(예를 들어, 제2 내부 행 주소(RA_2))로 출력할 수 있다.
제1 내부 행 주소(RA_1)는 주소 저장소(240)에 의해 제1 클럭 신호(CLK1)의 하나의 클럭 사이클 동안 유지될 수 있다. 제2 내부 행 주소(RA_2)는 이전 주소 저장소(2500에 의해 제2 클럭 신호(CLK2)의 하나의 클럭 사이클 동안 유지될 수 있다. 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 사이의 지연 시간으로 인해, 제1 내부 행 주소(RA_1)는 현재 행 주소(RA)이고 그리고 제2 내부 행 주소(RA_2)는 이전 행 주소인 타이밍이 존재할 수 있다.
비교기(260)는 주소 저장소(240)로부터 제1 내부 행 주소(RA_1)를 수신하고, 그리고 이전 주소 저장소(250)로부터 제2 내부 행 주소(RA_2)를 수신할 수 있다. 비교기(260)는 제1 내부 행 주소(RA_1) 및 제2 내부 행 주소(RA_2)가 동일할 때, 제2 레벨(예를 들어, 하이 레벨)의 출력 신호(DETB)를 출력할 수 있다. 비교기(260)는 제1 내부 행 주소(RA_1) 및 제2 내부 행 주소(RA_2)가 서로 다를 때, 제1 레벨(예를 들어, 로우 레벨)의 출력 신호(DETB)를 출력할 수 있다.
래치(270)는 제어 로직(160)으로부터 셋 신호(SETB)를 수신하고, 그리고 비교기(260)의 출력 신호(DETB)를 리셋 신호로 수신할 수 있다. 셋 신호(SETB)가 제1 레벨(예를 들어, 로우 레벨)이 되는 것에 응답하여, 래치(270)는 검출 신호(DT)를 제2 레벨(예를 들어, 하이 레벨)로 제어할 수 있다. 출력 신호(DETB)가 제1 레벨(예를 들어, 로우 레벨)이 되는 것에 응답하여, 래치(270)는 검출 신호(DT)를 제1 레벨(예를 들어, 로우 레벨)로 제어할 수 있다.
예를 들어, 셋 신호(SETB)는 출력 신호(DETB)와 상보적으로 제어될 수 있다. 셋 신호(SETB)는 제어 로직(160)으로부터 수신되는 대신, 출력 신호(DETB)로부터 생성될 수 있다.
제1 내부 행 주소(RA_1) 및 제2 내부 행 주소(RA_2)가 서로 다르면, 비교기(260)는 제1 레벨(예를 들어, 로우 레벨)의 출력 신호(DETB)를 출력하고, 그리고 래치(270)는 검출 신호(DT)를 제1 레벨(예를 들어, 로우 레벨)로 제어할 수 있다.
제1 내부 행 주소(RA_1) 및 제2 내부 행 주소(RA_2)가 동일하면, 비교기(260)는 제2 레벨(예를 들어, 하이 레벨)의 출력 신호(DETB)를 출력하고, 그리고 래치(270)는 검출 신호(DT)를 제2 레벨(예를 들어, 하이 레벨)로 제어할 수 있다.
도 10은 주소 저장소(240) 및 이전 주소 저장소(250)의 예를 보여준다. 도 1, 도 9 및 도 10을 참조하면, 주소 저장소(240)는 제1 내지 제k 플립플롭들(241~24k)을 포함할 수 있다. 제1 내지 제k 플립플롭들(241~24k)은 행 주소(RA)의 제1 내지 제k 행 주소 신호들(RAS1~RASk)을 각각 수신할 수 있다. 제1 내지 제k 플립플롭들(241~24k)은 제1 클럭 신호(CLK1)에 동기되어, 행 주소(RA)의 제1 내지 제k 행 주소 신호들(RAS1~RASk)을 제1 내부 행 주소(RA_1)의 제1 내지 제k 내부 행 주소 신호들(RAS1_1~RASk_1)로 출력할 수 있다.
이전 주소 저장소(250)는 제1 내지 제k 플립플롭들(251~25k)을 포함할 수 있다. 제1 내지 제k 플립플롭들(251~25k)은 행 주소(RA)의 제1 내지 제k 행 주소 신호들(RAS1~RASk)을 각각 수신할 수 있다. 제1 내지 제k 플립플롭들(251~25k)은 제2 클럭 신호(CLK2)에 동기되어, 행 주소(RA)의 제1 내지 제k 행 주소 신호들(RAS1~RASk)을 제2 내부 행 주소(RA_2)의 제1 내지 제k 내부 행 주소 신호들(RAS1_2~RASk_2)로 출력할 수 있다.
도 11은 본 발명의 실시 예에 따른 비교기(260)를 보여준다. 도 1, 도 9, 도 10 및 도 11을 참조하면, 비교기(260)는 제1 부분 회로(300), 제2 부분 회로(400), 그리고 검출 회로(500)를 포함할 수 있다.
제1 부분 회로(300)는 제1 내부 행 주소(RA_1)의 제1 내지 제k 내부 행 주소 신호들(RAS1_1~RASk_1) 중 제1 그룹 신호들을 수신하고, 그리고 제2 내부 행 주소(RA_2)의 제1 내지 제k 내부 행 주소 신호들(RAS1_2~RASk_2) 중 제2 그룹 신호들을 수신할 수 있다. 예를 들어, 제1 그룹 신호들 및 제2 그룹 신호들은 동일한 행 주소 신호 라인들을 통해 수신되는 행 주소 신호들에 대응할 수 있다.
제1 부분 회로(300)는 제1 그룹 신호의 레벨들과 제2 그룹 신호들의 레벨들이 동일할 때에 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다. 제1 부분 회로(300)는 제1 그룹 신호의 레벨들과 제2 그룹 신호들의 레벨들이 동일하지 않을 때에 제2 레벨(예를 들어, 하이 레벨)의 신호를 출력할 수 있다.
제1 부분 회로(300)는 제1 단위 회로(310), 제2 단위 회로(320), 그리고 단위 검출 회로(330)를 포함할 수 있다. 제1 단위 회로(310) 및 제2 단위 회로(320)의 각각은 배타적 논리합 회로들(311~313 또는 321~323)을 포함할 수 있다. 배타적 논리합 회로들(311~313 또는 321~323)은 서로 다른 제1 내부 행 주소 신호들 및 서로 다른 제2 내부 행 주소 신호들을 수신할 수 있다. 배타적 논리합 회로들(311~313 또는 321~323)의 각각은 동일한 주소 신호 라인에 대응하는 제1 내부 행 주소 신호 및 제2 내부 행 주소 신호를 수신할 수 있다.
단위 검출 회로(314 또는 324)는 배타적 논리합 회로들(311~313 또는 321~323)에서 서로 다른 내부 행 주소 신호들이 수신되었는지 또는 동일한 내부 행 주소 신호들이 수신되었는지 판단할 수 있다.
예를 들어, 배타적 논리합 회로들(311~313 또는 321~323)에서 수신된 제1 내부 행 주소 신호들의 부분들 및 제2 내부 행 주소 신호들의 부분들이 동일할 때, 단위 검출 회로(314 또는 324)는 제2 레벨(예를 들어, 하이 레벨)의 신호를 출력할 수 있다.
배타적 논리합 회로들(311~313 또는 321~323)에서 수신된 제1 내부 행 주소 신호들의 부분들 및 제2 내부 행 주소 신호들의 부분들이 동일하지 않을 때, 단위 검출 회로(314 또는 324)는 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다.
제1 부분 회로(300)의 단위 검출 회로(314 또는 324)는 부정 논리합 게이트를 포함할 수 있다. 제1 부분 회로(300)의 검출 회로(330)는 부정 논리곱 게이트를 포함할 수 있다. 제1 부분 회로(300)의 검출 회로(330)는 제1 그룹 신호들과 제2 그룹 신호들이 동일하지 않을 때에, 제2 레벨(예를 들어, 하이 레벨)의 신호를 출력할 수 있다. 제1 부분 회로(300)의 검출 회로(330)는 제1 그룹 신호들과 제2 그룹 신호들이 동일할 때에, 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다.
제2 부분 회로(400)는 제1 내부 행 주소(RA_1)의 제1 내지 제k 내부 행 주소 신호들(RAS1_1~RASk_1) 중 제3 그룹 신호들을 수신하고, 그리고 제2 내부 행 주소(RA_2)의 제1 내지 제k 내부 행 주소 신호들(RAS1_2~RASk_2) 중 제4 그룹 신호들을 수신할 수 있다. 예를 들어, 제3 그룹 신호들 및 제4 그룹 신호들은 동일한 행 주소 신호 라인들을 통해 수신되는 행 주소 신호들에 대응할 수 있다.
제2 부분 회로(400)는 제3 그룹 신호의 레벨들과 제4 그룹 신호들의 레벨들이 동일할 때에 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다. 제2 부분 회로(400)는 제3 그룹 신호의 레벨들과 제4 그룹 신호들의 레벨들이 동일하지 않을 때에 제2 레벨(예를 들어, 하이 레벨)의 신호를 출력할 수 있다.
제2 부분 회로(400)는 제3 단위 회로(410), 제4 단위 회로(420), 그리고 단위 검출 회로(430)를 포함할 수 있다. 제3 단위 회로(410) 및 제4 단위 회로(420)의 각각은 배타적 논리합 회로들(411~413 또는 421~423)을 포함할 수 있다. 배타적 논리합 회로들(411~413 또는 421~423)은 서로 다른 제1 내부 행 주소 신호들 및 서로 다른 제2 내부 행 주소 신호들을 수신할 수 있다. 배타적 논리합 회로들(411~413 또는 421~423)의 각각은 동일한 주소 신호 라인에 대응하는 제1 내부 행 주소 신호 및 제2 내부 행 주소 신호를 수신할 수 있다.
단위 검출 회로(414 또는 424)는 배타적 논리합 회로들(411~413 또는 421~423)에서 서로 다른 내부 행 주소 신호들이 수신되었는지 또는 동일한 내부 행 주소 신호들이 수신되었는지 판단할 수 있다.
예를 들어, 배타적 논리합 회로들(411~413 또는 421~423)에서 수신된 제1 내부 행 주소 신호들의 부분들 및 제2 내부 행 주소 신호들의 부분들이 동일할 때, 단위 검출 회로(414 또는 424)는 제2 레벨(예를 들어, 하이 레벨)의 신호를 출력할 수 있다.
배타적 논리합 회로들(411~413 또는 421~423)에서 수신된 제1 내부 행 주소 신호들의 부분들 및 제2 내부 행 주소 신호들의 부분들이 동일하지 않을 때, 단위 검출 회로(414 또는 424)는 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다.
제2 부분 회로(400)의 단위 검출 회로(414 또는 424)는 부정 논리합 게이트를 포함할 수 있다. 제2 부분 회로(400)의 검출 회로(430)는 부정 논리곱 게이트를 포함할 수 있다. 제2 부분 회로(400)의 검출 회로(430)는 제3 그룹 신호들과 제4 그룹 신호들이 동일하지 않을 때에, 제2 레벨(예를 들어, 하이 레벨)의 신호를 출력할 수 있다. 제2 부분 회로(400)의 검출 회로(430)는 제3 그룹 신호들과 제4 그룹 신호들이 동일할 때에, 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다.
검출 회로(500)는 제1 부분 회로(300)의 출력 신호 및 제2 부분 회로(400)의 출력 신호를 수신할 수 있다. 검출 회로(500)는 부정 논리합 게이트를 포함할 수 있다. 검출 회로(500)는 제1 내부 행 주소 신호들(RA1_1~RAk_1) 및 제2 내부 행 주소 신호들(RA1_2~RAk_2)이 서로 다를 때에 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다. 검출 회로(500)는 제1 내부 행 주소 신호들(RA1_1~RAk_1) 및 제2 내부 행 주소 신호들(RA1_2~RAk_2)이 서로 같을 때에 제2 레벨(예를 들어, 하이 레벨)의 신호를 출력할 수 있다.
도 12는 워드 라인 드라이버(220)의 구현 예를 보여준다. 도 1, 도 11 및 도 12를 참조하면, 워드 라인 드라이버(220)는 제1 내지 제m 라인들(SI1~SIm) 및 검출 신호(DT)를 수신하는 제1 내지 제m 부정 논리곱 게이트들(AN1~ANm), 그리고 제1 내지 제m 부정 논리곱 게이트들(AN1~ANm)의 출력들을 수신하는 제1 내지 제m 인버터들(IN1~INm)을 포함할 수 있다.
제1 내지 제m 인버터들(IN1~INm)은 제1 내지 제m 부정 논리곱 게이트들(AN1~ANm)로부터 제1 레벨(예를 들어, 로우 레벨)의 신호가 출력되는 것에 응답하여, 제1 내지 제m 워드 라인들(WL1~WLm) 중 대응하는 워드 라인을 프리차지(예를 들어, 전원 전압으로)할 수 있다.
제1 내지 제m 인버터들(IN1~INm)은 제1 내지 제m 부정 논리곱 게이트들(AN1~ANm)로부터 제2 레벨(예를 들어, 하이 레벨)의 신호가 출력되는 것에 응답하여, 제1 내지 제m 워드 라인들(WL1~WLm) 중 대응하는 워드 라인을 디스차지(예를 들어, 접지 전압으로)할 수 있다.
제1 내지 제m 부정 논리곱 게이트들(AN1~ANm)은 제1 내지 제m 라인들(SI1~SIm) 중 대응하는 라인의 신호가 제2 레벨(예를 들어, 하이 레벨)이고, 그리고 검출 신호(DT)가 제2 레벨(예를 들어, 하이 레벨)인 것에 응답하여 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다.
도 13은 행 디코더(120)가 워드 라인들(WL1~WLm)의 전압들을 조절하는 예를 보여준다. 도 1, 도 9, 도 10, 도 11, 도 12 및 도 13을 참조하면, 제1 클럭 신호(CLK1)에 동기되어, 불휘발성 메모리 장치(100)는 제i 행 주소(RAi)를 수신할 수 있다.
제1 클럭 신호(CLK1)에 동기되어, 주소 저장소(240)는 제i 행 주소(RAi)를 제1 내부 행 주소(RA_1)로 출력할 수 있다. 제2 클럭 신호(CLK2)에 동기되어, 이전 주소 저장소(250)는 제i 행 주소(RAi)를 제2 내부 행 주소(RA_2)로 출력할 수 있다.
주소 저장소(240)가 제i 행 주소(RAi)를 출력하는 것에 응답하여, 비교기(260)는 제i 행 주소(RAi)를 이전 행 주소와 비교할 수 있다. 예를 들어, 이전 행 주소는 초기값일 수 있다. 예를 들어, 제i 행 주소(RAi)에 대한 액세스는 불휘발성 메모리 장치(100)의 파워-온 후의 최초의 액세스일 수 있다.
이전 주소 저장소(250)는 초기값을 제2 내부 행 주소(RA_2)로 출력할 수 있다. 주소 저장소(240)는 제i 행 주소(RAi)를 제1 내부 행 주소(RA_1)로서 출력할 수 있다. 수신된 행 주소, 즉 제1 내부 행 주소(RA_1)와 이전 행 주소, 즉 제2 내부 행 주소(RA_2)가 서로 다르므로, 제1 내부 행 주소(RA_1)가 출력되는 것에 응답하여 검출 신호(DT)는 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다.
검출 신호(DT)가 제1 레벨(예를 들어, 로우 레벨)이 되는 것에 응답하여, 제1 내지 제m 워드 라인들(WL1~WLm)은 디스차지 될 수 있다. 지연기(230)의 지연 시간이 경과한 후에, 이전 주소 저장소(250)는 제i 행 주소(RAi)를 제2 내부 행 주소(RA_2)로서 출력할 수 있다. 제1 내부 행 주소(RA_1)와 제2 내부 행 주소(RA_2)가 같아지는 것에 응답하여, 검출 신호(DT)는 제2 레벨(예를 들어, 하이 레벨)이 될 수 있다.
디코딩 회로(210)는 제i 행 주소(RAi)가 수신된 때에, 제1 내지 제m 라인들(SI1~SIm) 중 제i 라인(SIi)을 제2 레벨(예를 들어, 하이 레벨)로 선택(또는 활성화)할 수 있다. 검출 신호(DT)가 제2 레벨(예를 들어, 하이 레벨)이 되는 것에 응답하여, 워드 라인 드라이버(220)는 제1 내지 제m 워드 라인들(WL1~WLm) 중 제i 워드 라인(WLi)을 프리차지 할 수 있다.
이후에, 제i 행 주소(RAi)가 두 번 더 수신될 수 있다. 동일한 제i 행 주소(RAi)가 수신되는 것에 응답하여, 제1 내부 행 주소(RA_1) 및 제2 내부 행 주소(RA_2)는 제i 행 주소(RAi)일 수 있다. 따라서, 디코딩 회로(210)는 제1 내지 제m 라인들(SI1~SIm) 중 제i 라인(SIi)을 제2 레벨의 선택을 유지하고, 그리고 검출 신호(DT)는 하이 레벨을 유지할 수 있다. 즉, 선택된 제i 워드 라인(WLi)의 프리차지 상태가 유지될 수 있다.
이후에, 제j 행 주소(RAj)가 수신되는 것에 응답하여, 주소 저장소(240)는 제j 행 주소(RAj)를 제1 내부 행 주소(RA_1)로 출력할 수 있다. 이전 주소 저장소(250)는 제i 행 주소(RAi)를 출력하므로, 검출 신호(DT)는 제1 레벨(예를 들어, 로우 레벨)의 신호를 출력할 수 있다. 즉, 제i 워드 라인(WLi)은 디스차지 될 수 있다.
지연기(230)의 지연 시간이 경과한 후에, 이전 주소 저장소(250)는 제j 행 주소(RAj)를 제2 내부 행 주소(RA_2)로서 출력할 수 있다. 제1 내부 행 주소(RA_1)와 제2 내부 행 주소(RA_2)가 같아지는 것에 응답하여, 검출 신호(DT)는 제2 레벨(예를 들어, 하이 레벨)이 될 수 있다.
디코딩 회로(210)는 제i 행 주소(RAi)가 수신된 때에, 제1 내지 제m 라인들(SI1~SIm) 중 제j 라인(SIj)을 제2 레벨(예를 들어, 하이 레벨)로 선택(또는 활성화)할 수 있다. 검출 신호(DT)가 제2 레벨(예를 들어, 하이 레벨)이 되는 것에 응답하여, 워드 라인 드라이버(220)는 제1 내지 제m 워드 라인들(WL1~WLm) 중 제j 워드 라인(WLj)을 프리차지 할 수 있다.
이후에, 제j 행 주소(RAj)가 두 번 더 수신될 수 있다. 동일한 제j 행 주소(RAj)가 수신되는 것에 응답하여, 제1 내부 행 주소(RA_1) 및 제2 내부 행 주소(RA_2)는 제j 행 주소(RAj)일 수 있다. 따라서, 디코딩 회로(210)는 제1 내지 제m 라인들(SI1~SIm) 중 제j 라인(SIj)을 제2 레벨의 선택을 유지하고, 그리고 검출 신호(DT)는 하이 레벨을 유지할 수 있다. 즉, 선택된 제j 워드 라인(WLj)의 프리차지 상태가 유지될 수 있다.
이후에, 제j 행 주소(RAj)와 다른 제i 행 주소(RAi) 또는 다른 행 주소가 수신될 수 있다. 다른 행 주소가 수신됨에 따라, 행 디코더(120)는 디스차지 및 프리차지를 수행할 수 있다. 동일한 행 주소가 수신됨에 따라, 행 디코더(120)는 프리차지 상태를 유지할 수 있다.
상술된 바와 같이, 동일한 행 주소가 수신되는 동안, 불휘발성 메모리 장치(100)는 선택된 워드 라인의 프리차지 상태를 유지할 수 있다. 다른 행 주소가 입력되는 것에 응답하여, 불휘발성 메모리 장치(100)는 이전에 선택된 워드 라인의 디스차지 및 새로이 선택된 워드 라인의 프리차지를 수행할 수 있다.
주소 저장소(240)는 행 주소(RA)를 제1 시간 구간 동안 저장하고, 그리고 이전 주소 저장소(250)는 행 주소(RA)를 제2 시간 구간 동안 저장할 수 있다. 지연기(230)의 지연 시간으로 인해, 제1 클럭 신호(CLK1)에 동기되어 주소 저장소(240)가 행 주소(RA)를 저장하는 시점에, 이전 주소 저장소(250)는 이전 행 주소를 저장할 수 있다. 즉, 행 주소(RA)가 수신되는 시점에, 행 주소(RA)와 이전 행 주소의 비교가 수행될 수 있다.
행 주소(RA)가 수신되는 시점에 비교를 수행하고, 그리고 지연기(230)의 지연 시간이 경과한 후에 프리차지를 수행함으로써, 불휘발성 메모리 장치(100)는 제1 클럭 신호(CLK1)에 동기되어, 제1 클럭 신호(CLK1)의 매 클럭 사이클마다 행 주소(RA)를 수신하고, 수신된 행 주소(RA)를 이전 행 주소와 비교하고, 디스차지 및 프리차지를 선택적으로 수행하고, 그리고 불휘발성 메모리 셀들(MC)을 액세스할 수 있다. 따라서, 행 주소(RA)의 이전 행 주소의 비교, 그리고 디스차지 및 프리차지의 수행 여부를 판단하는 것에 의해 불휘발성 메모리 셀들(MC)을 액세스하는 것이 지연되는 것이 방지된다. 따라서, 불휘발성 메모리 장치(100)의 동작 속도가 향상될 수 있다.
도 14는 본 발명의 제1 실시 예에 따른 전자 장치(600)를 보여준다. 도 14를 참조하면, 전자 장치(600)는 중앙 처리 장치(610)(CPU), 그래픽 처리 장치(620)(GPU), 프레임 버퍼(630), 그리고 디스플레이(640)를 포함할 수 있다.
중앙 처리 장치(610)는 디스플레이(640)를 통해 표시될 이미지의 정보를 생성할 수 있다. 중앙 처리 장치(610)는 이미지의 정보에 기반하여 디스플레이(640)를 통해 표시될 이미지 데이터를 생성할 것을 그래픽 처리 장치(620)에 요청할 수 있다.
그래픽 처리 장치(620)는 중앙 처리 장치(610)로부터 수신되는 이미지 정보에 기반하여, 이미지 데이터를 생성할 수 있다. 예를 들어, 그래픽 처리 장치(620)는 프레임의 단위로 이미지 데이터를 생성할 수 있다. 그래픽 처리 장치(620)는 이미지 데이터의 각 프레임을 프레임 버퍼(630)에 저장할 수 있다. 디스플레이(640)는 프레임 버퍼(630)에 저장된 이미지 데이터의 프레임을 표시할 수 있다.
예시적으로, 프레임 버퍼(630)는 도 1 내지 도 13을 참조하여 설명된 불휘발성 메모리 장치(100)를 포함할 수 있다. 이미지 데이터의 프레임은 하나의 행의 데이터를 연속적으로 쓰고 읽는 동작들을 수반할 수 있다. 도 1 내지 도 13을 참조하여 설명된 바와 같이, 프레임 버퍼(630)가 동일한 행의 불휘발성 메모리 셀들에 대한 액세스 시에 디스차지 및 프리차지를 생략하면, 프레임 버퍼(630) 및 전자 장치(600)의 전력 소비가 절감될 수 있다.
도 15는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치가 적용된 시스템(1000)을 도시한 도면이다. 도 15의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 15의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 15를 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다. 이와 같은 가속기(1130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 불휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 불휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 불휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 불휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 불휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keypad), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
스토리지 장치(1300a, 1300b)의 불휘발성 메모리(1320a, 1320b) 또는 메모리(1200a, 1200b)는 도 1 내지 도 13을 참조하여 설명된 불휘발성 메모리 장치(100)로 구현될 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 행 디코더
125: 프리차지 판단 회로
130: 쓰기 드라이버 및 감지 증폭기
140: 열 디코더
150: 버퍼
160: 제어 로직
200: 행 디코더
210: 디코딩 회로
220: 워드 라인 드라이버
230: 지연기
240: 주소 저장소
250: 이전 주소 저장소
260: 비교기
270: 래치
110: 메모리 셀 어레이
120: 행 디코더
125: 프리차지 판단 회로
130: 쓰기 드라이버 및 감지 증폭기
140: 열 디코더
150: 버퍼
160: 제어 로직
200: 행 디코더
210: 디코딩 회로
220: 워드 라인 드라이버
230: 지연기
240: 주소 저장소
250: 이전 주소 저장소
260: 비교기
270: 래치
Claims (20)
- 불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고
워드 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더를 포함하고,
상기 행 디코더는, 제1 명령과 함께 제1 행 주소가 수신되는 것에 응답하여, 상기 워드 라인들 중 상기 제1 행 주소에 대응하는 제1 워드 라인을 프리차지 하고, 그리고 상기 제1 명령에 후속하는 제2 명령과 함께 상기 제1 행 주소와 동일한 제2 행 주소가 수신되는 것에 응답하여, 상기 제1 워드 라인의 프리차지 상태를 유지하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 제1 명령에 후속하는 상기 제2 명령과 함께 상기 제1 행 주소와 다른 제3 행 주소가 수신되는 것에 응답하여, 상기 행 디코더는 상기 제1 워드 라인을 디스차지 하고, 그리고 상기 제3 행 주소에 대응하는 제2 워드 라인을 프리차지 하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 행 디코더는:
행 주소 입력 라인들을 통해 전달되며, 상기 제1 행 주소 또는 상기 제2 행 주소에 대응하는 행 주소 신호들을 제1 내부 주소 신호들로 출력하는 제1 회로;
상기 행 주소 입력 라인들을 통해 전달되는 상기 행 주소 신호들을 지연하여 제2 내부 주소 신호들로 출력하는 제2 회로; 그리고
상기 제1 내부 주소 신호들 및 상기 제2 내부 주소 신호들을 비교하는 제3 회로를 포함하는 불휘발성 메모리 장치. - 제3항에 있어서,
상기 행 디코더는:
상기 제3 회로의 출력을 수신하고, 상기 제1 내부 주소 신호들 및 상기 제2 내부 주소 신호들이 서로 다른 것에 응답하여 리셋되고, 그리고 상기 제1 내부 주소 신호들 및 상기 제2 내부 주소 신호들이 서로 같은 것에 응답하여 셋 되는 래치를 더 포함하는 불휘발성 메모리 장치. - 제4항에 있어서,
상기 행 디코더는:
상기 래치가 리셋 되는 것에 응답하여, 프리차지된 워드 라인을 디스차지하는 워드라인 드라이버를 더 포함하는 불휘발성 메모리 장치. - 제3항에 있어서,
상기 행 디코더는 제1 클럭 신호를 지연하여 제2 클럭 신호로 출력하는 지연기를 더 포함하고,
상기 제1 회로는 제1 클럭 신호에 동기되어 상기 행 주소 신호들을 상기 제1 내부 주소 신호들로 출력하고, 그리고
상기 제2 회로는 제2 클럭 신호에 동기되어 상기 행 주소 신호들을 상기 제2 내부 주소 신호들로 출력하는 불휘발성 메모리 장치. - 제6항에 있어서,
상기 지연기의 지연 시간은 상기 제1 클럭 신호의 하나의 주기의 시간보다 짧은 불휘발성 메모리 장치. - 제6항에 있어서,
상기 제1 회로는 상기 제1 클럭 신호에 동기되어, 상기 행 주소 신호들을 상기 제1 내부 주소 신호들로 각각 출력하는 플립플롭들을 포함하는 불휘발성 메모리 장치. - 제6항에 있어서,
상기 제2 회로는 상기 제2 클럭 신호에 동기되어, 상기 행 주소 신호들을 상기 제2 내부 주소 신호들로 각각 출력하는 플립플롭들을 포함하는 불휘발성 메모리 장치. - 제3항에 있어서,
상기 제3 회로는:
상기 제1 내부 주소 신호들 중 제1 그룹 신호들을 수신하고, 상기 제2 내부 주소 신호들 중 제2 그룹 신호들을 수신하고, 상기 제1 그룹 신호들의 레벨들 및 상기 제2 그룹 신호들의 레벨들이 동일할 때에 제1 레벨의 신호를 출력하고, 그리고 상기 제1 그룹 신호들의 레벨들 및 상기 제2 그룹 신호들의 레벨들이 동일하지 않을 때에 제2 레벨의 신호를 출력하는 제1 부분 회로;
상기 제1 내부 주소 신호들 중 제3 그룹 신호들을 수신하고, 상기 제2 내부 주소 신호들 중 제4 그룹 신호들을 수신하고, 상기 제3 그룹 신호들의 레벨들 및 상기 제4 그룹 신호들의 레벨들이 동일할 때에 상기 제1 레벨의 신호를 출력하고, 그리고 상기 제3 그룹 신호들의 레벨들 및 상기 제4 그룹 신호들의 레벨들이 동일하지 않을 때에 상기 제2 레벨의 신호를 출력하는 제2 부분 회로를 포함하고,
상기 제1 부분 회로 및 상기 제2 부분 회로의 각각이 상기 제1 레벨을 출력하는 것에 응답하여, 상기 제1 워드 라인의 프리차지 상태가 유지되는 불휘발성 메모리 장치. - 제10항에 있어서,
상기 제1 부분 회로는:
복수의 배타적 논리합 게이트들; 그리고
상기 배타적 논리합 게이트들의 출력들을 수신하고, 부정 논리합 연산을 수행하여 출력하는 부정 논리합 게이트를 포함하고,
상기 복수의 배타적 논리합 게이트들의 각각은 상기 제1 그룹 신호들 중 하나, 그리고 상기 제2 그룹 신호들 중 대응하는 하나를 수신하는 불휘발성 메모리 장치. - 불휘발성 메모리 장치의 동작 방법에 있어서:
상기 불휘발성 메모리 장치가 명령 및 행 주소를 수신하는 단계;
상기 행 주소가 이전에 수신된 이전 행 주소와 다른 것에 응답하여, 상기 이전 행 주소에 대응하는 이전 워드 라인을 디스차지하고, 그리고 상기 행 주소에 대응하는 워드 라인을 프리차지하는 단계; 그리고
상기 행 주소가 상기 이전 행 주소와 같은 것에 응답하여, 상기 이전 워드 라인의 프리차지를 유지하는 단계를 포함하는 동작 방법. - 제12항에 있어서,
상기 이전 행 주소를 제1 시간 구간 동안 저장하는 단계;
상기 이전 행 주소를 제2 시간 구간 동안 저장하는 단계; 그리고
상기 행 주소를 제3 시간 구간 동안 저장하는 단계를 포함하고,
상기 제2 시간 구간 및 상기 제3 시간 구간은 제4 시간 구간 동안 중첩되고, 그리고 상기 제4 시간 구간 동안 상기 이전 행 주소와 상기 행 주소의 비교가 수행되는 동작 방법. - 제13항에 있어서,
상기 이전 행 주소를 상기 제1 시간 구간 동안 저장하는 단계 및 상기 행 주소를 제3 시간 구간 동안 저장하는 단계는 제1 클럭 신호에 응답하여 수행되고, 그리고
상기 이전 행 주소를 상기 제2 시간 구간 동안 저장하는 단계는 제2 클럭 신호에 응답하여 수행되는 동작 방법. - 제14항에 있어서,
상기 제2 클럭 신호는 상기 제1 클럭 신호가 지연된 형태인 동작 방법. - 제15항에 있어서,
상기 제2 클럭 신호가 상기 제1 클럭 신호로부터 지연되는 지연 시간은 상기 제1 클럭 시간의 하나의 주기의 시간보다 짧은 동작 방법. - 제15항에 있어서,
상기 제2 클럭 신호가 상기 제1 클럭 신호로부터 지연되는 지연 시간은 상기 제1 클럭 시간의 하나의 주기의 절반의 시간보다 짧은 동작 방법. - 이미지 정보를 생성하는 중앙 처리 장치;
상기 중앙 처리 장치로부터 수신되는 상기 이미지 정보에 기반하여 이미지 데이터를 생성하는 그래픽 처리 장치;
상기 그래픽 처리 장치로부터 수신되는 상기 이미지 데이터를 저장하는 프레임 버퍼; 그리고
상기 프레임 버퍼로부터 수신되는 상기 이미지 데이터를 표시하는 표시 장치를 포함하고,
상기 프레임 버퍼는:
불휘발성 메모리 셀들을 포함하는 메모리 셀 어레이; 그리고
워드 라인들을 통해 상기 메모리 셀 어레이에 연결되는 행 디코더를 포함하고,
상기 행 디코더는, 상기 그래픽 처리 장치로부터 수신되는 행 주소가 상기 그래픽 처리 장치로부터 이전에 수신된 이전 행 주소와 다른 것에 응답하여, 상기 이전 행 주소에 대응하는 이전 워드 라인을 디스차지하고, 그리고 상기 행 주소에 대응하는 워드 라인을 프리차지하고, 그리고
상기 행 디코더는, 상기 행 주소가 상기 이전 행 주소와 같은 것에 응답하여, 상기 이전 워드 라인의 프리차지를 유지하는 전자 장치. - 제18항에 있어서,
상기 불휘발성 메모리 장치는:
제1 클럭 신호에 응답하여 상기 행 주소를 저장하는 제1 회로;
제2 클럭 신호에 응답하여 상기 행 주소를 저장하는 제2 회로; 그리고
상기 제1 회로의 출력과 상기 제2 회로의 출력을 비교하는 제3 회로를 포함하고,
상기 제2 클럭 신호는 상기 제1 클럭 신호보다 지연되는 전자 장치. - 제18항에 있어서,
상기 불휘발성 메모리 장치는 상 변화 메모리 장치, 강유전체 메모리 장치, 자기 메모리 장치, 그리고 저항성 메모리 장치 중 하나로 구현되는 전자 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210026219A KR20220122845A (ko) | 2021-02-26 | 2021-02-26 | 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치 |
| US17/507,216 US11727965B2 (en) | 2021-02-26 | 2021-10-21 | Nonvolatile memory device, operating method of nonvolatile memory device, and electronic device including nonvolatile memory device |
| CN202210176283.XA CN114974377A (zh) | 2021-02-26 | 2022-02-25 | 非易失性存储设备、其操作方法以及包括其的电子设备 |
| TW111107095A TW202238581A (zh) | 2021-02-26 | 2022-02-25 | 非揮發性記憶體設備、其操作方法以及電子設備 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210026219A KR20220122845A (ko) | 2021-02-26 | 2021-02-26 | 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220122845A true KR20220122845A (ko) | 2022-09-05 |
Family
ID=82976122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210026219A KR20220122845A (ko) | 2021-02-26 | 2021-02-26 | 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11727965B2 (ko) |
| KR (1) | KR20220122845A (ko) |
| CN (1) | CN114974377A (ko) |
| TW (1) | TW202238581A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024087140A1 (en) * | 2022-10-28 | 2024-05-02 | Yangtze Advanced Memory Industrial Innovation Center Co., Ltd | Memory device and operating method thereof |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010045945A (ko) | 1999-11-09 | 2001-06-05 | 박종섭 | 반도체 메모리의 어드레스 천이 검출 회로 |
| KR100497353B1 (ko) * | 2002-03-26 | 2005-06-23 | 삼성전자주식회사 | 영상 처리 장치 및 처리된 영상을 수신하는 장치 및 방법 |
| US20070291184A1 (en) * | 2006-06-16 | 2007-12-20 | Michael Harville | System and method for displaying images |
| JP5257598B2 (ja) | 2008-10-27 | 2013-08-07 | 日本電気株式会社 | 磁気ランダムアクセスメモリ及びその動作方法 |
| TWI433302B (zh) * | 2009-03-03 | 2014-04-01 | Macronix Int Co Ltd | 積體電路自對準三度空間記憶陣列及其製作方法 |
| JP5281163B2 (ja) * | 2009-08-21 | 2013-09-04 | 株式会社日立製作所 | 半導体装置およびメモリモジュール |
| JP5737003B2 (ja) | 2011-06-27 | 2015-06-17 | 富士通セミコンダクター株式会社 | 半導体メモリ、システムおよび半導体メモリの製造方法 |
| KR20130116705A (ko) | 2012-04-16 | 2013-10-24 | 삼성전자주식회사 | 자기 랜덤 액세스 메모리 장치 및 어드레싱 방법 |
| US8711646B2 (en) | 2012-05-08 | 2014-04-29 | Samsung Electronics Co., Ltd. | Architecture, system and method for testing resistive type memory |
| JP2014175022A (ja) * | 2013-03-06 | 2014-09-22 | Toshiba Corp | 半導体記憶装置及びそのデータ書き込み方法 |
| US10310734B2 (en) * | 2014-12-27 | 2019-06-04 | Intel Corporation | Tier mode for access operations to 3D memory |
| KR20200009460A (ko) | 2018-07-19 | 2020-01-30 | 에스케이하이닉스 주식회사 | 저항 변화 메모리 장치 및 그것의 구동 방법 |
| KR102617016B1 (ko) | 2018-09-17 | 2023-12-27 | 삼성전자주식회사 | 자주 접근되는 어드레스를 검출하는 레지스터 클럭 드라이버를 포함하는 메모리 모듈 |
| US10734077B1 (en) * | 2019-06-28 | 2020-08-04 | Sandisk Technologies Llc | Word line discharge skip for faster read time |
-
2021
- 2021-02-26 KR KR1020210026219A patent/KR20220122845A/ko active Search and Examination
- 2021-10-21 US US17/507,216 patent/US11727965B2/en active Active
-
2022
- 2022-02-25 TW TW111107095A patent/TW202238581A/zh unknown
- 2022-02-25 CN CN202210176283.XA patent/CN114974377A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW202238581A (zh) | 2022-10-01 |
| CN114974377A (zh) | 2022-08-30 |
| US20220277778A1 (en) | 2022-09-01 |
| US11727965B2 (en) | 2023-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |