TW202238581A - 非揮發性記憶體設備、其操作方法以及電子設備 - Google Patents

非揮發性記憶體設備、其操作方法以及電子設備 Download PDF

Info

Publication number
TW202238581A
TW202238581A TW111107095A TW111107095A TW202238581A TW 202238581 A TW202238581 A TW 202238581A TW 111107095 A TW111107095 A TW 111107095A TW 111107095 A TW111107095 A TW 111107095A TW 202238581 A TW202238581 A TW 202238581A
Authority
TW
Taiwan
Prior art keywords
column address
signal
address
volatile memory
circuit
Prior art date
Application number
TW111107095A
Other languages
English (en)
Inventor
李恩知
表錫洙
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202238581A publication Critical patent/TW202238581A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本發明可提供一種非揮發性記憶體設備，包含：記憶體單元陣列，包含多個非揮發性記憶體單元；以及列解碼器，經由字元線與記憶體單元陣列連接。列解碼器可經組態以回應於接收第一列位址連同第一命令而預充電來自字元線當中的對應於第一列位址的第一字元線，且回應於接收與第一列位址相同的第二列位址連同第一命令之後的第二命令而維持第一字元線的預充電狀態。

Description

非揮發性存儲器設備、非揮發性存儲器設備的操作方法以及包括非揮發性存儲器設備的電子設備
本文中所描述的本揭露內容的一些實例實施例是關於半導體設備，且更特定言之，是關於具有操作速率改良及功率消耗降低的非揮發性記憶體設備、非揮發性記憶體設備的操作方法及/或包含非揮發性記憶體設備的電子設備。 [相關申請案的交叉引用]
本申請案根據35 U.S.C. § 119主張2021年2月26日在韓國智慧財產局申請的韓國專利申請案第10-2021-0026219號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
非揮發性記憶體設備可實施於諸如相變記憶體設備、鐵電記憶體設備、磁性記憶體設備以及電阻式記憶體設備的各種類型的記憶體設備中。非揮發性記憶體設備可支援隨機存取，且因此，可用於需要隨機存取及非揮發性特性的各種領域中。
包含非揮發性記憶體設備的電子設備所需要的主要特性中的一者為較低的功率消耗。因此，亦可需要可以低功率操作的非揮發性記憶體設備。
本揭露內容的一些實例實施例提供具有操作速率改良及功率消耗降低的非揮發性記憶體設備、非揮發性記憶體設備的操作方法以及包含非揮發性記憶體設備的電子設備。
根據實例實施例，一種非揮發性記憶體設備包含：記憶體單元陣列，包含多個非揮發性記憶體單元；以及列解碼器，經由字元線與記憶體單元陣列連接。回應於接收第一列位址連同第一命令，列解碼器經組態以預充電來自字元線當中的對應於第一列位址的第一字元線。回應於接收與第一列位址相同的第二列位址連同第一命令之後的第二命令，列解碼器經組態以維持第一字元線的預充電狀態。
根據實例實施例，一種非揮發性記憶體設備的操作方法包含：在非揮發性記憶體設備處接收命令及列位址；回應於列位址不同於先前列位址而將對應於先前字元線的先前字元線放電且預充電對應於列位址的字元線；以及回應於列位址與先前列位址相同而維持先前字元線的預充電狀態。
根據實例實施例，一種電子設備包含：中央處理單元，經組態以產生影像資訊；圖形處理設備，經組態以基於自中央處理單元接收到的影像資訊而產生影像資料；訊框緩衝器，經組態以儲存自圖形處理設備接收到的影像資料；以及顯示設備，經組態以顯示自訊框緩衝器接收到的影像資料。訊框緩衝器包含非揮發性記憶體設備，其包含：記憶體單元陣列，包含多個非揮發性記憶體單元；以及列解碼器，經由字元線與記憶體單元陣列連接。回應於自圖形處理設備接收到的列位址不同於自圖形處理設備預先接收到的先前列位址，列解碼器經組態以將對應於先前字元線的先前字元線放電且預充電對應於列位址的字元線。回應於列位址與先前列位址相同，列解碼器經組態以維持先前字元線的預充電狀態。
在下文中，可詳細且清晰地描述本揭露內容的一些實例實施例至所屬領域中具通常知識者可容易進行本揭露內容的程度。
圖1示出根據本揭露內容的實例實施例的非揮發性記憶體設備100。參考圖1，非揮發性記憶體設備100可包含記憶體單元陣列110、列解碼器120、寫入驅動器及感測放大器130、行解碼器140、緩衝器150以及控制邏輯160。
記憶體單元陣列110、列解碼器120、寫入驅動器及感測放大器130、行解碼器140、緩衝器150以及控制邏輯160可藉由彼此區別的硬體來實施。記憶體單元陣列110、列解碼器120、寫入驅動器及感測放大器130、行解碼器140、緩衝器150以及控制邏輯160可與諸如電路、區塊以及單元的各種術語組合調用。
記憶體單元陣列110可包含配置於列及行中的非揮發性記憶體單元。舉例而言，非揮發性記憶體單元可包含相變記憶體單元、鐵電記憶體單元、磁性記憶體單元或電阻式記憶體單元。列中的非揮發性記憶體單元可與第一字元線WL1至第m字元線WLm連接。行中的非揮發性記憶體單元可與第一位元線BL1至第n位元線BLn以及第一源極線SL1至第n源極線SLn連接。
列解碼器120可經由第一字元線WL1至第m字元線WLm與記憶體單元陣列110的列中的非揮發性記憶體單元連接。列解碼器120可自控制邏輯160接收列位址RA。基於列位址RA，列解碼器120可選擇第一字元線WL1至第m字元線WLm中的一者且可不選擇其剩餘字元線。
列解碼器120可將選擇字元線電壓施加至經選擇的字元線且將非選擇字元線電壓施加至未經選擇的字元線（或可使未經選擇的字元線浮動）。舉例而言，選擇字元線電壓的位準及非選擇字元線電壓的位準可取決於是否執行第一寫入操作（或設置操作）、第二寫入操作（或重置操作）或讀取操作中的任一者而不同。
寫入驅動器及感測放大器130可經由第一位元線BL1至第n位元線BLn以及第一源極線SL1至第n源極線SLn與記憶體單元陣列110的行中的非揮發性記憶體單元連接。舉例而言，一個位元線及一個源極線可與非揮發性記憶體單元的一個行連接。
寫入驅動器及感測放大器130可包含寫入驅動器電路及感測放大器電路，寫入驅動器電路可分別對應於第一位元線BL1至第n位元線BLn且可分別對應於第一源極線SL1至第n源極線SLn，且感測放大器電路可分別對應於第一位元線BL1至第n位元線BLn且可分別對應於第一源極線SL1至第n源極線SLn。寫入驅動器及感測放大器130可自控制邏輯160接收行位址CA。
在寫入操作中，基於行位址CA，可啟動寫入驅動器電路中的一些寫入驅動器電路，且可去啟動剩餘寫入驅動器電路及感測放大器電路。經啟動的寫入驅動器電路中的每一者可將用於寫入操作的電壓施加至對應源極線及對應位元線。經去啟動的寫入驅動器電路中的每一者可將用於抑制寫入操作的電壓施加至對應源極線及/或對應位元線或可使對應源極線及/或對應位元線浮動。
在讀取操作中，基於行位址CA，可啟動感測放大器電路中的一些感測放大器電路，且可去啟動剩餘感測放大器電路及寫入驅動器電路。經啟動的感測放大器電路中的每一者可將用於讀取操作的電壓施加至對應源極線及對應位元線。經去啟動的感測放大器電路中的每一者可將電壓用於抑制讀取操作的施加至對應源極線及/或對應位元線或可使對應源極線及/或對應位元線浮動。
示出寫入驅動器及感測放大器130可經由第一位元線BL1至第n位元線BLn以及第一源極線SL1至第n源極線SLn與記憶體單元陣列110連接的實例。然而，可省略第一位元線BL1至第n位元線BLn以及第一源極線SL1至第n源極線SLn。亦即，在記憶體單元陣列110中，非揮發性記憶體單元的一個行可與一個線（例如，位元線或源極線）連接。
行解碼器140可提供寫入驅動器及感測放大器130與緩衝器150之間的轉換及/或寫入驅動器及感測放大器130與記憶體單元陣列110之間的轉換。行解碼器140可自控制邏輯160接收行位址CA。基於行位址CA，行解碼器140可執行轉換使得經啟動的寫入驅動器電路或經啟動的感測放大器電路與緩衝器150電連接。同步地/替代地，基於行位址CA，行解碼器140可執行轉換使得經啟動的寫入驅動器電路或經啟動的感測放大器電路與對應位元線及對應源極線電連接。
緩衝器150可與外部設備交換資料且可與寫入驅動器及感測放大器130交換資料。緩衝器150可將自外部設備接收到的資料轉移至寫入驅動器及感測放大器130的經啟動的寫入驅動器電路。緩衝器150可將藉由經啟動的感測放大器電路感測的資料轉移至外部設備。
控制邏輯160可自外部設備接收命令CMD、位址ADDR、控制信號CTRL以及時鐘信號CLK。可以命令CMD及位址ADDR的次序或以位址ADDR及命令CMD的次序接收命令CMD及位址ADDR。在一些實例實施例中，可同時接收命令CMD及位址ADDR。
命令CMD可包含寫入命令或讀取命令。寫入命令可引起第一寫入操作（或設置操作）、第二寫入操作（或重置操作）中的一者或兩者。回應於命令CMD，控制邏輯160可控制列解碼器120、寫入驅動器及感測放大器130、行解碼器140以及緩衝器150從而執行寫入操作或讀取操作。寫入操作可包含第一寫入操作（或設置操作）、第二寫入操作（或重置操作）中的一者或兩者。
位址ADDR可包含列位址RA及行位址CA。控制邏輯160可將列位址RA轉移至列解碼器120且可將行位址CA轉移至寫入驅動器及感測放大器130及行解碼器140。
控制信號CTRL可包含用於控制非揮發性記憶體設備100的各種信號。舉例而言，包含於控制信號CTRL中的信號中的一些可為雙向信號且可用於將非揮發性記憶體設備100的狀態通知至外部設備。
時鐘信號CLK可用於非揮發性記憶體設備100的操作與外部設備的操作之間的同步。非揮發性記憶體設備100可與與時鐘信號CLK同步的外部設備相互作用。舉例而言，非揮發性記憶體設備100可與與時鐘信號CLK同步的外部設備交換命令CMD、位址ADDR、控制信號CTRL或資料「DATA」。
舉例而言，控制邏輯160可使時鐘信號CLK的頻率倍增以產生高頻的內部時鐘信號。控制邏輯160可基於內部時鐘信號控制列解碼器120、寫入驅動器及感測放大器130、行解碼器140以及緩衝器150。舉例而言，控制邏輯160可基於內部時鐘信號控制列解碼器120、寫入驅動器及感測放大器130、行解碼器140以及緩衝器150的操作時序、轉換時序等。
列解碼器120可包含預充電判定電路125。預充電判定電路125可基於列位址RA判定預充電的字元線是否放電且經放電的字元線是否預充電。舉例而言，對字元線預充電可指示選擇對應字元線用於第一寫入操作、第二寫入操作或讀取操作。將字元線放電可意謂取消其中執行第一寫入操作、第二寫入操作或讀取操作的字元線的選擇。
預充電判定電路125可控制列解碼器120從而選擇性地執行放電及預充電，因此降低非揮發性記憶體設備100的功率消耗且使得操作速率更高。
圖2示出根據本揭露內容的實例實施例的記憶體單元陣列110的非揮發性記憶體單元MC的實例。參考圖1及圖2，列中的非揮發性記憶體單元MC可與第一字元線WL1至第m字元線WLm連接。非揮發性記憶體單元MC的行中的每一者可對應於第一位元線BL1至第n位元線BLn中的一者以及第一源極線SL1至第n源極線SLn中的一者。
圖3示出非揮發性記憶體單元MC的實例。參考圖1、圖2以及圖3，非揮發性記憶體單元MC可包含選擇元件SE及可變電阻元件VR。選擇元件SE可包含：電晶體，包含與字元線WL連接的閘極；第一端子，與源極線SL連接；以及第二端子，與可變電阻元件VR連接。
可變電阻元件VR可連接於選擇元件SE與位元線BL之間。當特定範圍中的電壓或電流在可變電阻元件VR上形成時，可調整可變電阻元件VR的電阻值（例如，第一寫入操作或第二寫入操作）。當特定範圍中的電壓或電流在可變電阻元件VR上形成時，可維持（或例如，讀取）可變電阻元件VR的電阻值（例如，讀取操作）。舉例而言，可變電阻元件VR可包含相變元件、磁性元件、鐵電元件或電阻式元件。
舉例而言，選擇元件SE可由二極體替換。二極體的第一端子可與字元線WL連接，且二極體的第二端子可經由可變電阻元件VR與位元線BL連接。亦即，可省略源極線SL。對於另一實例，可省略選擇元件SE。可變電阻元件VR的第一端子可與字元線WL連接，且可變電阻元件VR的第二端子可與位元線BL連接。亦即，可省略源極線SL。
圖4示出根據非揮發性記憶體設備100的第一實例實施例的操作方法。參考圖1、圖2、圖3以及圖4，在操作S110中，控制邏輯160可接收命令CMD及位址ADDR。控制邏輯160可視情況一起接收資料。舉例而言，當命令CMD為讀取命令時，可不接收資料。當命令CMD為寫入命令時，可一起接收資料。
在操作S120中，列解碼器120可基於列位址RA而預充電字元線。舉例而言，列解碼器120可預充電藉由列位址RA選擇的字元線。預充電可包含將電壓或電流施加至經選擇的字元線使得與經選擇的字元線連接的非揮發性記憶體單元MC的選擇元件SE接通。
在操作S130中，寫入驅動器及感測放大器130可基於行位址CA存取非揮發性記憶體單元MC。舉例而言，寫入驅動器及感測放大器130可對對應於行位址CA的各別非揮發性記憶體單元MC執行第一寫入操作（或設置操作）、第二寫入操作（或重置操作）或讀取操作。
當完全存取非揮發性記憶體單元MC時，在操作S140中，列解碼器120可將預充電的（例如，啟動的）字元線放電（例如，去啟動）（或可取消經選擇的字元線的選擇）。
圖5示出存取記憶體單元陣列110的非揮發性記憶體單元MC的實例。參考圖1及圖5，可選擇第二字元線WL2。與第二字元線WL2連接的非揮發性記憶體單元MC可分類為第一記憶體單元組MCG1、第二記憶體單元組MCG2以及第三記憶體單元組MCG3。
記憶體單元組可為藉由一個行位址CA存取的記憶體單元的單元。舉例而言，當位址ADDR包含第一行位址CA1時，寫入驅動器及感測放大器130可存取第一記憶體單元組MCG1的非揮發性記憶體單元MC。
當位址ADDR包含第二行位址CA2時，寫入驅動器及感測放大器130可存取第二記憶體單元組MCG2的非揮發性記憶體單元MC。當位址ADDR包含第三行位址CA3時，寫入驅動器及感測放大器130可存取第三記憶體單元組MCG3的非揮發性記憶體單元MC。
圖6示出基於圖4的方法存取圖5的非揮發性記憶體單元MC的製程的實例。參考圖1、圖4、圖5以及圖6，示出藉由控制邏輯160接收到的命令CMD及位址ADDR、與外部設備交換的緩衝器150的資料以及非揮發性記憶體設備100的內部操作IOS。示出藉由控制邏輯160依序接收命令CMD及位址ADDR的實例。然而，可在命令CMD之前接收位址ADDR，或可同時接收命令CMD及位址ADDR。
當接收到第一命令CMD1及第一位址ADDR1時，非揮發性記憶體設備100可基於第一命令CMD1及第一位址ADDR1執行內部操作IOS。第一命令CMD1可包含寫入命令或讀取命令，但圖6中假定第一命令CMD1為讀取命令。
第一位址ADDR1可包含第二列位址RA2及第一行位址CA1。如圖5中所示出，第二列位址RA2可指示第二字元線WL2。第一行位址CA1可指示第一記憶體單元組MCG1。
列解碼器120可執行預充電操作PR以選擇（或啟動）第二字元線WL2。寫入驅動器及感測放大器130可執行存取操作ACC以存取（例如，讀取）第一記憶體單元組MCG1的非揮發性記憶體單元MC。當完成存取操作ACC時，緩衝器150可將自第一記憶體單元組MCG1的非揮發性記憶體單元MC讀取的第一資料DATA1輸出至外部設備。
當完成存取操作ACC時，列解碼器120可執行第二字元線WL2的放電操作DR以取消第二字元線WL2的選擇（或以去啟動第二字元線WL2）。根據第一命令CMD1及第一位址ADDR1的操作可在第一時間間隔TI1期間執行。
舉例而言，當第一命令CMD1為寫入命令時，第一資料DATA1可在第一位址ADDR1之後自外部設備接收。在完全接收到第一資料DATA1之後，可執行存取操作ACC（例如，寫入操作）及放電操作DR。
當接收到第二命令CMD2及第二位址ADDR2時，非揮發性記憶體設備100可基於第二命令CMD2及第二位址ADDR2執行內部操作IOS。假定第二命令CMD2可為讀取命令。
第二位址ADDR2可包含第二列位址RA2及第二行位址CA2。如圖5中所示出，第二列位址RA2可指示第二字元線WL2。第二行位址CA2可指示第二記憶體單元組MCG2。
列解碼器120可執行預充電操作PR以選擇（或啟動）第二字元線WL2。寫入驅動器及感測放大器130可執行存取操作ACC以存取（例如，讀取）第二記憶體單元組MCG2的非揮發性記憶體單元MC。當完成存取操作ACC時，緩衝器150可將自第二記憶體單元組MCG2的非揮發性記憶體單元MC讀取的第二資料DATA2輸出至外部設備。
當完成存取操作ACC時，列解碼器120可執行第二字元線WL2的放電操作DR以取消第二字元線WL2的選擇（或以去啟動第二字元線WL2）。根據第二命令CMD2及第二位址ADDR2的操作可在第二時間間隔TI2期間執行。
舉例而言，當第二命令CMD2為寫入命令時，第二資料DATA2可在第二位址ADDR2之後自外部設備接收。在完全接收到第二資料DATA2之後，可執行存取操作ACC（例如，寫入操作）及放電操作DR。
當接收第三命令CMD3及第三位址ADDR3時，非揮發性記憶體設備100可基於第三命令CMD3及第三位址ADDR3執行內部操作IOS。假定第三命令CMD3可為讀取命令。
第三位址ADDR3可包含第二列位址RA2及第三行位址CA3。如圖5中所示出，第二列位址RA2可指示第二字元線WL2。第三行位址CA3可指示第三記憶體單元組MCG3。
列解碼器120可執行預充電操作PR以選擇（或啟動）第二字元線WL2。寫入驅動器及感測放大器130可執行存取操作ACC以存取（例如，讀取）第三記憶體單元組MCG3的非揮發性記憶體單元MC。當完成存取操作ACC時，緩衝器150可將自第三記憶體單元組MCG3的非揮發性記憶體單元MC讀取的第三資料DATA3輸出至外部設備。
當完成存取操作ACC時，列解碼器120可執行第二字元線WL2的放電操作DR以取消第二字元線WL2的選擇（或以去啟動第二字元線WL2）。根據第三命令CMD3及第三位址ADDR3的操作可在第三時間間隔TI3期間執行。
舉例而言，當第三命令CMD3為寫入命令時，第三資料DATA3可在第三位址ADDR3之後自外部設備接收。在完全接收到第三資料DATA3之後，可執行存取操作ACC（例如，寫入操作）及放電操作DR。
圖6中示出非揮發性記憶體設備100連續執行讀取操作的實例。然而，非揮發性記憶體設備100可取決於命令而連續執行寫入操作且可取決於命令而執行讀取操作與寫入操作的組合。
圖7示出根據非揮發性記憶體設備100的第二實例實施例的操作方法。參考圖1、圖2、圖3以及圖7，在操作S210中，控制邏輯160可接收命令CMD及位址ADDR。控制邏輯160可視情況一起接收資料。舉例而言，當命令CMD為讀取命令時，可不接收資料。當命令CMD為寫入命令時，可一起接收資料。
在操作S220中，列解碼器120可判定接收到的列位址RA是否不同於先前列位址（例如，連同緊接先前命令接收到的列位址）。當接收到的列位址RA不同於先前列位址時，在操作S230中，列解碼器120可將藉由先前列位址預充電的字元線放電。隨後，在操作S240中，列解碼器120可基於接收到的列位址RA而預充電字元線。在操作S250中，寫入驅動器及感測放大器130可基於行位址CA存取非揮發性記憶體單元。
當在操作S220中判定接收到的列位址RA並非不同於先前列位址時，列解碼器120可不執行預充電及放電。列解碼器120可維持藉由先前列位址選擇的（或啟動的）字元線的預充電狀態。在操作S250中，寫入驅動器及感測放大器130可基於行位址CA存取非揮發性記憶體單元MC。
將圖7與圖4進行比較，在圖4的實例實施例中，列解碼器120可接收列位址RA，可預充電對應於列位址RA的字元線，可存取非揮發性記憶體單元MC，且可將對應於列位址RA的字元線放電。隨後，可接收新的列位址用於新的存取。
在圖7的實例實施例中，列解碼器120可在根據先前列位址完成存取之後不執行放電。僅當接收到新的列位址RA且新的列位址RA不同於先前列位址時，可依序執行放電及預充電。此外，當新的列位址RA與先前列位址相同時，列解碼器120可跳過放電及預充電。
圖8示出基於圖7的方法存取圖5的非揮發性記憶體單元MC的製程的實例。參考圖1、圖5、圖7以及圖8，示出藉由控制邏輯160接收到的命令CMD及位址ADDR、與外部設備交換的緩衝器150的資料以及非揮發性記憶體設備100的內部操作IOS。示出藉由控制邏輯160依序接收命令CMD及位址ADDR的實例。然而，可在命令CMD之前接收位址ADDR，或可同時接收命令CMD及位址ADDR。
當接收到第一命令CMD1及第一位址ADDR1時，非揮發性記憶體設備100可基於第一命令CMD1及第一位址ADDR1執行內部操作IOS。第一命令CMD1可包含寫入命令或讀取命令，但圖8中假定第一命令CMD1為讀取命令。
第一位址ADDR1可包含第二列位址RA2及第一行位址CA1。如圖5中所示出，第二列位址RA2可指示第二字元線WL2。第一行位址CA1可指示第一記憶體單元組MCG1。舉例而言，第二列位址RA2可不同於先前列位址。
列解碼器120可執行預充電操作PR以選擇（或啟動）第二字元線WL2。寫入驅動器及感測放大器130可執行存取操作ACC以存取（例如，讀取）第一記憶體單元組MCG1的非揮發性記憶體單元MC。當完成存取操作ACC時，緩衝器150可將自第一記憶體單元組MCG1的非揮發性記憶體單元MC讀取的第一資料DATA1輸出至外部設備。
根據第一命令CMD1及第一位址ADDR1的操作可在無放電操作DR的情況下終止（參考圖6）。根據第一命令CMD1及第一位址ADDR1的操作可在第一時間間隔TI1期間執行。
舉例而言，當第一命令CMD1為寫入命令時，第一資料DATA1可在第一位址ADDR1之後自外部設備接收。在完全接收到第一資料DATA1之後，可執行存取操作ACC（例如，寫入操作）。
當接收到第二命令CMD2及第二位址ADDR2時，非揮發性記憶體設備100可基於第二命令CMD2及第二位址ADDR2執行內部操作IOS。假定第二命令CMD2可為讀取命令。
第二位址ADDR2可包含第二列位址RA2及第二行位址CA2。如圖5中所示出，第二列位址RA2可指示第二字元線WL2。第二行位址CA2可指示第二記憶體單元組MCG2。
由於第二位址ADDR2的第二列位址RA2與先前列位址（例如，第二列位址RA2）相同，故列解碼器120可跳過預充電操作PR。寫入驅動器及感測放大器130可執行存取操作ACC以存取（例如，讀取）第二記憶體單元組MCG2的非揮發性記憶體單元MC。當完成存取操作ACC時，緩衝器150可將自第二記憶體單元組MCG2的非揮發性記憶體單元MC讀取的第二資料DATA2輸出至外部設備。
根據第二命令CMD2及第二位址ADDR2的操作可在無放電操作DR的情況下終止（參考圖6）。根據第二命令CMD2及第二位址ADDR2的操作可在第二時間間隔TI2期間執行。
舉例而言，當第二命令CMD2為寫入命令時，第二資料DATA2可在第二位址ADDR2之後自外部設備接收。在完全接收到第二資料DATA2之後，可執行存取操作ACC（例如，寫入操作）。
當接收到第三命令CMD3及第三位址ADDR3時，非揮發性記憶體設備100可基於第三命令CMD3及第三位址ADDR3執行內部操作IOS。假定第三命令CMD3可為讀取命令。
第三位址ADDR3可包含第二列位址RA2及第三行位址CA3。如圖5中所示出，第二列位址RA2可指示第二字元線WL2。第三行位址CA3可指示第三記憶體單元組MCG3。
由於第三位址ADDR3的第二列位址RA2與先前列位址（例如，第二列位址RA2）相同，故列解碼器120可跳過預充電操作PR。寫入驅動器及感測放大器130可執行存取操作ACC以存取（例如，讀取）第三記憶體單元組MCG3的非揮發性記憶體單元MC。當完成存取操作ACC時，緩衝器150可將自第三記憶體單元組MCG3的非揮發性記憶體單元MC讀取的第三資料DATA3輸出至外部設備。
根據第三命令CMD3及第三位址ADDR3的操作可在無放電操作DR的情況下終止（參考圖6）。根據第三命令CMD3及第三位址ADDR3的操作可在第三時間間隔TI3期間執行。
舉例而言，當第三命令CMD3為寫入命令時，第三資料DATA3可在第三位址ADDR3之後自外部設備接收。在完全接收到第三資料DATA3之後，可執行存取操作ACC（例如，寫入操作）。
圖8中示出非揮發性記憶體設備100連續執行讀取操作的實例。然而，非揮發性記憶體設備100可取決於命令而連續執行寫入操作且可取決於命令而執行讀取操作與寫入操作的組合。
與圖6的實施例相比，在圖8的實例實施例中，當接收到相同列位址時，跳過放電及預充電。因此，可降低用於放電及預充電的功率消耗。
圖9示出列解碼器120的組件中的一些的實例。列解碼器200可對應於圖1的列解碼器120。參考圖1及圖9，列解碼器200可包含解碼電路210、字元線驅動器220、延遲器230、位址儲存器240、先前位址儲存器250、比較器260以及鎖存器270。
解碼電路210、字元線驅動器220、延遲器230、位址儲存器240、先前位址儲存器250、比較器260以及鎖存器270可藉由彼此區別的硬體來實施。解碼電路210、字元線驅動器220、延遲器230、位址儲存器240、先前位址儲存器250、比較器260以及鎖存器270可與諸如電路、區塊以及單元的各種術語組合調用。
解碼電路210可自控制邏輯160接收列位址RA。解碼電路210可基於列位址RA選擇第一線Sl1至第m線Slm中的一者。舉例而言，解碼電路210可控制來自第一線Sl1至第m線Slm當中的藉由列位址RA指示的線的信號以不同於剩餘線的信號（例如，當藉由列位址RA指示的線的信號設置為低位準或高位準時，剩餘線的信號可設置為高位準或低位準）。
字元線驅動器220可回應於第一線Sl1至第m線Slm的信號及自鎖存器270傳送的偵測信號DT而將第一字元線WL1至第m字元線WLm中的一者預充電或放電。舉例而言，當藉由解碼電路210啟動第一線Sl1至第m線Slm中的一者且偵測信號DT處於非主動狀態時，字元線驅動器220可啟動來自第一字元線WL1至第m字元線WLm當中的對應於經啟動線的字元線。
當偵測信號DT處於主動狀態時，字元線驅動器220可將第一字元線WL1至第m字元線WLm放電。舉例而言，字元線驅動器220可將來自第一字元線WL1至第m字元線WLm當中的處於預充電狀態的字元線放電。
延遲器230、位址儲存器240、先前位址儲存器250、比較器260以及鎖存器270可對應於圖1的預充電判定電路125。延遲器230可接收第一時鐘信號CLK1。第一時鐘信號CLK1可為藉由圖1的控制邏輯160接收到的時鐘信號CLK或由控制邏輯160產生的內部時鐘信號。
延遲器230可延遲第一時鐘信號CLK1以輸出第二時鐘信號CLK2。舉例而言，延遲器230的延遲時間（或延遲量）可小於第一時鐘信號CLK1（或第二時鐘信號CLK2）的一個週期的時間長度（或可小於其一個週期的時間長度的一半）。延遲器230的延遲時間可設置為等於或大於位址儲存器240、先前位址儲存器250、比較器260、鎖存器270以及字元線驅動器220能夠反應的最少時間。亦即，延遲器230的延遲時間可基於位址儲存器240、先前位址儲存器250、比較器260、鎖存器270以及字元線驅動器220的操作特性而設置。
位址儲存器240可自控制邏輯160接收列位址RA。位址儲存器240可接收第一時鐘信號CLK1。位址儲存器240可將列位址RA輸出為與第一時鐘信號CLK1同步的第一內部列位址RA_1。由於在第一時鐘信號CLK1的一個時鐘週期期間維持第一內部列位址RA_1的輸出，故位址儲存器240可視為儲存列位址。
舉例而言，列位址RA可經由列位址輸入線自控制邏輯160傳送。位址儲存器240可將列位址輸入線上的信號輸出為與第一時鐘信號CLK1同步的第一內部列位址信號（例如，第一內部列位址RA_1）。
先前位址儲存器250可自控制邏輯160接收列位址RA。先前位址儲存器250可接收第二時鐘信號CLK2。先前位址儲存器250可將列位址RA輸出為與第二時鐘信號CLK2同步的第二內部列位址RA_2。由於在第二時鐘信號CLK2的一個時鐘週期期間維持第二內部列位址RA_2的輸出，故先前位址儲存器250可視為儲存列位址。
舉例而言，列位址RA可經由列位址輸入線自控制邏輯160傳送。先前位址儲存器250可將列位址輸入線上的信號輸出為與第二時鐘信號CLK2同步的第二內部列位址信號（例如，第二內部列位址RA_2）。
在第一時鐘信號CLK1的一個時鐘週期期間，第一內部列位址RA_1可藉由位址儲存器240來維持。在第二時鐘信號CLK2的一個時鐘週期期間，第二內部列位址RA_2可藉由先前位址儲存器250來維持。由於第一時鐘信號CLK1與第二時鐘信號CLK2之間的延遲時間，故可存在第一內部列位址RA_1為當前列位址RA且第二內部列位址RA_2為先前列位址時的時序。
比較器260可自位址儲存器240接收第一內部列位址RA_1且可自先前位址儲存器250接收第二內部列位址RA_2。當第一內部列位址RA_1與第二內部列位址RA_2相同時，比較器260可輸出第二位準（例如，高位準）的輸出信號DETB。當第一內部列位址RA_1與第二內部列位址RA_2不同時，比較器260可輸出第一位準（例如，低位準）的輸出信號DETB。
鎖存器270可自控制邏輯160接收設置信號SETB且可接收比較器260的輸出信號DETB作為重置信號。回應於設置信號SETB轉變至第一位準（例如，低位準），鎖存器270可將偵測信號DT控制至第二位準（或高位準）。回應於輸出信號DETB轉變至第一位準（例如，低位準），鎖存器270可將偵測信號DT控制至第一位準（或低位準）。
舉例而言，設置信號SETB可控制為與輸出信號DETB互補。設置信號SETB可自輸出信號DETB產生而非自控制邏輯160接收。
當第一內部列位址RA_1與第二內部列位址RA_2不同時，比較器260可輸出第一位準（例如，低位準）的輸出信號DETB，且鎖存器270可將偵測信號DT控制至第一位準（例如，低位準）。
當第一內部列位址RA_1與第二內部列位址RA_2相同時，比較器260可輸出第二位準（例如，高位準）的輸出信號DETB，且鎖存器270可將偵測信號DT控制至第二位準（例如，高位準）。
圖10示出位址儲存器240及先前位址儲存器250的實例。參考圖1、圖9以及圖10，位址儲存器240可包含第一正反器241至第k正反器24k。第一正反器241至第k正反器24k可分別接收列位址RA的第一列位址信號RAS1至第k列位址信號RASk。第一正反器241至第k正反器24k可將列位址RA的第一列位址信號RAS1至第k列位址信號RASk輸出為與第一時鐘信號CLK1同步的第一內部列位址RA_1的第一內部列位址信號RAS1_1至第k內部列位址信號RASk_1。
先前位址儲存器250可包含第一正反器251至第k正反器25k。第一正反器251至第k正反器25k可分別接收列位址RA的第一列位址信號RAS1至第k列位址信號RASk。第一正反器251至第k正反器25k可將列位址RA的第一列位址信號RAS1至第k列位址信號RASk輸出為與第二時鐘信號CLK2同步的第二內部列位址RA_2的第一內部列位址信號RAS1_2至第k內部列位址信號RASk_2。
圖11示出根據本揭露內容的實例實施例的比較器260。參考圖1、圖9、圖10以及圖11，比較器260可包含第一局部電路300、第二局部電路400以及偵測電路500。
第一局部電路300可接收第一內部列位址RA_1的第一內部列位址信號RAS1_1至第k內部列位址信號RASk_1的第一組信號且可接收第二內部列位址RA_2的第一內部列位址信號RAS1_2至第k內部列位址信號RASk_2的第二組信號。舉例而言，第一組信號及第二組信號可對應於經由相同列位址信號線接收到的列位址信號。
當第一組信號的位準與第二組信號的位準相同時，第一局部電路300可輸出第一位準（例如，低位準）的信號。當第一組信號的位準與第二組信號的位準不同時，第一局部電路300可輸出第二位準（例如，高位準）的信號。
第一局部電路300可包含第一單元電路310、第二單元電路320以及偵測電路330。第一單元電路310可包含互斥OR電路311至互斥OR電路313，且第二單元電路320可包含互斥OR電路321至互斥OR電路323。互斥OR電路311至互斥OR電路313或互斥OR電路321至互斥OR電路323可接收不同的第一內部列位址信號及不同的第二內部列位址信號。互斥OR電路311至互斥OR電路313或互斥OR電路321至互斥OR電路323中的每一者可接收對應於相同位址信號線的第一內部列位址信號及第二內部列位址信號。
單元偵測電路314或單元偵測電路324可判定藉由互斥OR電路311至互斥OR電路313或互斥OR電路321至互斥OR電路323接收到的內部列位址信號是否相同或不同。
舉例而言，當藉由互斥OR電路311至互斥OR電路313或互斥OR電路321至互斥OR電路323接收到的第一內部列位址信號中的一些與第二內部列位址信號中的一些相同時，單元偵測電路314或單元偵測電路324可輸出第二位準（例如，高位準）的信號。
當藉由互斥OR電路311至互斥OR電路313或互斥OR電路321至互斥OR電路323接收到的第一內部列位址信號中的一些與第二內部列位址信號中的一些不同時，單元偵測電路314或單元偵測電路324可輸出第一位準（例如，低位準）的信號。
第一局部電路300的單元偵測電路314或單元偵測電路324可包含NOR閘。第一局部電路300的偵測電路330可包含NAND閘。當第一組信號與第二組信號不同時，第一局部電路300的偵測電路330可輸出第二位準（例如，高位準）的信號。當第一組信號與第二組信號相同時，第一局部電路300的偵測電路330可輸出第一位準（例如，低位準）的信號。
第二局部電路400可接收第一內部列位址RA_1的第一內部列位址信號RAS1_1至第k內部列位址信號RASk_1的第三組信號且可接收第二內部列位址RA_2的第一內部列位址信號RAS1_2至第k內部列位址信號RASk_2的第四組信號。舉例而言，第三組信號及第四組信號可對應於經由相同列位址信號線接收到的列位址信號。
當第三組信號的位準與第四組信號的位準相同時，第二局部電路400可輸出第一位準（例如，低位準）的信號。當第三組信號的位準與第四組信號的位準不同時，第二局部電路400可輸出第二位準（例如，高位準）的信號。
第二局部電路400可包含第三單元電路410、第四單元電路420以及偵測電路430。第三單元電路410可包含互斥OR電路411至互斥OR電路413，且第四單元電路420可包含互斥OR電路421至互斥OR電路423。互斥OR電路411至互斥OR電路413或互斥OR電路421至互斥OR電路423可接收不同的第一內部列位址信號及不同的第二內部列位址信號。互斥OR電路411至互斥OR電路413或互斥OR電路421至互斥OR電路423中的每一者可接收對應於相同位址信號線的第一內部列位址信號及第二內部列位址信號。
單元偵測電路414或單元偵測電路424可判定藉由互斥OR電路411至互斥OR電路413或互斥OR電路421至互斥OR電路423接收到的內部列位址信號是否相同或不同。
舉例而言，當藉由互斥OR電路411至互斥OR電路413或互斥OR電路421至互斥OR電路423接收到的第一內部列位址信號中的一些與內部列位址信號中的一些相同時，單元偵測電路414或單元偵測電路424可輸出第二位準（例如，高位準）的信號。
當藉由互斥OR電路411至互斥OR電路413或互斥OR電路421至互斥OR電路423接收到的第一內部列位址信號中的一些與第二內部列位址信號中的一些不同時，單元偵測電路414或單元偵測電路424可輸出第一位準（例如，低位準）的信號。
第二局部電路400的單元偵測電路414或單元偵測電路424可包含NOR閘。第二局部電路400的偵測電路430可包含NAND閘。當第三組信號與第四組信號不同時，第二局部電路400的偵測電路430可輸出第二位準（例如，高位準）的信號。當第三組信號與第四組信號相同時，第二局部電路400的偵測電路430可輸出第一位準（例如，低位準）的信號。
偵測電路500可接收第一局部電路300的輸出信號及第二局部電路400的輸出信號。偵測電路500可包含NOR閘。當第一內部列位址信號RA1_1至第一內部列位址信號RAk_1與第二內部列位址信號RA1_2至第二內部列位址信號RAk_2不同時，偵測電路500可輸出第一位準（例如，低位準）的信號。當第一內部列位址信號RA1_1至第一內部列位址信號RAk_1與第二內部列位址信號RA1_2至第二內部列位址信號RAk_2相同時，偵測電路500可輸出第二位準（例如，高位準）的信號。
圖12示出字元線驅動器220的實施實例。參考圖1、圖11以及圖12，字元線驅動器220可包含分別接收第一線Sl1至第m線Slm上的信號的第一NAND閘AN1至第m NAND閘ANm及偵測信號DT以及接收第一NAND閘AN1至第m NAND閘ANm的輸出的第一反向器IN1至第m反向器INm。
第一反向器IN1至第m反向器INm可回應於第一位準（例如，低位準）的信號自第一NAND閘AN1至第m NAND閘ANm輸出而預充電第一字元線WL1至第m字元線WLm的對應字元線（例如，可用電源電壓預充電字元線）。
第一反向器IN1至第m反向器INm可回應於第二位準（例如，高位準）的信號自第一NAND閘AN1至第m NAND閘ANm輸出而將第一字元線WL1至第m字元線WLm的對應字元線放電（例如，可將對應字元線放電至接地電壓）。
第一NAND閘AN1至第m NAND閘ANm可回應於第一線Sl1至第m線Slm的對應線的信號處於第二位準（例如，高位準）處且偵測信號DT處於第二位準（例如，高位準）處而輸出第一位準（例如，低位準）的信號。
圖13示出列解碼器120調整字元線WL1至字元線WLm的電壓的實例。參考圖1、圖9、圖10、圖11、圖12以及圖13，非揮發性記憶體設備100可接收與第一時鐘信號CLK1同步的第i列位址RAi。
位址儲存器240可將第i列位址RAi輸出為與第一時鐘信號CLK1同步的第一內部列位址RA_1。先前位址儲存器250可將第i列位址RAi輸出為與第二時鐘信號CLK2同步的第二內部列位址RA_2。
回應於位址儲存器240輸出第i列位址RAi，比較器260可將第i列位址RAi與先前列位址進行比較。舉例而言，先前列位址可為初始值。舉例而言，對第i列位址RAi的存取可為在非揮發性記憶體設備100通電之後首次進行的存取。
先前位址儲存器250可將初始值輸出為第二內部列位址RA_2。位址儲存器240可將第i列位址RAi輸出為第一內部列位址RA_1。由於接收到的列位址（例如，第一內部列位址RA_1）與先前列位址（例如，第二內部列位址RA_2）不同，故回應於輸出第一內部列位址RA_1，偵測信號DT可輸出第一位準（例如，低位準）的信號。
回應於偵測信號DT轉變至第一位準（例如，低位準），可將第一字元線WL1至第m字元線WLm放電。在延遲器230的延遲時間之後，先前位址儲存器250可將第i列位址RAi輸出為第二內部列位址RA_2。回應於第一內部列位址RA_1與第二內部列位址RA_2相同，偵測信號DT可輸出第二位準（例如，高位準）。
當接收到第i列位址RAi時，解碼電路210可將第一線Sl1至第m線Slm的第i線Sli設置（或啟動）至第二位準（例如，高位準）。回應於偵測信號DT轉變至第二位準（例如，高位準），字元線驅動器220可預充電第一字元線WL1至第m字元線WLm的第i字元線WLi。
隨後，可進一步接收兩次第i列位址RAi。回應於接收相同第i列位址RAi，第一內部列位址RA_1及第二內部列位址RA_2可為第i列位址RAi。因此，解碼電路210可將第一線Sl1至第m線Slm的第i線Sli的選擇維持在第二位準處，且偵測信號DT可維持高位準。亦即，可維持經選擇的第i字元線WLi的預充電狀態。
隨後，回應於接收第j列位址RAj，位址儲存器240可將第j列位址RAj輸出為第一內部列位址RA_1。由於先前位址儲存器250輸出第i列位址RAi，故偵測信號DT可輸出第一位準（例如，低位準）的信號。亦即，可將第i字元線WLi放電。
在延遲器230的延遲時間之後，先前位址儲存器250可將第j列位址RAj輸出為第二內部列位址RA_2。回應於第一內部列位址RA_1與第二內部列位址RA_2相同，偵測信號DT可輸出第二位準（例如，高位準）。
當接收到第j列位址RAj時，解碼電路210可將第一線Sl1至第m線Slm的第j線Slj設置（或啟動）至第二位準（例如，高位準）。回應於偵測信號DT轉變至第二位準（例如，高位準），字元線驅動器220可預充電第一字元線WL1至第m字元線WLm的第j字元線WLj。
隨後，可進一步接收兩次第j列位址RAj。回應於接收到相同第j列位址RAj，第一內部列位址RA_1及第二內部列位址RA_2可為第j列位址RAj。因此，解碼電路210可將第一線Sl1至第m線Slm的第j線Slj的選擇維持在第二位準處，且偵測信號DT可維持高位準。亦即，可維持經選擇的第j字元線WLj的預充電狀態。
隨後，可接收到不同於第j列位址RAj或任何其他列位址的第i列位址RAi。當接收到任何其他列位址時，列解碼器120可執行放電及預充電。當接收到相同列位址時，列解碼器120可維持字元線的預充電狀態。
如上文所描述，當接收到相同列位址時，非揮發性記憶體設備100可維持經選擇的字元線的預充電狀態。回應於接收到任何其他列位址，非揮發性記憶體設備100可執行預先經選擇字元線的放電及新經選擇字元線的預充電。
位址儲存器240可在第一時間間隔期間儲存列位址RA，且先前位址儲存器250可在第二時間間隔期間儲存列位址RA。由於延遲器230的延遲時間，故在位址儲存器240儲存與第一時鐘信號CLK1同步的列位址RA時，先前位址儲存器250可儲存先前列位址。亦即，在接收到列位址RA時，列位址RA及先前列位址可進行比較。
藉由在接收到列位址RA時執行比較且在延遲器230的延遲時間之後執行預充電，非揮發性記憶體設備100可執行與第一時鐘信號CLK1同步的以下操作：在第一時鐘信號CLK1的每一時鐘週期接收列位址RA；將接收到的列位址RA與先前列位址進行比較；選擇性地執行放電及預充電；以及存取非揮發性記憶體單元MC。因此，可防止由於列位址RA與先前列位址的比較及是否執行放電及預充電的判定而延遲對非揮發性記憶體單元MC的存取。換言之，可防止由於基於基於列位址RA與先前列位址的輸出（例如，基於列位址RA與先前列位址的比較）將對應記憶體單元的放電及預充電而延遲對非揮發性記憶體單元MC的存取。因此，可改良非揮發性記憶體設備100的操作速率。
圖14示出根據本揭露內容的第一實例實施例的電子設備600。參考圖14，電子設備600可包含中央處理單元（central processing unit；CPU）610、圖形處理設備（graphic processing device；GPU）620、訊框緩衝器630以及顯示器640。
中央處理單元610可產生影像的資訊以經由顯示器640顯示。中央處理單元610可請求圖形處理設備620基於影像的資訊而產生影像資料以經由顯示器640顯示。
圖形處理設備620可基於自中央處理單元610接收到的影像資訊而產生影像資料。舉例而言，圖形處理設備620可在訊框的單元中產生影像資料。圖形處理設備620可在訊框緩衝器630中儲存影像資料的每一訊框。顯示器640可顯示儲存於訊框緩衝器630中的影像資料的訊框。
舉例而言，訊框緩衝器630可包含參考圖1至圖13描述的非揮發性記憶體設備100。影像資料的訊框可伴隨連續寫入及讀取一個列的資料的操作。如參考圖1至圖13所描述，當訊框緩衝器630在存取相同列的非揮發性記憶體單元時跳過放電及預充電時，可降低訊框緩衝器630及電子設備600的功率消耗。
圖15為根據實例實施例的儲存設備應用至其的系統1000的圖。圖15的系統1000可為行動系統，諸如可攜式通信終端機（例如，行動電話）、智慧型手機、平板個人電腦（personal computer；PC）、穿戴式設備、健康照護設備或物聯網（Internet of thing；IOT）設備。然而，圖15的系統1000並非必需受限於行動系統且可為PC、膝上型電腦、伺服器、媒體播放器或汽車設備（例如，導航設備）。
參考圖15，系統1000可包含主處理器1100、記憶體（例如，記憶體1200a及記憶體1200b）以及儲存設備（例如，儲存設備1300a及儲存設備1300b）。此外，系統1000可包含影像擷取設備1410、使用者輸入設備1420、感測器1430、通信設備1440、顯示器1450、揚聲器1460、電源供應設備1470以及連接介面1480中的至少一者。
主處理器1100可控制系統1000的所有操作，更具體言之，包含於系統1000中的其他組件的操作。主處理器1100可實施為通用處理器、專用處理器或應用程式處理器。
主處理器1100可包含至少一個CPU核心1110且更包含經組態以控制記憶體1200a及記憶體1200b及/或儲存設備1300a及儲存設備1300b的控制器1120。在一些實施例中，主處理器1100可更包含加速器1130，所述加速器1130為用於諸如人工智慧（artificial intelligence；AI）資料操作的高速資料操作的專用電路。加速器1130可包含圖形處理單元（GPU）、神經處理單元（neural processing unit；NPU）及/或資料處理單元（data processing unit；DPU）且實施為與主處理器1100的其他組件實體分離的晶片。
記憶體1200a及記憶體1200b可用作系統1000的主記憶體設備。儘管記憶體1200a及記憶體1200b中的每一者可包含諸如靜態隨機存取記憶體（static random access memory；SRAM）及/或動態RAM（dynamic RAM；DRAM）的揮發性記憶體，但記憶體1200a及記憶體1200b中的每一者可包含諸如快閃記憶體、相變RAM（phase-change RAM；PRAM）及/或電阻式RAM（resistive RAM；RRAM）的非揮發性記憶體。記憶體1200a及記憶體1200b可實施於與主處理器1100相同的封裝中。
儲存設備1300a及儲存設備1300b可充當不管是否向其供應電源都經組態以儲存資料的非揮發性儲存設備，且具有比記憶體1200a及記憶體1200b更大的儲存容量。儲存設備1300a及儲存設備1300b可分別包含經組態以經由儲存控制器1310a及儲存控制器1310b的控制而儲存資料的儲存控制器（storage controller；STRG CTRL）1310a及儲存控制器1310b以及非揮發性記憶體（Non-Volatile Memory；NVM）1320a及非揮發性記憶體1320b。儘管NVM 1320a及NVM 1320b可包含具有二維（two-dimensional；2D）結構或三維（three-dimensional；3D）V-NAND結構的快閃記憶體，但NVM 1320a及NVM 1320b可包含其他類型的NVM，諸如PRAM及/或RRAM。
儲存設備1300a及儲存設備1300b可與主處理器1100實體上分離且包含於系統1000中或實施於與主處理器1100相同的封裝中。另外，儲存設備1300a及儲存設備1300b可具有固態設備（solid-state device；SSD）或記憶體卡的類型且以可移除方式經由諸如將在下文描述的連接介面1480的介面與系統100的其他組件組合。儲存設備1300a及儲存設備1300b可為應用標準協定至其的設備，諸如通用快閃儲存器（universal flash storage；UFS）、嵌入式多媒體卡（embedded multi-media card；eMMC）或快速非揮發性記憶體（non-volatile memory express；NVMe），但不限於此。
影像擷取設備1410可擷取靜態影像或移動影像。影像擷取設備1410可包含攝影機、攝錄影機及/或網路攝影機。
使用者輸入設備1420可接收藉由系統1000的使用者輸入的各種類型的資料且包含觸控板、小鍵盤、鍵盤、滑鼠及/或麥克風。
感測器1430可偵測可自系統1000的外部獲得的各種類型的物理量，且將經偵測的物理量轉換為電信號。感測器1430可包含溫度感測器、壓力感測器、照度感測器、位置感測器、加速度感測器、生物感測器及/或陀螺儀感測器。
通信設備1440可根據各種通信協定傳輸及接收系統1000外部的其他設備之間的信號。通信設備1440可包含天線、收發器及/或數據機。
顯示器1450及揚聲器1460可充當經組態以將視覺資訊及聽覺資訊分別輸出至系統1000的使用者的輸出設備。
電源供應設備1470可適當轉換自嵌入於系統1000中的電池（未繪示）及/或外部電源供應的電源，且將經轉換的電源供應至系統1000的組件中的每一者。
連接介面1480可在系統1000與外部設備之間提供連接，所述外部設備連接至系統1000且能夠將資料傳輸至系統1000且自系統1000傳輸及接收資料。連接介面1480可藉由使用各種介面方案來實施，諸如先進技術附接（advanced technology attachment；ATA）、串行ATA（serial ATA；SATA）、外部SATA（external SATA；e-SATA）、小電腦小介面（small computer small interface；SCSI）、串行附接SCSI（serial attached SCSI；SAS）、周邊組件互連（peripheral component interconnection；PCI）、快速PCI（PCI express；PCIe）、NVMe、IEEE 1394、通用序列匯流排（universal serial bus；USB）介面、安全數位（secure digital；SD）卡介面、多媒體卡（multi-media card；MMC）介面、eMMC介面、UFS介面、嵌入式UFS（embedded UFS；eUFS）介面以及緊湊型快閃（compact flash；CF）卡介面。
儲存設備1300a或儲存設備1300b的非揮發性記憶體1320a或非揮發性記憶體1320b或記憶體1200a或記憶體1200b可藉由參考圖1至圖13所描述的非揮發性記憶體設備100來實施。
在以上實例實施例中，藉由使用術語「第一」、「第二」、「第三」以及類似術語來描述根據本揭露內容的組件。然而，術語「第一」、「第二」、「第三」以及類似術語可用於將組件彼此區分且不限制本揭露內容。舉例而言，術語「第一」、「第二」、「第三」以及類似術語並不涉及任何形式的次序或數值含義。
在以上實例實施例中，藉由使用區塊來引用組件。區塊可藉由以下來實施：各種硬體設備，諸如積體電路、特殊應用IC（application specific IC；ASIC）、場可程式化閘陣列（field programmable gate array；FPGA）以及複雜可程式化邏輯設備（complex programmable logic device；CPLD）；於硬體設備中驅動的韌體；軟體，諸如應用程式；或硬體設備及軟體的組合。此外，區塊可包含藉由積體電路中的半導體元件來實施的電路或登記為知識產權（intellectual property；IP）的電路。
根據本揭露內容的一些實例實施例，非揮發性記憶體設備可在每一時鐘週期將列位址與先前列位址進行比較，且可取決於比較結果而選擇性地執行字元線的放電及預充電。換言之，根據本揭露內容的一些實例實施例，非揮發性記憶體設備可在每一時鐘週期接收列位址與先前列位址且可基於（當前）接收到的列位址及先前列位址選擇性地執行字元線的放電及預充電。因此，提供具有操作速率改良及/或功率消耗降低的非揮發性記憶體設備、非揮發性記憶體設備的操作方法以及包含非揮發性記憶體設備的電子設備。
在已參考本揭露內容的一些實例實施例來描述本揭露內容時，所屬領域中具有通常知識者將顯而易見，在不脫離如以下申請專利範圍中所闡述的本揭露內容的精神及範圍的情況下，可對本揭露內容進行各種改變及修改。
241…24k、251…25k:正反器 100:非揮發性記憶體設備 110:記憶體單元陣列 120、200:列解碼器 125:預充電判定電路 130:寫入驅動器及感測放大器 140:行解碼器 150:緩衝器 160:控制邏輯 210:解碼電路 220:字元線驅動器 230:延遲器 240:位址儲存器 250:先前位址儲存器 260:比較器 270:鎖存器 300:第一局部電路 310:第一單元電路 311…313、321…323、411…413、421…423:互斥OR電路 314、324、414、424:單元偵測電路 320:第二單元電路 330、430、500:偵測電路 400:第二局部電路 410:第三單元電路 420:第四單元電路 600:電子設備 610:中央處理單元 620:圖形處理設備 630:訊框緩衝器 640:顯示器 1000:系統 1100:主處理器 1110:CPU核心 1120:控制器 1130:加速器 1200a、1200b:記憶體 1300a、1300b:儲存設備 1310a、1310b:儲存控制器 1320a、1320b:非揮發性記憶體 1410:影像擷取設備 1420:使用者輸入設備 1430:感測器 1440:通信設備 1450:顯示器 1460:揚聲器 1470:電源供應設備 1480:連接介面 ACC:存取操作 ADDR:位址 ADDR1:第一位址 ADDR2:第二位址 ADDR3:第三位址 AN1…ANm:NAND閘 BL、BL1…BLn:位元線 CA:行位址 CA1:第一行位址 CA2:第二行位址 CA3:第三行位址 CLK:時鐘信號 CLK1:第一時鐘信號 CLK2:第二時鐘信號 CMD:命令 CMD1:第一命令 CMD2:第二命令 CMD3:第三命令 CTRL:控制信號 DATA:資料 DATA1:第一資料 DATA2:第二資料 DATA3:第三資料 DETB:輸出信號 DR:放電操作 DT:偵測信號 IN1…INm:反向器 IOS:內部操作 MC:非揮發性記憶體單元 MCG1:第一記憶體單元組 MCG2:第二記憶體單元組 MCG3:第三記憶體單元組 PR:預充電操作 RA:列位址 RA_1:第一內部列位址 RA_2:第二內部列位址 RA1_1…RAk_1:第一內部列位址信號 RA1_2…RAk_2:第二內部列位址信號 RA2:第二列位址 RAi:第i列位址 RAj:第j列位址 RAS1…RASk:列位址信號 RAS1_1…RASk_1、RAS1_2…RASk_2:內部列位址信號 S110、S120、S130、S140、S210、S220、S230、S240、S250:操作 SE:選擇元件 SETB:設置信號 SL、SL1…SLn:源極線 Sl1…Slm:線 TI1:第一時間間隔 TI2:第二時間間隔 TI3:第三時間間隔 VR:可變電阻元件 WL、WL1…WLm:字元線 WLi:第i字元線 WLj:第j字元線
本揭露內容的以上及其他目標及特徵將藉由參考隨附圖式詳細描述一些實例實施例而變得更顯而易見。 圖1示出根據本揭露內容的實例實施例的非揮發性記憶體設備。 圖2示出根據本揭露內容的實例實施例的記憶體單元陣列的非揮發性記憶體單元的實例。 圖3示出非揮發性記憶體單元的實例。 圖4示出根據非揮發性記憶體設備的第一實例實施例的操作方法。 圖5示出存取記憶體單元陣列的非揮發性記憶體單元的實例。 圖6示出基於圖4的方法存取圖5的非揮發性記憶體單元的製程的實例。 圖7示出根據非揮發性記憶體設備的第二實例實施例的操作方法。 圖8示出基於圖7的方法存取圖5的非揮發性記憶體單元的製程的實例。 圖9示出列解碼器的組件中的一些的實例。 圖10示出位址儲存器及先前位址儲存器的實例。 圖11示出根據本揭露內容的實例實施例的比較器。 圖12示出字元線驅動器的實施實例。 圖13示出列解碼器調整字元線的電壓的實例。 圖14示出根據本揭露內容的第一實例實施例的電子設備。 圖15為示出根據本揭露內容的實例實施例的非揮發性記憶體設備應用至其中的系統的圖。
100:非揮發性記憶體設備
110:記憶體單元陣列
120:列解碼器
125:預充電判定電路
130:寫入驅動器及感測放大器
140:行解碼器
150:緩衝器
160:控制邏輯
ADDR:位址
BL1...BLn:位元線
CA:行位址
CLK:時鐘信號
CMD:命令
CTRL:控制信號
RA:列位址
SL1...SLn:源極線
WL1...WLm:字元線

Claims (20)

  1. 一種非揮發性記憶體設備，包括： 記憶體單元陣列，包含多個非揮發性記憶體單元；以及 列解碼器，經由字元線與所述記憶體單元陣列連接， 其中所述列解碼器經組態以， 回應於接收第一列位址連同第一命令而預充電來自所述字元線當中的對應於所述第一列位址的第一字元線，且 回應於接收與所述第一列位址相同的第二列位址連同所述第一命令之後的第二命令而維持所述第一字元線的預充電狀態。
  2. 如請求項1所述的非揮發性記憶體設備，其中所述列解碼器經組態以回應於接收不同於所述第一列位址的第三列位址連同所述第二命令而將所述第一字元線放電且預充電來自所述字元線當中的對應於所述第三列位址的第二字元線。
  3. 如請求項1所述的非揮發性記憶體設備，其中所述列解碼器包含： 第一電路，經組態以將經由列位址輸入線傳送且對應於所述第一列位址或所述第二列位址的列位址信號輸出為第一內部位址信號； 第二電路，經組態以延遲經由所述列位址輸入線傳送的所述列位址信號以輸出第二內部位址信號；以及 第三電路，經組態以基於所述第一內部位址信號及所述第二內部位址信號而輸出輸出信號。
  4. 如請求項3所述的非揮發性記憶體設備，其中所述列解碼器更包含： 鎖存器，經組態以接收所述第三電路的所述輸出信號， 其中所述鎖存器經組態以 回應於所述輸出信號指示所述第一內部位址信號與所述第二內部位址信號不同而重置，且 回應於所述輸出信號指示所述第一內部位址信號與所述第二內部位址信號相同而設置。
  5. 如請求項4所述的非揮發性記憶體設備，其中所述列解碼器更包含： 字元線驅動器，經組態以回應於設置所述鎖存器而將預充電的字元線放電。
  6. 如請求項3所述的非揮發性記憶體設備，其中 所述列解碼器更包含經組態以延遲第一時鐘信號以輸出第二時鐘信號的延遲器， 所述第一電路經組態以將所述列位址信號輸出為與所述第一時鐘信號同步的所述第一內部位址信號，且 所述第二電路經組態以將所述列位址信號輸出為與所述第二時鐘信號同步的所述第二內部位址信號。
  7. 如請求項6所述的非揮發性記憶體設備，其中所述延遲器的延遲時間比所述第一時鐘信號的一個週期的時間短。
  8. 如請求項6所述的非揮發性記憶體設備，其中所述第一電路包含正反器，所述正反器經組態以分別將所述列位址信號輸出為與所述第一時鐘信號同步的所述第一內部位址信號。
  9. 如請求項6所述的非揮發性記憶體設備，其中所述第二電路包含正反器，所述正反器經組態以分別將所述列位址信號輸出為與所述第二時鐘信號同步的所述第二內部位址信號。
  10. 如請求項3所述的非揮發性記憶體設備，其中 所述第三電路包含， 第一局部電路，經組態以， 接收所述第一內部位址信號的第一組信號， 接收所述第二內部位址信號的第二組信號， 當所述第一組信號的位準與所述第二組信號的位準相同時輸出第一位準的信號，且 當所述第一組信號的所述位準與所述第二組信號的所述位準不同時輸出第二位準的信號，以及 第二局部電路，經組態以， 接收所述第一內部位址信號的第三組信號， 接收所述第二內部位址信號的第四組信號， 當所述第三組信號的位準與所述第四組信號的位準相同時輸出所述第一位準的信號，且 當所述第三組信號的所述位準與所述第四組信號的所述位準不同時輸出所述第二位準的信號，且 回應於所述第一局部電路及所述第二局部電路中的每一者輸出所述第一位準而維持所述第一字元線的所述預充電狀態。
  11. 如請求項10所述的非揮發性記憶體設備，其中 所述第一局部電路包含， 多個XOR閘，以及 NOR閘，經組態以接收所述XOR閘的輸出且對其執行NOR操作，且 所述多個XOR閘中的每一者經組態以接收所述第一組信號中的對應一者及所述第二組信號中的對應一者。
  12. 一種非揮發性記憶體設備的操作方法，所述方法包括： 在所述非揮發性記憶體設備處接收命令及列位址； 回應於所述列位址不同於先前列位址而將對應於所述先前列位址的先前字元線放電且預充電對應於所述列位址的字元線；以及 回應於所述列位址與所述先前列位址相同而維持所述先前字元線的預充電狀態。
  13. 如請求項12所述的方法，更包括： 在第一時間間隔期間儲存所述先前列位址； 在第二時間間隔期間儲存所述先前列位址； 在第三時間間隔期間儲存所述列位址；以及 在第四時間間隔期間基於所述先前列位址及所述列位址產生輸出信號，在此期間所述第二時間間隔與所述第三時間間隔彼此重疊。
  14. 如請求項13所述的方法，其中 回應於第一時鐘信號而執行在所述第一時間間隔期間儲存所述先前列位址及在所述第三時間間隔期間儲存所述列位址，且 回應於第二時鐘信號而執行在所述第二時間間隔期間儲存所述先前列位址。
  15. 如請求項14所述的方法，其中所述第二時鐘信號具有所述第一時鐘信號的經延遲形式。
  16. 如請求項15所述的方法，其中所述第二時鐘信號相對於所述第一時鐘信號所延遲的延遲時間比所述第一時鐘信號的週期短。
  17. 如請求項15所述的方法，其中所述第二時鐘信號相對於所述第一時鐘信號所延遲的延遲時間比所述第一時鐘信號的週期的一半短。
  18. 一種電子設備，包括： 中央處理單元，經組態以產生影像資訊； 圖形處理設備，經組態以基於自所述中央處理單元接收到的所述影像資訊而產生影像資料； 訊框緩衝器，經組態以儲存自所述圖形處理設備接收到的所述影像資料；以及 顯示設備，經組態以顯示自所述訊框緩衝器接收到的所述影像資料， 其中所述訊框緩衝器包含非揮發性記憶體設備，所述非揮發性記憶體設備包含， 記憶體單元陣列，包含多個非揮發性記憶體單元，以及 列解碼器，經由字元線與所述記憶體單元陣列連接， 其中所述列解碼器經組態以回應於自所述圖形處理設備接收到的列位址不同於自所述圖形處理設備預先接收到的先前列位址而將對應於所述先前列位址的先前字元線放電且預充電對應於所述列位址的字元線，且 其中所述列解碼器經組態以回應於所述列位址與所述先前列位址相同而維持所述先前字元線的預充電狀態。
  19. 如請求項18所述的電子設備，其中 所述非揮發性記憶體設備更包含， 第一電路，經組態以回應於第一時鐘信號而儲存所述列位址， 第二電路，經組態以回應於第二時鐘信號而儲存所述列位址，以及 第三電路，經組態以基於所述第一電路的輸出及所述第二電路的輸出而輸出輸出信號，且 所述第二時鐘信號相對於所述第一時鐘信號延遲。
  20. 如請求項18所述的電子設備，其中所述非揮發性記憶體設備藉由相變記憶體設備、鐵電記憶體設備、磁性記憶體設備或電阻式記憶體設備中的一者來實施。
TW111107095A 2021-02-26 2022-02-25 非揮發性記憶體設備、其操作方法以及電子設備 TW202238581A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020210026219A KR20220122845A (ko) 2021-02-26 2021-02-26 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 전자 장치
KR10-2021-0026219 2021-02-26
US17/507,216 US11727965B2 (en) 2021-02-26 2021-10-21 Nonvolatile memory device, operating method of nonvolatile memory device, and electronic device including nonvolatile memory device
US17/507,216 2021-10-21

Publications (1)

Publication Number Publication Date
TW202238581A true TW202238581A (zh) 2022-10-01

Family

ID=82976122

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111107095A TW202238581A (zh) 2021-02-26 2022-02-25 非揮發性記憶體設備、其操作方法以及電子設備

Country Status (4)

Country Link
US (1) US11727965B2 (zh)
KR (1) KR20220122845A (zh)
CN (1) CN114974377A (zh)
TW (1) TW202238581A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024087140A1 (en) * 2022-10-28 2024-05-02 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Memory device and operating method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010045945A (ko) 1999-11-09 2001-06-05 박종섭 반도체 메모리의 어드레스 천이 검출 회로
KR100497353B1 (ko) * 2002-03-26 2005-06-23 삼성전자주식회사 영상 처리 장치 및 처리된 영상을 수신하는 장치 및 방법
US20070291184A1 (en) * 2006-06-16 2007-12-20 Michael Harville System and method for displaying images
JP5257598B2 (ja) 2008-10-27 2013-08-07 日本電気株式会社 磁気ランダムアクセスメモリ及びその動作方法
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
JP5281163B2 (ja) * 2009-08-21 2013-09-04 株式会社日立製作所 半導体装置およびメモリモジュール
JP5737003B2 (ja) 2011-06-27 2015-06-17 富士通セミコンダクター株式会社 半導体メモリ、システムおよび半導体メモリの製造方法
KR20130116705A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 자기 랜덤 액세스 메모리 장치 및 어드레싱 방법
US8711646B2 (en) 2012-05-08 2014-04-29 Samsung Electronics Co., Ltd. Architecture, system and method for testing resistive type memory
JP2014175022A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 半導体記憶装置及びそのデータ書き込み方法
US10310734B2 (en) * 2014-12-27 2019-06-04 Intel Corporation Tier mode for access operations to 3D memory
KR20200009460A (ko) 2018-07-19 2020-01-30 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그것의 구동 방법
KR102617016B1 (ko) 2018-09-17 2023-12-27 삼성전자주식회사 자주 접근되는 어드레스를 검출하는 레지스터 클럭 드라이버를 포함하는 메모리 모듈
US10734077B1 (en) * 2019-06-28 2020-08-04 Sandisk Technologies Llc Word line discharge skip for faster read time

Also Published As

Publication number Publication date
KR20220122845A (ko) 2022-09-05
US20220277778A1 (en) 2022-09-01
US11727965B2 (en) 2023-08-15
CN114974377A (zh) 2022-08-30

Similar Documents

Publication Publication Date Title
US10854275B2 (en) Memory device and operation method thereof
CN111383676A (zh) 存储器装置、存储器系统及相关方法
KR20170088502A (ko) 해머 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
US8935467B2 (en) Memory system, and a method of controlling an operation thereof
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
TWI578319B (zh) 以升壓來感測之技術
US10482938B2 (en) Word-line timing control in a semiconductor memory device and a memory system including the same
US10331378B2 (en) Methods of operating mixed device type memory modules, and processors and systems configured for operating the same
US20210208815A1 (en) Storage device and operating method thereof
US11881251B2 (en) Row clear features for memory devices and associated methods and systems
US10726906B2 (en) Memory device and operation method thereof
KR20170138616A (ko) 메모리 시스템
US11727965B2 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and electronic device including nonvolatile memory device
US20230307056A1 (en) Memory device including initial charging phase for double sense operation
CN113454720B (zh) 存储设备及其控制方法
US9384796B2 (en) Semiconductor memory device and memory system including the same
US9318164B2 (en) Semiconductor memory device with power-saving signal
US11908530B2 (en) Multi-sampled, charge-sharing thermometer in memory device
US20230410934A1 (en) Bonding defect detection for die-to-die bonding in memory devices
US20230221871A1 (en) Memory device and operating method thereof
US20230215482A1 (en) Electronic devices and electronic systems
US20230230639A1 (en) Method and apparatus to reduce power consumption of page buffer circuitry in a non-volatile memory device
US20240112716A1 (en) Memory device and operation method thereof
CN117253527A (zh) 半导体装置
KR20220146748A (ko) 반도체 메모리 장치