CN114974377A - 非易失性存储设备、其操作方法以及包括其的电子设备 - Google Patents

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Abstract

可以提供一种非易失性存储设备，包括包含多个非易失性存储单元的存储单元阵列和通过字线与存储单元阵列连接的行译码器。行译码器可以被配置为响应于接收到第一行地址和第一命令，对字线当中与第一行地址相对应的第一字线预充电，并且响应于接收到与第一行地址相同的第二行地址和跟随在第一命令之后的第二命令，保持第一字线的预充电状态。

Description

非易失性存储设备、其操作方法以及包括其的电子设备
对相关申请的交叉引用
本申请要求于2021年2月26日在韩国知识产权局提交的第10-2021-0026219号韩国专利申请的优先权，其公开通过引用被合并于此。
技术领域
本文描述的本公开的一些示例实施例涉及半导体设备，并且更具体地，涉及具有改进的操作速度和降低的功耗的非易失性存储设备、非易失性存储设备的操作方法和/或包括非易失性存储设备的电子设备。
背景技术
非易失性存储设备可以在各种类型的存储设备中实现，诸如相变存储设备、铁电存储设备、磁存储设备和电阻存储设备。非易失性存储设备可以支持随机存取，因此可以被用在需要随机存取和非易失性特性的各种领域。
包括非易失性存储设备的电子设备所需的主要特征之一是较低的功耗。因此，也可能需要可以以低功率操作的非易失性存储设备。
发明内容
本公开的一些示例实施例提供了具有改进的操作速度和降低的功耗的非易失性存储设备、非易失性存储设备的操作方法以及包括非易失性存储设备的电子设备。
根据示例实施例，一种非易失性存储设备包括包含多个非易失性存储单元的存储单元阵列，以及通过字线与存储单元阵列连接的行译码器。响应于接收第一行地址和第一命令，行译码器被配置为对字线当中与第一行地址相对应的第一字线预充电。响应于接收与第一行地址相同的第二行地址以及跟随在第一命令后的第二命令，行译码器被配置为保持第一字线的预充电状态。
根据示例实施例，一种非易失性存储设备的操作方法包括：在非易失性存储设备处接收命令和行地址；响应于行地址与前一行地址不同，对与前一行地址相对应的前一字线放电并对与行地址相对应的字线预充电；以及响应于行地址与前一行地址相同，保持前一字线的预充电状态。
根据示例实施例，一种电子设备包括：中央处理单元，被配置为生成图像信息；图形处理设备，被配置为基于从中央处理单元接收的图像信息生成图像数据；帧缓冲器，被配置为存储从图形处理设备接收的图像数据；以及显示设备，被配置为显示从帧缓冲器接收的图像数据。所述帧缓冲器包括非易失性存储设备，其包括包含多个非易失性存储单元的存储单元阵列和通过字线与存储单元阵列连接的行译码器。响应于从图形处理设备接收到的行地址与先前从图形处理设备接收到的前一行地址不同，行译码器被配置为对与前一行地址相对应的前一字线放电，并对与行地址相对应的字线预充电。响应于行地址与前一行地址相同，行译码器被配置为保持前一字线的预充电状态。
附图说明
通过参考附图详细描述本公开的一些示例实施例，本公开的上述和其他目的和特征将变得显而易见。
图1图示了根据本公开的示例实施例的非易失性存储设备。
图2图示了根据本公开的示例实施例的存储单元阵列的非易失性存储单元的示例。
图3图示了非易失性存储单元的示例。
图4图示了根据非易失性存储设备的第一示例实施例的操作方法。
图5图示了其中存储单元阵列的非易失性存储单元被访问的示例。
图6图示了基于图4的方法访问图5的非易失性存储单元的过程的示例。
图7图示了根据非易失性存储设备的第二示例实施例的操作方法。
图8图示了基于图7的方法访问图5的非易失性存储单元的过程的示例。
图9图示了行译码器的一些组件的示例。
图10图示了地址存贮器和前一地址存贮器的示例。
图11图示了根据本公开的示例实施例的比较器。
图12图示了字线驱动器的实现示例。
图13图示了其中行译码器调整字线电压的示例。
图14图示了根据本公开的第一示例实施例的电子设备。
图15是图示根据本公开的示例实施例的应用非易失性存储设备的系统的图。
具体实施方式
下面，本公开的一些示例实施例可以被详细且清楚地描述到本领域技术人员可以容易地执行本公开的程度。
图1图示了根据本公开的示例实施例的非易失性存储设备100。参考图1，非易失性存储设备100可以包括存储单元阵列110、行译码器120、写入驱动器和读出放大器130、列译码器140、缓冲器150和控制逻辑160。
存储单元阵列110、行译码器120、写入驱动器和读出放大器130、列译码器140、缓冲器150和控制逻辑160可以用彼此不同的硬件来实现。存储单元阵列110、行译码器120、写入驱动器和读出放大器130、列译码器140、缓冲器150和控制逻辑160可以结合诸如电路、块和单元的各种术语来命名。
存储单元阵列110可以包括以行和列排列的非易失性存储单元。例如，非易失性存储单元可以包括相变存储单元、铁电存储单元、磁存储单元或电阻存储单元。行中的非易失性存储单元可以与第一字线WL1到第m字线WLm连接。列中的非易失性存储单元可以与第一位线BL1到第n位线BLn以及第一源极线SL1到第n源极线SLn连接。
行译码器120可以通过第一字线WL1到第m字线WLm与存储单元阵列110的行中的非易失性存储单元连接。行译码器120可以从控制逻辑160接收行地址RA。基于行地址RA，行译码器120可以选择第一字线WL1到第m字线WLm中的一个，并且可以不选择其剩余的字线。
行译码器120可以将选择字线电压施加到所选字线，并将非选择字线电压施加到未选择字线(或可以浮置未选择字线)。例如，选择字线电压的电平和非选择字线电压的电平可以取决于是否执行了第一写入操作(或置位操作)、第二写入操作(或重置操作)或读取操作中的任何一个而变化。
写入驱动器和读出放大器130可以通过第一位线BL1至第n位线BLn和第一源极线SL1至第n源极线SLn与存储单元阵列110的列中的非易失性存储单元连接。例如，一条位线和一条源极线可以与一列非易失性存储单元连接。
写入驱动器和读出放大器130可以包括写入驱动器电路和读出放大器电路，写入驱动器电路可以分别与第一位线BL1到第n位线BLn相对应，并且可以分别与第一源极线SL1到第n源极线SLn相对应，并且读出放大器电路可以分别与第一位线BL1到第n位线BLn相对应，且可以分别与第一源极线SL1到第n源极线SLn相对应。写入驱动器和读出放大器130可以从控制逻辑160接收列地址CA。
在写入操作中，基于列地址CA，写入驱动器电路的一些写入驱动器电路可以被激活，并且剩余的写入驱动器电路和读出放大器电路可以被去激活。每个激活的写入驱动器电路可以向对应的源极线和对应的位线施加用于写入操作的电压。每个去激活的写入驱动器电路可以向对应的源极线和/或对应的位线施加用于禁止写入操作的电压，或者可以浮置对应的源极线和/或对应的位线。
在读取操作中，基于列地址CA，读出放大器电路的一些读出放大器电路可以被激活，并且剩余的读出放大器电路和写入驱动器电路可以被去激活。每个激活的读出放大器电路可以向对应的源极线和对应的位线施加用于读取操作的电压。每个去激活的读出放大器电路可以向对应的源极线和/或对应的位线施加用于禁止读取操作的电压，或者可以浮置对应的源极线和/或对应的位线。
图示了写入驱动器和读出放大器130通过第一位线BL1到第n位线BLn和第一源极线SL1到第n源极线SLn与存储单元阵列110连接的示例。然而，可以省略第一位线BL1到第n位线BLn和第一源极线SL1到第n源极线SLn。也就是说，在存储单元阵列110中，一列非易失性存储单元可以与一条线(例如，位线或源极线)连接。
列译码器140可以提供写入驱动器和读出放大器130与缓冲器150之间的切换和/或写入驱动器和读出放大器130与存储单元阵列110之间的切换。列译码器140可以从控制逻辑160接收列地址CA。基于列地址CA，列译码器140可以执行切换，使得激活的写入驱动器电路或激活的读出放大器电路与缓冲器150电连接。同时地/可替换地，基于列地址CA，列译码器140可以执行切换，使得激活的写入驱动器电路或激活的读出放大器电路与对应的位线和对应的源极线电连接。
缓冲器150可以与外部设备交换数据，并且可以与写入驱动器和读出放大器130交换数据。缓冲器150可以将从外部设备接收的数据传送到写入驱动器和读出放大器130的激活的写入驱动器电路。缓冲器150可以将由激活的读出放大器电路读出的数据传送到外部设备。
控制逻辑160可以从外部设备接收命令CMD、地址ADDR、控制信号CTRL和时钟信号CLK。命令CMD和地址ADDR可以按照命令CMD和地址ADDR的顺序或者按照地址ADDR和命令CMD的顺序被接收。在一些示例实施例中，命令CMD和地址ADDR可以同时被接收。
命令CMD可以包括写入命令或读取命令。写入命令可以引起第一写操作(或置位操作)、第二写操作(或重置操作)和两者中的一个。响应于命令CMD，控制逻辑160可以控制行译码器120、写入驱动器和读出放大器130、列译码器140和缓冲器150，使得执行写入操作或读取操作。写入操作可以包括第一写入操作(或置位操作)、第二写入操作(或重置操作)和两者中的一个。
地址ADDR可以包括行地址RA和列地址CA。控制逻辑160可以将行地址RA传送到行译码器120，并且可以将列地址CA传送到写入驱动器和读出放大器130以及列译码器140。
控制信号CTRL可以包括用于控制非易失性存储设备100的各种信号。例如，在控制信号CTRL中包括的一些信号可以是双向信号，并且可以用于向外部设备通知非易失性存储设备100的状态。
时钟信号CLK可以用于非易失性存储设备100的操作和外部设备的操作之间的同步。非易失性存储设备100可以与时钟信号CLK同步地与外部设备交互。例如，非易失性存储设备100可以与时钟信号CLK同步地与外部设备交换命令CMD、地址ADDR、控制信号CTRL或数据“DATA”。
例如，控制逻辑160可以成倍增加时钟信号CLK的频率，以生成高频的内部时钟信号。控制逻辑160可以基于内部时钟信号控制行译码器120、写入驱动器和读出放大器130、列译码器140和缓冲器150。例如，控制逻辑160可以基于内部时钟信号来控制行译码器120、写入驱动器和读出放大器130、列译码器140和缓冲器150的操作定时、切换定时等。
行译码器120可以包括预充电确定电路125。预充电确定电路125可以基于行地址RA来确定预充电的字线是否被放电以及放电的字线是否被预充电。例如，字线被预充电可以指示对应的字线被选择用于第一写入操作、第二写入操作或读取操作。字线被放电可以意味着取消对执行第一写入操作、第二写入操作或读取操作的字线的选择。
预充电确定电路125可以控制行译码器120，使得选择性地执行放电和预充电，从而降低非易失性存储设备100的功耗并使操作速度更快。
图2图示了根据本公开示例实施例的存储单元阵列110的非易失性存储单元MC的示例。参考图1和图2，行中的非易失性存储单元MC可以与第一字线WL1到第m字线WLm连接。非易失性存储单元MC的每列可以与第一位线BL1至第n位线BLn中的一个和第一源极线SL1至第n源极线SLn中的一个相对应。
图3图示了非易失性存储单元MC的示例。参考图1、图2和图3，非易失性存储单元MC可以包括选择元件SE和可变电阻元件VR。选择元件SE可以包括晶体管，所述晶体管包括与字线WL连接的栅极、与源极线SL连接的第一端子以及与可变电阻元件VR连接的第二端子。
可变电阻元件VR可以连接在选择元件SE和位线BL之间。当在可变电阻元件VR两端形成特定范围(或多个)内的电压或电流时(例如，第一写入操作或第二写入操作)，可变电阻元件VR的电阻值可以被调整。当在可变电阻元件VR上形成特定范围(或多个)内的电压或电流时(例如，读取操作)，可变电阻元件VR的电阻值可以被保持(或例如，读取)。例如，可变电阻元件VR可以包括相变元件、磁性元件、铁电元件或电阻元件。
例如，选择元件SE可以用二极管代替。二极管的第一端子可以与字线WL连接，二极管的第二端子可以通过可变电阻元件VR与位线BL连接。也就是说，源极线SL可以被省略。对于另一示例，选择元件SE可以被省略。可变电阻元件VR的第一端子可以与字线WL连接，可变电阻元件VR的第二端子可以与位线BL连接。也就是说，源极线SL可以被省略。
图4图示了根据非易失性存储设备100的第一示例实施例的操作方法。参考图1、图2、图3和图4，在操作S110中，控制逻辑160可以接收命令CMD和地址ADDR。控制逻辑160可以可选地一起接收数据。例如，当命令CMD是读取命令时，数据可能无法被接收。当命令CMD是写入命令时，数据可以一起被接收。
在操作S120中，行译码器120可以基于行地址RA对字线预充电。例如，行译码器120可以对由行地址RA选择的字线预充电。预充电可以包括向所选字线施加电压或电流，使得与所选字线连接的非易失性存储单元MC的选择元件SE被导通。
在操作S130中，写入驱动器和读出放大器130可以基于列地址CA访问非易失性存储单元MC。例如，写入驱动器和读出放大器130可以对与列地址CA相对应的相应非易失性存储单元MC执行第一写入操作(或置位操作)、第二写入操作(或重置操作)或读取操作。
当非易失性存储单元MC被完全访问时，在操作S140中，行译码器120可以对预充电的(例如，激活的)字线放电(例如，去激活)(或者可以取消对所选字线的选择)。
图5图示了存储单元阵列110的非易失性存储单元MC被访问的示例。参考图1和图5，第二字线WL2可以被选择。与第二字线WL2连接的非易失性存储单元MC可以被分类为第一存储单元组MCG1、第二存储单元组MCG2和第三存储单元组MCG3。
存储单元组可以是由一个列地址CA访问的存储单元的单位。例如，当地址ADDR包括第一列地址CA1时，写入驱动器和读出放大器130可以访问第一存储单元组MCG1的非易失性存储单元MC。
当地址ADDR包括第二列地址CA2时，写入驱动器和读出放大器130可以访问第二存储单元组MCG2的非易失性存储单元MC。当地址ADDR包括第三列地址CA3时，写入驱动器和读出放大器130可以访问第三存储单元组MCG3的非易失性存储单元MC。
图6图示了基于图4的方法访问图5的非易失性存储单元MC的过程的示例。参考图1、图4、图5和图6，图示了由控制逻辑160接收的命令CMD和地址ADDR、与外部设备交换的缓冲器150的数据以及非易失性存储设备100的内部操作IOS。图示了其中由控制逻辑160顺序地接收命令CMD和地址ADDR的示例。然而，地址ADDR可以在命令CMD之前被接收，或者命令CMD和地址ADDR可以同时被接收。
当接收到第一命令CMD1和第一地址ADDR1时，非易失性存储设备100可以基于第一命令CMD1和第一地址ADDR1执行内部操作IOS。第一命令CMD1可以包括写入命令或读取命令，但是在图6中假设第一命令CMD1是读取命令。
第一地址ADDR1可以包括第二行地址RA2和第一列地址CA1。如图5所示，第二行地址RA2可以指示第二字线WL2。第一列地址CA1可以指示第一存储单元组MCG1。
行译码器120可以执行预充电操作PR来选择(或激活)第二字线WL2。写入驱动器和读出放大器130可以执行访问操作ACC来访问(例如，读取)第一存储单元组MCG1的非易失性存储单元MC。当访问操作ACC完成时，缓冲器150可以将从第一存储单元组MCG1的非易失性存储单元MC读取的第一数据DATA1输出到外部设备。
当访问操作ACC完成时，行译码器120可以执行第二字线WL2的放电操作DR，以取消对第二字线WL2的选择(或者去激活第二字线WL2)。根据第一命令CMD1和第一地址ADDR1的操作可以在第一时间间隔TI1期间执行。
例如，当第一命令CMD1是写入命令时，第一数据DATA1可以跟随在第一地址ADDR1之后从外部设备被接收。在完全接收到第一数据DATA1之后，访问操作ACC(例如，写入操作)和放电操作DR可以被执行。
当接收到第二命令CMD2和第二地址ADDR2时，非易失性存储设备100可以基于第二命令CMD2和第二地址ADDR2执行内部操作IOS。假设第二命令CMD2可以是读取命令。
第二地址ADDR2可以包括第二行地址RA2和第二列地址CA2。如图5所示，第二行地址RA2可以指示第二字线WL2。第二列地址CA2可以指示第二存储单元组MCG2。
行译码器120可以执行预充电操作PR来选择(或激活)第二字线WL2。写入驱动器和读出放大器130可以执行访问操作ACC来访问(例如，读取)第二存储单元组MCG2的非易失性存储单元MC。当访问操作ACC完成时，缓冲器150可以将从第二存储单元组MCG2的非易失性存储单元MC读取的第二数据DATA2输出到外部设备。
当访问操作ACC完成时，行译码器120可以执行第二字线WL2的放电操作DR，以取消对第二字线WL2的选择(或者去激活第二字线WL2)。根据第二命令CMD2和第二地址ADDR2的操作可以在第二时间间隔TI2期间执行。
例如，当第二命令CMD2是写入命令时，第二数据DATA2可以跟随在第二地址ADDR2之后从外部设备被接收。在完全接收到第二数据DATA2之后，访问操作ACC(例如，写入操作)和放电操作DR可以被执行。
当接收到第三命令CMD3和第三地址ADD3时，非易失性存储设备100可以基于第三命令CMD3和第三地址ADD3执行内部操作IOS。假设第三命令CMD3可以是读取命令。
第三地址ADDR3可以包括第二行地址RA2和第三列地址CA3。如图5所示，第二行地址RA2可以指示第二字线WL2。第三列地址CA3可以指示第三存储单元组MCG3。
行译码器120可以执行预充电操作PR来选择(或激活)第二字线WL2。写入驱动器和读出放大器130可以执行访问操作ACC来访问(例如，读取)第三存储单元组MCG3的非易失性存储单元MC。当访问操作ACC完成时，缓冲器150可以将从第三存储单元组MCG3的非易失性存储单元MC读取的第三数据DATA3输出到外部设备。
当访问操作ACC完成时，行译码器120可以执行第二字线WL2的放电操作DR，以取消对第二字线WL2的选择(或者去激活第二字线WL2)。根据第三命令CMD3和第三地址ADDR3的操作可以在第三时间间隔TI3期间执行。
例如，当第三命令CMD3是写入命令时，第三数据DATA3可以跟随在第三地址ADDR3之后从外部设备被接收。在完全接收到第三数据DATA3之后，访问操作ACC(例如，写入操作)和放电操作DR可以被执行。
在图6中图示了其中非易失性存储设备100连续执行读取操作的示例。然而，非易失性存储设备100可以根据命令连续执行写入操作，并且可以根据命令执行读取操作和写入操作的组合。
图7图示了根据非易失性存储设备100的第二示例实施例的操作方法。参考图1、图2、图3和图7，在操作S210中，控制逻辑160可以接收命令CMD和地址ADDR。控制逻辑160可以可选地一起接收数据。例如，当命令CMD是读取命令时，数据可能无法被接收。当命令CMD是写入命令时，数据可以一起被接收。
在操作S220中，行译码器120可以确定接收的行地址RA是否与前一行地址(例如，与紧邻前一命令一起接收的行地址)不同。当接收的行地址RA与前一行地址不同时，在操作S230中，行译码器120可以对由前一行地址预充电的字线放电。然后，在操作S240中，行译码器120可以基于接收到的行地址RA对字线预充电。在操作S250中，写入驱动器和读出放大器130可以基于列地址CA访问非易失性存储单元。
当在操作S220中确定接收的行地址RA与前一行地址相同时，行译码器120可以不执行预充电和放电。行译码器120可以保持由前一行地址选择(或激活)的字线的预充电状态。在操作S250中，写入驱动器和读出放大器130可以基于列地址CA访问非易失性存储单元MC。
比较图7和图4，在图4的示例实施例中，行译码器120可以接收行地址RA，可以对与行地址RA相对应的字线预充电，可以访问非易失性存储单元MC，并且可以对与行地址RA相对应的字线放电。然后，可以接收新的行地址用于新的访问。
在图7的示例实施例中，行译码器120可以在根据前一行地址完成访问之后不执行放电。只有当接收到新的行地址RA并且新的行地址RA与前一行地址不同时，才可以顺序执行放电和预充电。此外，当新的行地址RA与前一行地址相同时，行译码器120可以跳过放电和预充电。
图8图示了基于图7的方法访问图5的非易失性存储单元MC的过程的示例。参考图1、图5、图7和图8，图示了由控制逻辑160接收的命令CMD和地址ADDR、缓冲器150与外部设备交换的数据以及非易失性存储设备100的内部操作IOS。图示了控制逻辑160顺序地接收命令CMD和地址ADDR的示例。然而，地址ADDR可以在命令CMD之前被接收，或者命令CMD和地址ADDR可以同时被接收。
当接收到第一命令CMD1和第一地址ADDR1时，非易失性存储设备100可以基于第一命令CMD1和第一地址ADDR1执行内部操作IOS。第一命令CMD1可以包括写入命令或读取命令，但是在图8中假设第一命令CMD1是读取命令。
第一地址ADDR1可以包括第二行地址RA2和第一列地址CA1。如图5所示，第二行地址RA2可以指示第二字线WL2。第一列地址CA1可以指示第一存储单元组MCG1。例如，第二行地址RA2可以与前一行地址不同。
行译码器120可以执行预充电操作PR来选择(或激活)第二字线WL2。写入驱动器和读出放大器130可以执行访问操作ACC来访问(例如，读取)第一存储单元组MCG1的非易失性存储单元MC。当访问操作ACC完成时，缓冲器150可以将从第一存储单元组MCG1的非易失性存储单元MC读取的第一数据DATA1输出到外部设备。
根据第一命令CMD1和第一地址ADDR1的操作可以在没有放电操作DR(参考图6)的情况下终止。根据第一命令CMD1和第一地址ADDR1的操作可以在第一时间间隔TI1期间执行。
例如，当第一命令CMD1是写入命令时，第一数据DATA1可以跟随在第一地址ADDR1之后从外部设备被接收。在完全接收到第一数据DATA1之后，可以执行访问操作ACC(例如，写入操作)。
当接收到第二命令CMD2和第二地址ADDR2时，非易失性存储设备100可以基于第二命令CMD2和第二地址ADDR2执行内部操作IOS。假设第二命令CMD2可以是读取命令。
第二地址ADDR2可以包括第二行地址RA2和第二列地址CA2。如图5所示，第二行地址RA2可以指示第二字线WL2。第二列地址CA2可以指示第二存储单元组MCG2。
因为第二地址ADDR2的第二行地址RA2与前一行地址(例如，第二行地址RA2)相同，所以行译码器120可以跳过预充电操作PR。写入驱动器和读出放大器130可以执行访问操作ACC来访问(例如，读取)第二存储单元组MCG2的非易失性存储单元MC。当访问操作ACC完成时，缓冲器150可以将从第二存储单元组MCG2的非易失性存储单元MC读取的第二数据DATA2输出到外部设备。
根据第二命令CMD2和第二地址ADDR2的操作可以在没有放电操作DR(参考图6)的情况下终止。根据第二命令CMD2和第二地址ADDR2的操作可以在第二时间间隔TI2期间执行。
例如，当第二命令CMD2是写入命令时，第二数据DATA2可以跟随在第二地址ADDR2之后从外部设备被接收。在完全接收到第二数据DATA2之后，可以执行访问操作ACC(例如，写入操作)。
当接收到第三命令CMD3和第三地址ADD3时，非易失性存储设备100可以基于第三命令CMD3和第三地址ADD3执行内部操作IOS。假设第三命令CMD3可以是读取命令。
第三地址ADDR3可以包括第二行地址RA2和第三列地址CA3。如图5所示，第二行地址RA2可以指示第二字线WL2。第三列地址CA3可以指示第三存储单元组MCG3。
因为第三地址ADDR3的第二行地址RA2与前一行地址(例如，第二行地址RA2)相同，所以行译码器120可以跳过预充电操作PR。写入驱动器和读出放大器130可以执行访问操作ACC来访问(例如，读取)第三存储单元组MCG3的非易失性存储单元MC。当访问操作ACC完成时，缓冲器150可以将从第三存储单元组MCG3的非易失性存储单元MC读取的第三数据DATA3输出到外部设备。
根据第三命令CMD3和第三地址ADDR3的操作可以在没有放电操作DR(参考图6)的情况下终止。根据第三命令CMD3和第三地址ADDR3的操作可以在第三时间间隔TI3期间执行。
例如，当第三命令CMD3是写入命令时，第三数据DATA3可以跟随在第三地址ADDR3之后从外部设备被接收。在完全接收到第三数据DATA3之后，可以执行访问操作ACC(例如，写入操作)。
在图8中图示了非易失性存储设备100连续执行读取操作的示例。然而，非易失性存储设备100可以根据命令连续执行写入操作，并且可以取决于命令执行读取操作和写入操作的组合。
与图6的实施例相比，在图8的示例实施例中，当接收到相同的行地址时，跳过放电和预充电。因此，可以降低放电和预充电的功耗。
图9图示了行译码器120的一些组件的示例。行译码器200可以与图1的行译码器120相对应。参考图1和图9，行译码器200可以包括译码电路210、字线驱动器220、延迟器230、地址存贮器240、前一地址存贮器250、比较器260和锁存器270。
译码电路210、字线驱动器220、延迟器230、地址存贮器240、前一地址存贮器250、比较器260和锁存器270可以用彼此不同的硬件来实现。译码电路210、字线驱动器220、延迟器230、地址存贮器240、前一地址存贮器250、比较器260和锁存器270可以与诸如电路、块和单元的各种术语结合起来命名。
译码电路210可以从控制逻辑160接收行地址RA。译码电路210可以基于行地址RA选择第一线路Sl1到第m线路Slm中的一个。例如，译码电路210可以控制第一线路Sl1到第m线路Slm当中由行地址RA指示的线路的信号与剩余线路的信号不同(例如，当由行地址RA指示的线路的信号被设置为低电平或高电平时，剩余线路的信号可以被设置为高电平或低电平)。
字线驱动器220可以响应于第一线路Sl1到第m线路Slm的信号和从锁存器270传送的检测信号DT，对第一字线WL1至第m字线WLm中的一个进行预充电或放电。例如，当第一线路Sl1到第m线路Slm中的一个被译码电路210激活并且检测信号DT处于非激活状态时，字线驱动器220可以激活第一字线WL1至第m字线WLm当中与激活的线路相对应的字线。
当检测信号DT处于激活状态时，字线驱动器220可以对第一字线WL1至第m字线WLm放电。例如，字线驱动器220可以放电第一字线WL1至第m字线WLm当中处于预充电状态的字线。
延迟器230、地址存贮器240、前一地址存贮器250、比较器260和锁存器270可以与图1的预充电确定电路125相对应。延迟器230可以接收第一时钟信号CLK1。第一时钟信号CLK1可以是由图1的控制逻辑160接收的时钟信号CLK或者由控制逻辑160生成的内部时钟信号。
延迟器230可以延迟第一时钟信号CLK1以输出第二时钟信号CLK2。例如，延迟器230的延迟时间(或延迟量)可以小于第一时钟信号CLK1(或第二时钟信号CLK2)的一个周期的时间长度(或可以小于其一个周期的时间长度的一半)。延迟器230的延迟时间可以被设置为等于或大于地址存贮器240、前一地址存贮器250、比较器260、锁存器270和字线驱动器220能够响应的最小时间。也就是说，可以基于地址存贮器240、前一地址存贮器250、比较器260、锁存器270和字线驱动器220的操作特性来设置延迟器230的延迟时间。
地址存贮器240可以从控制逻辑160接收行地址RA。地址存贮器240可以接收第一时钟信号CLK1。地址存贮器240可以与第一时钟信号CLK1同步地输出行地址RA作为第一内部行地址RA_1。因为第一内部行地址RA_1的输出在第一时钟信号CLK1的一个时钟周期期间被保持，所以地址存贮器240可以被视为存储行地址。
例如，行地址RA可以通过行地址输入线从控制逻辑160被传送。地址存贮器240可以与第一时钟信号CLK1同步地输出行地址输入线上的信号作为第一内部行地址信号(例如，第一内部行地址RA_1)。
前一地址存贮器250可以从控制逻辑160接收行地址RA。前一地址存贮器250可以接收第二时钟信号CLK2。前一地址存贮器250可以与第二时钟信号CLK2同步地输出行地址RA作为第二内部行地址RA_2。因为第二内部行地址RA_2的输出在第二时钟信号CLK2的一个时钟周期期间被保持，所以前一地址存贮器250可以被视为存储行地址。
例如，行地址RA可以通过行地址输入线从控制逻辑160被传送。前一地址存贮器250可以与第二时钟信号CLK2同步地输出行地址输入线上的信号作为第二内部行地址信号(例如，第二内部行地址RA_2)。
第一内部行地址RA_1可以在第一时钟信号CLK1的一个时钟周期期间由地址存贮器240保持。第二内部行地址RA_2可以在第二时钟信号CLK2的一个时钟周期期间由前一地址存贮器250保持。由于第一时钟信号CLK1和第二时钟信号CLK2之间的延迟时间，所以可以存在第一内部行地址RA_1是当前行地址RA并且第二内部行地址RA_2是前一行地址的定时。
比较器260可以从地址存贮器240接收第一内部行地址RA_1，并且可以从前一地址存贮器250接收第二内部行地址RA_2。当第一内部行地址RA_1和第二内部行地址RA_2相同时，比较器260可以输出第二电平(例如，高电平)的输出信号DETB。当第一内部行地址RA_1和第二内部行地址RA_2不同时，比较器260可以输出第一电平(例如，低电平)的输出信号DETB。
锁存器270可以从控制逻辑160接收置位信号SETB，并且可以接收比较器260的输出信号DETB作为重置信号。响应于置位信号SETB转变到第一电平(例如，低电平)，锁存器270可以将检测信号DT控制到第二电平(或高电平)。响应于输出信号DETB转变到第一电平(例如，低电平)，锁存器270可以将检测信号DT控制到第一电平(或低电平)。
例如，置位信号SETB可以被控制为与输出信号DETB互补。置位信号SETB可以从输出信号DETB产生，而不是从控制逻辑160接收。
当第一内部行地址RA_1和第二内部行地址RA_2不同时，比较器260可以输出第一电平(例如，低电平)的输出信号DETB，并且锁存器270可以将检测信号DT控制到第一电平(例如，低电平)。
当第一内部行地址RA_1和第二内部行地址RA_2相同时，比较器260可以输出第二电平(例如，高电平)的输出信号DETB，并且锁存器270可以将检测信号DT控制到第二电平(例如，高电平)。
图10图示了地址存贮器240和前一地址存贮器250的示例。参考图1、图9和图10，地址存贮器240可以包括第一触发器241至第k触发器24k。第一触发器241至第k触发器24k可以分别接收行地址RA的第一行地址信号RAS1至第k行地址信号RASk。第一触发器241至第k触发器24k可以与第一时钟信号CLK1同步地输出行地址RA的第一行地址信号RAS1至第k行地址信号RASk，作为第一内部行地址RA_1的第一内部行地址信号RAS1_1至第k内部行地址信号RASk_1。
前一地址存贮器250可以包括第一触发器251至第k触发器25k。第一触发器251至第k触发器25k可以分别接收行地址RA的第一行地址信号RAS1至第k行地址信号RASk。第一触发器251至第k触发器25k可以与第二时钟信号CLK2同步地输出行地址RA的第一行地址信号RAS1至第k行地址信号RASk，作为第二内部行地址RA_2的第一内部行地址信号RAS1_2至第k内部行地址信号RASk_2。
图11图示了根据本公开的示例实施例的比较器260。参考图1、图9、图10和图11，比较器260可以包括第一部分电路300、第二部分电路400和检测电路500。
第一部分电路300可以接收第一内部行地址RA_1的第一内部行地址信号RAS1_1至第k内部行地址信号RASk_1的第一组信号，并且可以接收第二内部行地址RA_2的第一内部行地址信号RAS1_2至第k内部行地址信号RASk_2的第二组信号。例如，第一组信号和第二组信号可以与通过相同的行地址信号线接收的行地址信号相对应。
当第一组信号的电平和第二组信号的电平相同时，第一部分电路300可以输出第一电平(例如，低电平)的信号。当第一组信号的电平和第二组信号的电平不同时，第一部分电路300可以输出第二电平(例如，高电平)的信号。
第一部分电路300可以包括第一单元电路310、第二单元电路320和检测电路330。第一单元电路310可以包括异或电路311至313，并且第二单元电路320可以包括异或电路321至323。异或电路311至313或321至323可以接收不同的第一内部行地址信号和不同的第二内部行地址信号。异或电路311至313或321至323中的每一个可以接收与同一地址信号线相对应的第一内部行地址信号和第二内部行地址信号。
单元检测电路314或324可以确定由异或电路311至313或321至323接收的内部行地址信号是相同还是不同。
例如，当由异或电路311至313或321至323接收的第一内部行地址信号的一些和第二内部行地址信号的一些相同时，单元检测电路314或324可以输出第二电平(例如，高电平)的信号。
当由异或电路311至313或321至323接收的第一内部行地址信号的一些和第二内部行地址信号的一些不同时，单元检测电路314或324可以输出第一电平(例如，低电平)的信号。
第一部分电路300的单元检测电路314或324可以包括或非门。第一部分电路300的检测电路330可以包括与非门。当第一组信号和第二组信号不同时，第一部分电路300的检测电路330可以输出第二电平(例如，高电平)的信号。当第一组信号和第二组信号相同时，第一部分电路300的检测电路330可以输出第一电平(例如，低电平)的信号。
第二部分电路400可以接收第一内部行地址RA_1的第一内部行地址信号RAS1_1至第k内部行地址信号RASk_1的第三组信号，并且可以接收第二内部行地址RA_2的第一内部行地址信号RAS1_2至第k内部行地址信号RASk_2的第四组信号。例如，第三组信号和第四组信号可以与通过相同的行地址信号线接收的行地址信号相对应。
当第三组信号的电平和第四组信号的电平相同时，第二部分电路400可以输出第一电平(例如，低电平)的信号。当第三组信号的电平和第四组信号的电平不同时，第二部分电路400可以输出第二电平(例如，高电平)的信号。
第二部分电路400可以包括第三单元电路410、第四单元电路420和检测电路430。第三单元电路410可以包括异或电路411至413，并且第四单元电路420可以包括异或电路421至423。异或电路411至413或421至423可以接收不同的第一内部行地址信号和不同的第二内部行地址信号。异或电路411至413或421至423中的每一个可以接收与相同地址信号线相对应的第一内部行地址信号和第二内部行地址信号。
单元检测电路414或424可以确定由异或电路411至413或421至423接收的内部行地址信号是相同还是不同。
例如，当由异或电路411至413或421至423接收的第一内部行地址信号的一些和第二内部行地址信号的一些相同时，单元检测电路414或424可以输出第二电平(例如，高电平)的信号。
当由异或电路411至413或421至423接收的第一内部行地址信号的一些和第二内部行地址信号的一些不同时，单元检测电路414或424可以输出第一电平(例如，低电平)的信号。
第二部分电路400的单元检测电路414或424可以包括或非门。第二部分电路400的检测电路430可以包括与非门。当第三组信号和第四组信号不同时，第二部分电路400的检测电路430可以输出第二电平(例如，高电平)的信号。当第三组信号和第四组信号相同时，第二部分电路400的检测电路430可以输出第一电平(例如，低电平)的信号。
检测电路500可以接收第一部分电路300的输出信号和第二部分电路400的输出信号。检测电路500可以包括或非门。当第一内部行地址信号RA1_1至RAk_1和第二内部行地址信号RA1_2至RAk_2不同时，检测电路500可以输出第一电平(例如，低电平)的信号。当第一内部行地址信号RA1_1至RAk_1和第二内部行地址信号RA1_2至RAk_2相同时，检测电路500可以输出第二电平(例如，高电平)的信号。
图12图示了字线驱动器220的实现示例。参考图1、图11和图12，字线驱动器220可以包括分别接收第一线路Sl1到第m线路Slm上的信号和检测信号DT的第一与非门AN1到第m与非门ANm，以及接收第一与非门AN1到第m与非门ANm的输出的第一反相器IN1到第m反相器INm。
响应于从第一与非门AN1到第m与非门ANm输出的第一电平(例如，低电平)的信号，第一反相器IN1到第m反相器INm可以对第一字线WL1至第m字线WLm的对应字线预充电(例如，可以用电源电压预充电字线)。
响应于从第一与非门AN1到第m与非门ANm输出的第二电平(例如，高电平)的信号，第一反相器IN1到第m反相器INm可以对第一字线WL1至第m字线WLm的对应字线放电(例如，可以将相应字线放电到地电压)。
响应于第一线路Sl1到第m线路Slm的对应线路的信号处于第二电平(例如，高电平)并且检测信号DT处于第二电平(例如，高电平)，第一与非门AN1到第m与非门ANm可以输出第一电平(例如，低电平)的信号。
图13图示了行译码器120调整字线WL1至WLm的电压的示例。参考图1、图9、图10、图11、图12和图13，非易失性存储设备100可以与第一时钟信号CLK1同步地接收第i行地址RAi。
地址存贮器240可以与第一时钟信号CLK1同步地输出第i行地址RAi作为第一内部行地址RA_1。前一地址存贮器250可以与第二时钟信号CLK2同步地输出第i行地址RAi作为第二内部行地址RA_2。
响应于地址存贮器240输出第i行地址RAi，比较器260可以将第i行地址RAi与前一行地址进行比较。例如，前一行地址可以是初始值。例如，对第i行地址RAi的访问可以是在非易失性存储设备100通电之后首次进行的访问。
前一地址存贮器250可以输出初始值作为第二内部行地址RA_2。地址存贮器240可以输出第i行地址RAi作为第一内部行地址RA_1。因为接收的行地址(例如，第一内部行地址RA_1)和前一行地址(例如，第二内部行地址RA_2)不同，所以响应于第一内部行地址RA_1被输出，检测信号DT可以输出第一电平(例如，低电平)的信号。
响应于检测信号DT转变到第一电平(例如，低电平)，第一字线WL1到第m字线WLm可以被放电。在延迟器230的延迟时间之后，前一地址存贮器250可以输出第i行地址RAi作为第二内部行地址RA_2。响应于第一内部行地址RA_1和第二内部行地址RA_2相同，检测信号DT可以输出第二电平(例如，高电平)。
当接收到第i行地址RAi时，译码电路210可以将第一线路Sl1至第m线路Slm中的第i线路Sli设置(或激活)为第二电平(例如，高电平)。响应于检测信号DT转变到第二电平(例如，高电平)，字线驱动器220可以对第一字线WL1到第m字线WLm中的第i字线WLi预充电。
然后，第i行地址RAi可以被进一步第二次接收。响应于接收到相同的第i行地址RAi，第一内部行地址RA_1和第二内部行地址RA_2可以是第i行地址RAi。因此，译码电路210可以以第二电平保持第一线路Sl1至第m线路Slm中的第i线路Sli的选择，并且检测信号DT可以保持高电平。也就是说，可以保持所选的第i字线WLi的预充电状态。
然后，响应于接收到第j行地址RAj，地址存贮器240可以输出第j行地址RAj作为第一内部行地址RA_1。因为前一地址存贮器250输出第i行地址RAi，所以检测信号DT可以输出第一电平(例如，低电平)的信号。也就是说，第i字线WLi可以被放电。
在延迟器230的延迟时间之后，前一地址存贮器250可以输出第j行地址RAj作为第二内部行地址RA_2。响应于第一内部行地址RA_1和第二内部行地址RA_2相同，检测信号DT可以输出第二电平(例如，高电平)。
当接收到第j行地址RAj时，译码电路210可以将第一线路Sl1至第m线路Slm中的第j线路Slj设置(或激活)为第二电平(例如，高电平)。响应于检测信号DT转变到第二电平(例如，高电平)，字线驱动器220可以对第一字线WL1到第m字线WLm中的第j字线WLj预充电。
然后，第j行地址RAj可以被进一步第二次接收。响应于接收到相同的第j行地址RAj，第一内部行地址RA_1和第二内部行地址RA_2可以是第j行地址RAj。因此，译码电路210可以以第二电平保持第一线路Sl1至第m线路Slm中的第j线路Slj的选择，并且检测信号DT可以保持高电平。也就是说，可以保持所选的第j字线WLj的预充电状态。
然后，可以接收不同于第j行地址RAj的第i行地址RAi或任何其他行地址。当接收到任何其他行地址时，行译码器120可以执行放电和预充电。当接收到相同的行地址时，行译码器120可以保持字线的预充电状态。
如上所述，当接收到相同的行地址时，非易失性存储设备100可以保持所选字线的预充电状态。响应于接收到任何其他行地址，非易失性存储设备100可以执行先前选择的字线的放电和新选择的字线的预充电。
地址存贮器240可以在第一时间间隔期间存储行地址RA，并且前一地址存贮器250可以在第二时间间隔期间存储行地址RA。由于延迟器230的延迟时间，所以在地址存贮器240与第一时钟信号CLK1同步地存储行地址RA的时间，前一地址存贮器250可以存储前一行地址。也就是说，当接收到行地址RA时，可以比较行地址RA和前一行地址。
通过在接收到行地址RA时执行比较，并且在延迟器230的延迟时间之后执行预充电，非易失性存储设备100可以与第一时钟信号CLK1同步地执行以下操作：在第一时钟信号CLK1的每个时钟周期接收行地址RA，比较接收到的行地址RA和前一行地址，选择性地执行放电和预充电，并且访问非易失性存储单元MC。因此，可以防止对非易失性存储单元MC的访问由于行地址RA与前一行地址的比较以及确定是否执行放电和预充电而被延迟。换句话说，基于基于行地址RA与前一行地址的输出(例如，基于行地址RA与前一行地址的比较)，可以防止对非易失性存储单元MC的访问由于相应存储单元的放电和预充电而被延迟。因此，可以提高非易失性存储设备100的操作速度。
图14图示了根据本公开的第一示例实施例的电子设备600。参考图14，电子设备600可以包括中央处理单元(CPU)610、图形处理设备(GPU)620、帧缓冲器630和显示器640。
中央处理单元610可以生成要通过显示器640显示的图像的信息。中央处理单元610可以基于图像的信息，请求图形处理设备620生成要通过显示器640显示的图像数据。
图形处理设备620可以基于从中央处理单元610接收的图像信息生成图像数据。例如，图形处理设备620可以以帧为单位生成图像数据。图形处理设备620可以将图像数据的每一帧存储在帧缓冲器630中。显示器640可以显示存储在帧缓冲器630中的图像数据的帧。
例如，帧缓冲器630可以包括参考图1至图13描述的非易失性存储设备100。图像数据的帧可以伴随着连续写入和读取一行数据的操作。如参考图1至图13所述，当访问同一行的非易失性存储单元时，由于帧缓冲器630跳过放电和预充电，所以可以降低帧缓冲器630和电子设备600的功耗。
图15是根据示例实施例的应用存储设备的系统1000的图。图15的系统1000可以是移动系统，诸如便携式通信终端(例如，移动电话)、智能手机、平板个人计算机(PC)、可穿戴设备、保健设备或物联网(IOT)设备。然而，图15的系统1000不一定限于移动系统，并且可以是PC、膝上型计算机、服务器、媒体播放器或汽车设备(例如，导航设备)。
参考图15，系统1000可以包括主处理器1100、存储器(例如，1200a和1200b)和存储设备(例如，1300a和1300b)。此外，系统1000可以包括图像捕捉设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、供电设备1470和连接接口1480中的至少一个。
主处理器1100可以控制系统1000的所有操作，更具体地，包括在系统1000中的其他组件的操作。主处理器1100可以被实现为通用处理器、专用处理器或应用处理器。
主处理器1100可以包括至少一个CPU核1110，并且进一步包括被配置为控制存储器1200a和1200b和/或存储设备1300a和1300b的控制器1120。在一些实施例中，主处理器1100可以进一步包括加速器1130，加速器1130是用于诸如人工智能数据操作的高速数据操作的专用电路。加速器1130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且被实现为与主处理器1100的其他组件物理分离的芯片。
存储器1200a和1200b可以用作系统1000的主存储器设备。尽管每个存储器1200a和1200b可以包括易失性存储器，例如静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM)，但是每个存储器1200a和1200b可以包括非易失性存储器，例如闪存、相变随机存取存储器(PRAM)和/或电阻随机存取存储器(RRAM)。存储器1200a和1200b可以在与主处理器1100相同的封装中实现。
存储设备1300a和1300b可以用作被配置为存储数据的非易失性存储设备，而不管是否向其供电，并且具有比存储器1200a和1200b更大的存储容量。存储设备1300a和1300b可以分别包括存储控制器1310a和1310b以及被配置为经由存储控制器1310a和1310b的控制来存储数据的NVM(非易失性存储器)1320a和1320b。尽管NVM1320a和1320b可以包括具有二维(2D)结构或三维(3D)V-NAND结构的闪存，但是NVM1320a和1320b可以包括其他类型的NVM，诸如PRAM和/或RRAM。
存储设备1300a和1300b可以与主处理器1100物理分离，并且被包括在系统1000中，或者实现在与主处理器1100相同的封装中。此外，存储设备1300a和1300b可以具有各种类型的固态设备(SSD)或存储卡，并且可以通过接口，诸如下面将描述的连接接口1480，与系统100的其他组件可移除地结合。存储设备1300a和1300b可以是应用标准协议的设备，诸如通用闪存(UFS)、嵌入式多媒体卡(eMMC)或非易失性高速存储器(NVMe)，但不限于此。
图像捕捉设备1410可以捕捉静止图像或运动图像。图像捕捉设备1410可以包括照相机、摄像机和/或网络摄像机。
用户输入设备1420可以接收由系统1000的用户输入的各种类型的数据，并且包括触摸板、小键盘、键盘、鼠标和/或麦克风。
传感器1430可以检测可以从系统1000的外部获得的各种类型的物理量，并将检测到的物理量转换成电信号。传感器1430可以包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪传感器。
通信设备1440可以根据各种通信协议在系统1000外部的其他设备之间发送和接收信号。通信设备1440可以包括天线、收发器和/或调制解调器。
显示器1450和扬声器1460可以用作输出设备，被配置为分别向系统1000的用户输出视觉信息和听觉信息。
供电设备1470可以适当地转换从嵌入在系统1000中的电池(未示出)和/或外部电源供应的电力，并将转换的电力供应给系统1000的每个组件。
连接接口1480可以提供系统1000和外部设备之间的连接，外部设备连接到系统1000并且能够向系统1000发送数据和从系统1000接收数据。连接接口1480可以通过使用各种接口方案来实现，诸如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、高速PCI(PCIe)、NVMe、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接口和紧凑型闪存
存储设备1300a或1300b的非易失性存储器1320a或1320b或存储器1200a或1200b可以用参考图1至图13描述的非易失性存储设备100来实现。
在上述示例实施例中，根据本公开的组件通过使用术语“第一”、“第二”、“第三”等来描述。然而，术语“第一”、“第二”、“第三”等可用于将部件彼此区分开来，并且不限制本公开。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的顺序或数字含义。
在上述示例实施例中，通过使用块来引用组件。这些块可以用各种硬件设备来实现，诸如集成电路、专用集成电路(ASIC)、现场可编程门阵列(FPGA)和复杂可编程逻辑设备(CPLD)、硬件设备中驱动的固件、诸如应用的软件或者硬件设备和软件的组合。此外，这些块可以包括用集成电路中的半导体元件实现的电路，或者注册为知识产权(IP)的电路。
根据本公开的一些示例实施例，非易失性存储设备可以在每个时钟周期将行地址与前一行地址进行比较，并且可以根据比较结果选择性地执行字线的放电和预充电。换句话说，根据本公开的一些示例实施例，非易失性存储设备可以在每个时钟周期接收具有前一行地址的行地址，并且可以基于(当前)接收行地址和前一行地址选择性地执行字线的放电和预充电。因此，提供了一种具有改进的操作速度和/或降低的功耗的非易失性存储设备、所述非易失性存储设备的操作方法以及包括所述非易失性存储设备的电子设备。
尽管已经参考本公开的一些示例性实施例描述了本公开，但是对于本领域普通技术人员来说显而易见的是，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种非易失性存储设备，包括：
存储单元阵列，包括多个非易失性存储单元；以及
行译码器，通过字线与存储单元阵列连接，
其中，行译码器被配置为，
响应于接收到第一行地址和第一命令，对字线当中与第一行地址相对应的第一字线进行预充电，并且
响应于接收到与第一行地址相同的第二行地址和跟随在第一命令之后的第二命令，保持第一字线的预充电状态。
2.根据权利要求1所述的非易失性存储设备，其中，所述行译码器被配置为：响应于接收到与第一行地址不同的第三行地址和第二命令，对第一字线放电并对字线当中与第三行地址相对应的第二字线预充电。
3.根据权利要求1所述的非易失性存储设备，其中，所述行译码器包括：
第一电路，被配置为输出通过行地址输入线传送的并且与第一行地址或第二行地址相对应的行地址信号作为第一内部地址信号；
第二电路，被配置为延迟通过行地址输入线传送的行地址信号，以输出第二内部地址信号；以及
第三电路，被配置为基于第一内部地址信号和第二内部地址信号输出输出信号。
4.根据权利要求3所述的非易失性存储设备，其中，所述行译码器进一步包括：
锁存器，被配置为接收第三电路的输出信号，
其中，所述锁存器被配置为
响应于指示第一内部地址信号和第二内部地址信号不同的输出信号而重置，以及
响应于指示第一内部地址信号和第二内部地址信号相同的输出信号而置位。
5.根据权利要求4所述的非易失性存储设备，其中，所述行译码器进一步包括：
字线驱动器，被配置为响应于锁存器被置位而对预充电的字线放电。
6.根据权利要求3所述的非易失性存储设备，其中
行译码器进一步包括延迟器，延迟器被配置为延迟第一时钟信号以输出第二时钟信号，
第一电路被配置为与第一时钟信号同步地输出行地址信号作为第一内部地址信号，并且
第二电路被配置为与第二时钟信号同步地输出行地址信号作为第二内部地址信号。
7.根据权利要求6所述的非易失性存储设备，其中，所述延迟器的延迟时间短于第一时钟信号的一个周期的时间。
8.根据权利要求6所述的非易失性存储设备，其中，第一电路包括触发器，所述触发器被配置为与第一时钟信号同步地分别输出行地址信号作为所述第一内部地址信号。
9.根据权利要求6所述的非易失性存储设备，其中，第二电路包括触发器，所述触发器被配置为与第二时钟信号同步地分别输出行地址信号作为所述第二内部地址信号。
10.根据权利要求3所述的非易失性存储设备，其中
第三电路包括，
第一部分电路，被配置为，
接收第一内部地址信号的第一组信号，
接收第二内部地址信号的第二组信号，
当第一组信号的电平和第二组信号的电平相同时，输出第一电平的信号，和
当第一组信号的电平和第二组信号的电平不同时，输出第二电平的信号，以及
第二部分电路，被配置为，
接收第一内部地址信号的第三组信号，
接收第二内部地址信号的第四组信号，
当第三组信号的电平和第四组信号的电平相同时，输出第一电平的信号，和
当第三组信号的电平和第四组信号的电平不同时，输出第二电平的信号，并且
响应于第一部分电路和第二部分电路中的每一个输出第一电平，保持第一字线的预充电状态。
11.根据权利要求10所述的非易失性存储设备，其中
第一部分电路包括，
多个异或门，和
或非门，被配置为接收异或门的输出并对其执行或非操作，以及
多个异或门中的每一个被配置成接收第一组信号中相应的一个和第二组信号中相应的一个。
12.一种非易失性存储设备的操作方法，所述方法包括：
在非易失性存储设备处接收命令和行地址；
响应于行地址与前一行地址不同，对与前一行地址相对应的前一字线放电并对与行地址相对应的字线预充电；以及
响应于行地址与前一行地址相同，保持前一字线的预充电状态。
13.根据权利要求12所述的方法，进一步包括：
在第一时间间隔期间存储前一行地址；
在第二时间间隔期间存储前一行地址；
在第三时间间隔期间存储所述行地址；以及
在第四时间间隔期间基于前一行地址和所述行地址生成输出信号，在第四时间间隔期间第二时间间隔和第三时间间隔彼此重叠。
14.根据权利要求13所述的方法，其中
响应于第一时钟信号，执行在第一时间间隔期间存储前一行地址和在第三时间间隔期间存储所述行地址，以及
响应于第二时钟信号，执行在第二时间间隔期间存储前一行地址。
15.根据权利要求14所述的方法，其中，第二时钟信号是第一时钟信号的延迟形式。
16.根据权利要求15所述的方法，其中，第二时钟信号相对于第一时钟信号被延迟的延迟时间比第一时钟信号的周期短。
17.根据权利要求15所述的方法，其中，第二时钟信号相对于第一时钟信号被延迟的延迟时间比第一时钟信号的半个周期短。
18.一种电子设备，包括：
中央处理单元，被配置为生成图像信息；
图形处理设备，被配置为基于从中央处理单元接收的图像信息生成图像数据；
帧缓冲器，被配置为存储从图形处理设备接收的图像数据；以及
显示设备，被配置为显示从帧缓冲器接收的图像数据，
其中，帧缓冲器包括非易失性存储设备，非易失性存储设备包括，
存储单元阵列，包括多个非易失性存储单元，和
行译码器，通过字线与存储单元阵列连接，
其中，行译码器被配置为响应于从图形处理设备接收的行地址与先前从图形处理设备接收的前一行地址不同，对与前一行地址相对应的前一字线放电，并对与所述行地址相对应的字线预充电，并且
其中，行译码器被配置为响应于所述行地址与前一行地址相同，保持前一字线的预充电状态。
19.根据权利要求18所述的电子设备，其中
所述非易失性存储设备进一步包括，
第一电路，被配置为响应于第一时钟信号存储所述行地址，
第二电路，被配置为响应于第二时钟信号存储所述行地址，和
第三电路，被配置为基于第一电路的输出和第二电路的输出来输出输出信号，并且
第二时钟信号相对于第一时钟信号被延迟。
20.根据权利要求18所述的电子设备，其中，所述非易失性存储设备用相变存储设备、铁电存储设备、磁存储设备和电阻存储设备中的一个来实现。
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