KR20010045945A - 반도체 메모리의 어드레스 천이 검출 회로 - Google Patents

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Abstract

본 발명은 회로 구성을 단순화하고 상승 에지를 검출하여 어드레스 천이 펄스를 출력하는 반도체 메모리의 어드레스 천이 검출 회로에 관한 것으로, 입력되는 어드레스 신호(ADDR)를 그대로 받아 일정 시간 지연하는 제 1 RC 딜레이 및 그 출력 신호를 반전하는 제 1 인버터, 상기 제 1 인버터에서 출력되는 반전 지연 신호와 입력 어드레스 신호(ADDR)를 AND 연산하여 상승 에지 검출 신호(Rise)를 출력하는 AND 게이트로 이루어지는 제 1 상승 에지 검출 블록;입력되는 어드레스 신호(ADDR)를 반전하는 제 3 인버터;상기 제 3 인버터에 의해 반전된 입력 어드레스 신호를 일정 시간 지연하여 출력하는 제 2 RC 딜레이 및 그 출력 신호를 반전하여 출력하는 제 2 인버터, 상기 제 2 인버터의 출력 신호와 제 3 인버터에 의해 반전된 입력 어드레스 신호를 AND 연산하여 하강 에지 검출 신호(Fall)를 출력하는 제 2 AND 게이트로 이루어지는 제 2 상승 에지 검출 블록;상기 제 1,2 상승 에지 검출 블록의 출력신호를 OR 연산하여 ATD 펄스를 출력하는 OR 게이트로 구성된다.

Description

반도체 메모리의 어드레스 천이 검출 회로{Address transition detection circuit of semiconductor memory}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 회로 구성을 단순화하고 상승 에지를 검출하여 어드레스 천이 펄스를 출력하는 반도체 메모리의 어드레스 천이 검출 회로에 관한 것이다.
어드레스 천이 검출 회로는 스태틱 컬럼 모드에서 두번째 비트 이후부터 /CAS 신호가 입력되지 않으므로 ATD(Address Transition Detector) 펄스를 발생시켜 각종 제어 신호로 사용한다.
스태틱 컬럼 모드가 아닌 일반적인 고속 DRAM에서도 ATD 회로를 채택하여 사용한다.
즉, 데이터 버스 라인과 리드 라인의 길이가 길어져 기생 커패시턴스가 크고 이에 따라 데이터의 전송이 늦어지므로 이를 극복하고자 다이나믹 회로의 개념을 도입하여 데이터 버스 라인을 미리 Vcc 또는 일정 전압으로 미리 프리차지하여 전송 시간을 줄여주고 전력 소모를 감소시키기 위하여 사용한다.
이하, 첨부된 도면을 참고하여 종래 기술의 어드레스 천이 검출 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 어드레스 천이 검출 회로의 구성도이다.
종래 기술의 어드레스 천이 검출 회로는 입력되는 어드레스 신호(ADDR)를 일정 시간 지연하여 출력하는 RC 딜레이(1)와, 상기 RC 딜레이(1)에 의해 지연된 어드레스 복합 신호와 지연되지 않은 어드레스 신호를 NOR 연산하는 제 1 NOR 게이트(2)와, 상기 제 1 NOR 게이트(2)의 출력 신호를 일정 시간 지연하여 출력하는 RC 딜레이(3)와, 상기 RC 딜레이(3)에 의해 지연출력되는 신호와 입력되는 어드레스 신호(ADDR)를 NOR 연산하여 출력하는 제 2 NOR 게이트(4)로 제 1 ATD 검출 블록이 구성된다.
제 1 ATD 검출 블록은 입력되는 어드레스 신호를 그대로 받아 RC 지연 및 NOR 연산으로 검출 신호를 출력하는 블록이다.
그리고 입력되는 어드레스 신호(ADDR)를 인버터(5)에 의해 반전시켜 받는 제 2 ATD 블록은 인버터(5)에 의해 반전 입력되는 어드레스 신호(ADDR)를 일정 시간 지연하여 출력하는 RC 딜레이(6)와, 상기 RC 딜레이(6)에 의해 지연된 어드레스 복합 신호와 지연되지 않은 어드레스 신호를 NOR 연산하는 제 3 NOR 게이트(7)와, 상기 제 3 NOR 게이트(7)의 출력 신호를 일정 시간 지연하여 출력하는 RC 딜레이(8)와, 상기 RC 딜레이(8)에 의해 지연출력되는 신호와 입력되는 어드레스 신호(ADDR)를 NOR 연산하여 출력하는 제 4 NOR 게이트(9)로 구성된다.
그리고 최종적으로 제 2 NOR 게이트(4)와 제 4 NOR 게이트(9)의 출력 신호를 OR 연산하여 어드레스 천이 검출 신호(ATD)를 출력하는 OR 게이트(10)가 구성된다.
이와 같은 종래 기술의 ATD 회로는 입력되는 어드레스 신호의 하강 에지(falling edge)를 검출하여 ATD 펄스를 생성한다.
그러나 이와 같은 종래 기술의 ATD 펄스 발생 회로는 다음과 같은 문제가 있다.
입력되는 어드레스의 하강 에지를 검출하여 ATD 펄스를 발생하고 회로 구성을 위한 게이트를 많이 사용하여 회로 구성이 복잡하다.
본 발명은 이와 같은 종래 기술의 ATD 펄스 발생 회로의 문제를 해결하기 위한 것으로, 회로 구성을 단순화하고 상승 에지를 검출하여 어드레스 천이 펄스를 출력하는 반도체 메모리의 어드레스 천이 검출 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 어드레스 천이 검출 회로의 구성도
도 2는 본 발명에 따른 어드레스 천이 검출 회로의 구성도
도 3은 본 발명에 따른 어드레스 천이 검출 회로의 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
21. 제 1 상승 에지 검출 블록 22. 제 2 상승 에지 검출 블록
23. OR 게이트 24. 제 1 RC 딜레이
25. 제 1 인버터 26. 제 1 AND 게이트
27. 제 2 RC 딜레이 28. 제 2 인버터
29. 제 2 AND 게이트 30. 제 3 인버터
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 어드레스 천이 검출 회로는 입력되는 어드레스 신호(ADDR)를 그대로 받아 일정 시간 지연하는 제 1 RC 딜레이 및 그 출력 신호를 반전하는 제 1 인버터, 상기 제 1 인버터에서 출력되는 반전 지연 신호와 입력 어드레스 신호(ADDR)를 AND 연산하여 상승 에지 검출 신호(Rise)를 출력하는 AND 게이트로 이루어지는 제 1 상승 에지 검출 블록;입력되는 어드레스 신호(ADDR)를 반전하는 제 3 인버터;상기 제 3 인버터에 의해 반전된 입력 어드레스 신호를 일정 시간 지연하여 출력하는 제 2 RC 딜레이 및 그 출력 신호를 반전하여 출력하는 제 2 인버터, 상기 제 2 인버터의 출력 신호와 제 3 인버터에 의해 반전된 입력 어드레스 신호를 AND 연산하여 하강 에지 검출 신호(Fall)를 출력하는 제 2 AND 게이트로 이루어지는 제 2 상승 에지 검출 블록;상기 제 1,2 상승 에지 검출 블록의 출력신호를 OR 연산하여 ATD 펄스를 출력하는 OR 게이트를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리의 어드레스 천이 검출 회로에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 어드레스 천이 검출 회로의 구성도이고, 도 3은 본 발명에 따른 어드레스 천이 검출 회로의 동작 타이밍도이다.
본 발명에 따른 반도체 메모리의 어드레스 천이 검출 회로는 ATD 펄스를 발생하기 위한 회로를 입력되는 어드레스 신호의 하강 에지가 아닌 상승 에지를 검출하도록 구성한 것이다.
그 구성은 크게 입력되는 어드레스 신호를 그대로 받아 어드레스 신호의 상승 에지를 검출하는 제 1 상승 에지 검출 블록(21)과, 인버터에 의해 반전된 어드레스 신호를 받아 반전 어드레스 신호의 상승 에지(실제 입력 어드레스의 하강 에지)를 검출하는 제 2 상승 에지 검출 블록(22) 그리고 이들 블록의 출력 신호를 OR 연산하여 ATD 펄스를 출력하는 OR 게이트(23)로 구성된다.
먼저, 입력되는 어드레스 신호(ADDR)를 그대로 받아 일정 시간 지연하는 제 1 RC 딜레이(24)와, 상기 제 1 RC 딜레이(24)에서 일정 시간 지연되어 출력되는 어드레스 신호를 반전하는 제 1 인버터(25)와, 상기 제 1 인버터(25)에서 출력되는 반전 지연 신호와 입력 어드레스 신호(ADDR)를 AND 연산하여 상승 에지 검출 신호(Rise)를 출력하는 AND 게이트(26)와, 입력되는 어드레스 신호(ADDR)를 반전하는 제 3 인버터(30)와, 상기 제 3 인버터(30)에 의해 반전된 입력 어드레스 신호를 일정 시간 지연하여 출력하는 제 2 RC 딜레이(27)와, 상기 제 2 RC 딜레이(27)의 출력 신호를 반전하여 출력하는 제 2 인버터(28)와, 상기 제 2 인버터(28)의 출력 신호와 제 3 인버터(30)에 의해 반전된 입력 어드레스 신호를 AND 연산하여 하강 에지 검출 신호(Fall)를 출력하는 제 2 AND 게이트(29)와, 상기 제 1,2 AND 게이트(26)(29)의 출력신호를 OR 연산하여 ATD 펄스를 출력하는 OR 게이트(23)로 구성된다.
여기서, 상기 제 1 상승 에지 검출 블록(21)과 제 2 상승 에지 검출 블록(22)의 각각의 출력 펄스는 도 3에서와 같이 입력 어드레스(ADDR)의 하이 듀티(high duty)만큼 인터벌이 존재하므로 OR 게이트(23)를 통과하는 경우 ATD 펄스가 된다.
상기 ATD 펄스의 폭은 RC 딜레이를 이용한 상승 에지 검출 신호에 의해 결정되므로 일정하고 안정된 값을 갖는다.
이와 같은 본 발명에 따른 반도체 메모리의 어드레스 천이 검출 회로는 다음과 같은 효과가 있다.
ATD 펄스를 발생하기 위한 회로를 입력 어드레스의 상승 에지를 검출할 수 있도록 구성하여 일정한 폭을 갖는 안정적인 ATD 펄스를 출력하는 효과가 있다.
또한, 입력 어드레스의 상승 에지를 검출하기 위한 회로를 적은 게이트로 구성하여 회로의 복잡성을 줄일 수 있다.

Claims (1)

  1. 입력되는 어드레스 신호(ADDR)를 그대로 받아 일정 시간 지연하는 제 1 RC 딜레이 및 그 출력 신호를 반전하는 제 1 인버터, 상기 제 1 인버터에서 출력되는 반전 지연 신호와 입력 어드레스 신호(ADDR)를 AND 연산하여 상승 에지 검출 신호(Rise)를 출력하는 AND 게이트로 이루어지는 제 1 상승 에지 검출 블록;
    입력되는 어드레스 신호(ADDR)를 반전하는 제 3 인버터;
    상기 제 3 인버터에 의해 반전된 입력 어드레스 신호를 일정 시간 지연하여 출력하는 제 2 RC 딜레이 및 그 출력 신호를 반전하여 출력하는 제 2 인버터, 상기 제 2 인버터의 출력 신호와 제 3 인버터에 의해 반전된 입력 어드레스 신호를 AND 연산하여 하강 에지 검출 신호(Fall)를 출력하는 제 2 AND 게이트로 이루어지는 제 2 상승 에지 검출 블록;
    상기 제 1,2 상승 에지 검출 블록의 출력신호를 OR 연산하여 ATD 펄스를 출력하는 OR 게이트로 구성되는 것을 특징으로 하는 반도체 메모리의 어드레스 천이 검출 회로.
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