CN102820045A - 地址转变检测电路 - Google Patents

Abstract

本发明公开了一种地址转变检测电路，包括两个相同的地址转变检测信号产生装置、反相器和信号合成装置。两个地址转变检测信号产生装置都包括一单边延迟电路，分别产生一个地址信号的上升沿处的输出脉冲和一个地址信号的下降沿处的输出脉冲，并能通过各自的单边延迟电路的延迟时间分别控制两个输出脉冲的宽度。信号合成装置输出在地址信号上升沿和下降沿时都有脉冲的ATD信号。本发明利用两个单边延迟电路能分别控制地址信号上升沿和下降沿时的ATD信号宽度，能有效的避免ATD信号宽度被地址线上的毛刺控制。

Description

地址转变检测电路

技术领域

本发明涉及异步电路系统，特别是涉及一种地址转变检测电路。

背景技术

在异步电路系统特别是异步静态存储器(Asynchronous SRAM，ASRAM)的操作中，当地址线上有变化时意味着要开始一个新的读或写周期。虽然ASRAM没有外部时钟，但也需要产生一个类似时钟的信号来触发内部的一些电路做好读写的准备工作，比如对位线(bit-line)预充电(pre-charge)，或者用来产生脉冲字线(PWL：pulse word-line)等等。地址转变检测(Address Transition Detect，ATD)电路就是用来检测地址线上的变化，并产生一个脉冲信号用于内部电路，该脉冲信号的宽度是一个重要的参数。太宽的脉冲会导致地址译码已经完成了，字线(word-line)已经准备接通，而位线的预充电却还没有结束，这直接导致了读写的延迟。太窄的脉冲会使位线的预充电不充分，导致读周期的延迟；在脉冲字线的情况下更可能导致读的失败。

图1A和图1B所示的电路是两种常用的现有ATD电路，两种现有ATD电路都能同时检测地址线的上升沿和下降沿。

如图1A所示，第一种现有ATD电路包括有一个延迟电路(DELAY)11，三个与非门12、13和14，以及一个反相器15。所述延迟电路11的输入端接的输入信号为地址信号A1，输出信号为信号A1D和信号A1BD。信号A1D为地址信号A1的延迟信号，在地址信号A1的上升沿和下降沿都有一延迟，信号A1BD为信号A1D的反相信号。第一个与非门12的两个输入端分别接地址信号A1和信号A1BD，第一个与非门12的输出端在地址信号A1的上升沿输出一个脉冲信号ATD1BR。地址信号A1和反相器15相连，第二个与非门13的两个输入端接信号A1D和反相器15的输出端的信号A1B，信号A1B为地址信号A1的反相信号，第二个与非门13的输出端在地址信号A1的下降沿输出一个脉冲信号ATD1BF。第三个与非门14的两个输入端接脉冲信号ATD1BR和脉冲信号ATD1BF，输出端输出脉冲信号ATD1，脉冲信号ATD1在地址信号A1的上升沿和下降沿都有脉冲。

如图1B所示，第二种现有ATD电路包括有一个延迟电路21，两个CMOS传输门22和23，二个反相器24和25。所述延迟电路21的输入端接的输入信号为地址信号A2，输出信号为信号A2D和信号A2BD。信号A2D为地址信号A2的延迟信号，在地址信号A2的上升沿和下降沿都有一延迟，信号A2BD为信号A2D的反相信号。地址信号A2和第一反相器25相连，第一反相器25的输出端输出和地址信号A2反相的信号A2B。第一个CMOS传输门22的输入端接地址信号A2、第二个CMOS传输门23的输入端接信号A2B，信号A2D接第一个CMOS传输门22的NMOS管的栅极和第二个CMOS传输门23的PMOS管的栅极、信号A2BD接第一个CMOS传输门22的PMOS管的栅极和第二个CMOS传输门23的NMOS管的栅极，第一个CMOS传输门22和第二个CMOS传输门23的输出端输出脉冲信号ATD2B并和第二个反相器24相连，第二个反相器24的输出端输出脉冲信号ATD2，脉冲信号ATD2在地址信号A2的上升沿和下降沿都有脉冲。

第一种现有ATD电路和第二现有ATD电路中的延迟电路11和21可由多种电路实现，如图2A所示为现有延迟电路的一个例子，现有延迟电路包括6个反相器(Inverter)31、4个电阻32和4个电容33，前四个反相器31之间都串接电阻32和电容33组成的延迟电路，第一个反相器31的输入端接输入信号IN，第5个反相器31输出端输出输出信号OUT0、第6个反相器31输出端输出输出信号OUT1，其中第一个和第三个电容33接负电源VSS或地、第二个和第四个电容33接正电源VCC。如图2B所示，为现有延迟电路的输入输出波形图，可以看出，在输入信号IN上升沿和下降沿处，输出信号OUT0和OUT1都有一个延迟，上升沿的延迟时间为DLY-R、下降沿的延迟时间为DLY-F。其中延迟时间为DLY-R和DLY-F相近，用以保持检测到上升沿和下降沿时ATD信号的脉冲宽度相同。

如图3A和图3B所示，分别为第一种和第二种现有ATD电路在正常工作条件下的波形图。在正常工作中，相邻的地址信号间隔PW_ADD应该为一个读或写的周期(tCYC)，即PW_ADD为tCYC大于ATD信号的宽度即DLY_R或DLY_F；图3A中的ATD信号为脉冲信号ATD1，脉冲信号ATD1在地址信号A1的上升沿的宽度为DLY_R、下降沿的宽度为DLY_F；图3B中的ATD信号为脉冲信号ATD2，脉冲信号ATD2在地址信号A2的上升沿的宽度为DLY_R、下降沿的宽度为DLY_F。

如果地址线上存在一些噪声导致地址信号的毛刺，使得地址线上两个相邻地址信号间隔PW_ADD变小。通常毛刺的宽度比较小，那么只要当毛刺的宽度使PW_ADD小于DLY_R或DLY_F时，产生的ATD信号的脉冲宽度将直接取决与毛刺本身的宽度而与DLY_R或DLY_F无关。如图3C和图3D所示，分别为第一种和第二种现有ATD电路在有毛刺的条件下的波形图。可知脉冲信号ATD1在地址信号A1的上升沿和下降沿的宽度都和毛刺本身的宽度也即相对于正常工作条件下变小的PW_ADD宽度相同；脉冲信号ATD2在地址信号A2的上升沿和下降沿的宽度都和毛刺本身的宽度也即相对于正常工作条件下变小的PW_ADD宽度相同。如上所述，很窄的ATD宽度是危险的，甚至可能导致读写失效。

发明内容

本发明所要解决的技术问题是提供一种地址转变检测电路，能分别控制地址信号上升沿和下降沿时的ATD信号宽度，能有效的避免ATD信号宽度被地址线上的毛刺控制。

为解决上述技术问题，本发明提供的地址转变检测电路包括一第一地址转变检测信号产生装置、一第二地址转变检测信号产生装置、一反相器和一信号合成装置。所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置相同；所述第一地址转变检测信号产生装置的输入端接地址信号；所述第二地址转变检测信号产生装置的输入端接所述地址信号的反相信号，所述反相信号由所述反相器的输出端输出、所述反相器的输入端接所述地址信号。所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都在各自输入信号的上升沿处产生一输出脉冲、在各自输入信号的下降沿处不产生输出脉冲；或者，所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都在各自输入信号的下降沿处产生一输出脉冲、在各自输入信号的上升沿处不产生输出脉冲。所述信号合成装置的输入端分别接所述第一地址转变检测信号产生装置的输出端和第二地址转变检测信号产生装置的输出端，所述信号合成装置将所述第一地址转变检测信号产生装置的输出脉冲和所述第二地址转变检测信号产生装置的输出脉冲合成后输出，所述信号合成装置的输出端在所述地址信号的上升沿和下降沿都产生一输出脉冲。所述第一地址转变检测信号产生装置的输出脉冲为第一地址转变检测信号、所述第二地址转变检测信号产生装置的输出脉冲为第二地址转变检测信号、所述信号合成装置的输出端的输出脉冲为第三地址转变检测信号。

进一步改进是，所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都包括一第一单边延迟电路和一第一与非门；所述第一与非门的第一输入端为信号的输入端、所述第一与非门的第一输入端和所述第一单边延迟电路的输入端相连；所述第一与非门的第二输入端和所述第一单边延迟电路的输出端相连；所述第一与非门的输出端为信号的输出端。所述第一单边延迟电路的输出信号为输入信号的反相信号的延迟信号；所述第一单边延迟电路的输出信号只对输入信号的上升沿有延迟、对输入信号的下降沿的延迟为最小本征值；所述第一单边延迟电路的对输入信号的延迟时间确定所述第一与非门的输出端的输出脉冲的宽度。

进一步的改进是，所述第一单边延迟电路包括：N个第一CMOS反相延迟电路、N个第二CMOS反相延迟电路和一反相器，N为偶数。所述第一CMOS反相延迟电路包括一个第一PMOS管和多个串联的第一NMOS管；所述第一PMOS管的源极接正电源，所述第一PMOS管的栅极和所述多个第一NMOS管的栅极连接；所述多个第一NMOS管串接于所述第一PMOS管的漏极和负电源间；所述多个第一NMOS管串接方式为：第一个所述第一NMOS管的漏极和所述第一PMOS管的漏极连接，其它各所述第一NMOS管的漏极连接上一个所述第一NMOS管的源极，最后一个所述第一NMOS管的源极接负电源或地；所述第一PMOS管的栅极为输入端、所述第一PMOS管的漏极为输出端。所述第二CMOS反相延迟电路包括多个串联的第二PMOS管和一个第二NMOS管；所述第二NMOS管的源极接负电源，所述第二NMOS管的栅极和所述多个第二PMOS管的栅极连接；所述多个第二PMOS管串接于所述第二NMOS管的漏极和正电源间，所述多个第二PMOS管串接方式为：第一个所述第二PMOS管的漏极和所述第二NMOS管的漏极连接，其它各所述第二PMOS管的漏极连接上一个所述第二PMOS管的源极，最后一个所述第二PMOS管的源极即正电源；所述第二NMOS管的栅极为输入端、所述第二NMOS管的漏极为输出端。N个所述第一CMOS反相延迟电路和N个所述第二CMOS反相延迟电路交替串联于输入信号和所述反相器的输入端间，串联方式为：第一个所述第一CMOS反相延迟电路的输入端接输入信号，其它各所述第一CMOS反相延迟电路的输入端连接上一个所述第二CMOS反相延迟电路的输出端，第N个所述第二CMOS反相延迟电路的输出端连接所述反相器的输入端；各所述第一CMOS反相延迟电路的输出端连接和其相邻的下一个第二CMOS反相延迟电路输入端；所述反相器的输出端输出输出信号。

进一步的改进是，所述第一单边延迟电路包括：N个第三CMOS反相延迟电路、N个第四CMOS反相延迟电路和一反相器，N为偶数。所述第三CMOS反相延迟电路包括一个第三PMOS管和一个第三NMOS管和一个第三电阻；所述第三PMOS管的源极接正电源，所述第三PMOS管的栅极和所述第三NMOS管的栅极连接，所述第三NMOS管的源极接负电源，所述第三电阻串接于所述第三NMOS管的漏极和所述第三PMOS管的漏极之间；所述第三PMOS管的栅极为输入端、所述第三PMOS管的漏极为输出端。所述第四CMOS反相延迟电路包括一个第四PMOS管和一个第四NMOS管和一个第四电阻；所述第四PMOS管的源极接正电源，所述第四PMOS管的栅极和所述第四NMOS管的栅极连接，所述第四NMOS管的源极接负电源，所述第四电阻串接于所述第四NMOS管的漏极和所述第四PMOS管的漏极之间；所述第四NMOS管的栅极为输入端、所述第四NMOS管的漏极为输出端。N个所述第三CMOS反相延迟电路和N个所述第四CMOS反相延迟电路交替串联于输入信号和所述反相器的输入端间，串联方式为：第一个所述第三CMOS反相延迟电路的输入端接输入信号，其它各所述第三CMOS反相延迟电路的输入端连接上一个所述第四CMOS反相延迟电路的输出端，第N个所述第四CMOS反相延迟电路的输出端连接所述反相器的输入端；各所述第三CMOS反相延迟电路的输出端连接和其相邻的下一个第四CMOS反相延迟电路输入端；所述反相器的输出端输出输出信号。

进一步的改进是，所述第一单边延迟电路包括：一个第二与非门和一个延迟电路；所述延迟电路的输入端接输入信号，所述第二与非门的两个输入端分别连接输入信号和所述延迟电路的输出端，所述第二与非门的输出端输出输出信号。所述延迟电路的输出信号在输入信号的上升沿和下降沿处都有一延迟。

进一步的改进是，所述信号合成装置为一第三与非门。

进一步的改进是，所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都包括一第二单边延迟电路和一第一或非门；所述第一或非门的第一输入端为信号的输入端、所述第一或非门的第一输入端还和所述第二单边延迟电路的输入端相连；所述第一或非门的第二输入端和所述第二单边延迟电路的输出端相连；所述第一或非门的输出端为信号的输出端。所述第二单边延迟电路的输出信号为输入信号的反相信号的延迟信号；所述第二单边延迟电路的输出信号只对输入信号的下降沿有延迟、对输入信号的上升沿的延迟为最小本征值。所述第二单边延迟电路对输入信号的延迟时间确定所述第一或非门的输出端的输出脉冲的宽度。所述信号合成装置为一个第二或非门。

本发明利用两个单边延迟电路能分别控制地址信号上升沿和下降沿时的ATD信号即所述第三地址转变检测信号宽度，能有效避免ATD信号宽度被地址线上的噪声产生的毛刺控制，使ATD信号宽度保持稳定，避免窄的ATD信号宽度出现，最终能保持ASRAM的预充电充分、提高了读速度以及避免读失败。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1A是第一种现有ATD电路示意图；

图1B是第二种现有ATD电路示意图；

图2A是一种现有延迟电路的示意图；

图2B是图2A所示的现有延迟电路的输入输出波形图；

图3A是第一种现有ATD电路的正常工作条件下的波形图；

图3B是第二种现有ATD电路的正常工作条件下的波形图；

图3C是第一种现有ATD电路的在地址线的毛刺使PW_ADD的宽度小于DLY_R或DLY_F的宽度时波形图；

图3D是第二种现有ATD电路的在地址线的毛刺使PW_ADD的宽度小于DLY_R或DLY_F的宽度时波形图；

图4是本发明第一实施例ATD电路示意图；

图5A是本发明第一实施例的第一种第一单边延迟电路示意图；

图5B是本发明第一实施例的第二种第一单边延迟电路示意图；

图5C是本发明第一实施例的第三种第一单边延迟电路示意图；

图5D是图5A-图5C的三种第一单边延迟电路的输入输出波形图；

图6A是本发明第一实施例ATD电路的正常工作条件下的波形图；

图6B是本发明第一实施例的在地址线的毛刺使PW_ADD小于DLY_R0或DLY_R1时波形图；

图7A是本发明第二实施例ATD电路示意图；

图7B是本发明第二实施例第二单边延迟电路的输入输出波形图；

图7C是本发明第二实施例ATD电路的正常工作条件下的波形图。

具体实施方式

如图4所示，是本发明第一实施例ATD电路示意图；本发明第一实施例地址转变检测电路包括第一地址转变检测信号产生装置、第二地址转变检测信号产生装置、反相器46和由第三与非门45组成的信号合成装置。所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置相同，其中所述第一地址转变检测信号产生装置由第一单边延迟电路41和第一与非门43组成，所述第二地址转变检测信号产生装置由第一单边延迟电路42和第一与非门44组成。

所述第一地址转变检测信号产生装置的输入端接地址信号A3；所述第二地址转变检测信号产生装置的输入端接所述地址信号的反相信号A3B，所述反相信号A3B由所述反相器46的输出端输出、所述反相器46的输入端接所述地址信号A3。

对于所述第一地址转变检测信号产生装置，所述第一与非门43的第一输入端为信号的输入端即接所述地址信号A3，且所述第一与非门43的第一输入端还和所述第一单边延迟电路41的输入端相连；所述第一与非门43的第二输入端和所述第一单边延迟电路41的输出端相连，所述第一单边延迟电路41的输出信号为信号A3BD；所述第一与非门43的输出端为信号的输出端即输出第一地址转变检测信号ATD3BR。所述第一单边延迟电路41的输出信号即所述信号A3BD为输入信号即所述地址信号A3的反相信号的延迟信号，且所述输出信号A3BD只对所述地址信号A3的上升沿有延迟、对输入信号的下降沿的延迟为最小本征值。所述第一地址转变检测信号产生装置则在所述地址信号A3的上升沿处产生一输出脉冲、在所述地址信号A3的下降沿处不产生输出脉冲。所述第一地址转变检测信号产生装置的输出脉冲即为第一地址转变检测信号ATD3BR。所述第一单边延迟电路41的对输入信号的延迟时间确定所述第一地址转变检测信号ATD3BR的宽度。

对于所述第二地址转变检测信号产生装置，所述第一与非门44的第一输入端为信号的输入端即接所述地址信号A3的反相信号A3B，且所述第一与非门44的第一输入端还和所述第一单边延迟电路42的输入端相连；所述第一与非门44的第二输入端和所述第一单边延迟电路42的输出端相连，所述第一单边延迟电路42的输出信号为信号A3D；所述第一与非门44的输出端为信号的输出端即输出第二地址转变检测信号ATD3BF。所述第一单边延迟电路42的输出信号即所述信号A3D为输入信号即所述地址信号A3的反相信号A3B的延迟信号，且所述输出信号A3D只对所述反相信号A3B的上升沿有延迟、对所述反相信号A3B的下降沿的延迟为最小本征值，也即所述输出信号A3D只对所述地址信号A3的下降沿有延迟、对所述地址信号A3的上升沿的延迟为最小本征值。所述第二地址转变检测信号产生装置则在所述地址信号A3的下降沿处产生一输出脉冲、在所述地址信号A3的上升沿处不产生输出脉冲。所述第二地址转变检测信号产生装置的输出脉冲即为第二地址转变检测信号ATD3BF。所述第一单边延迟电路42的对输入信号的延迟时间确定所述第二地址转变检测信号ATD3BF的宽度。

所述第三与非门45的输入端分别接所述第一地址转变检测信号ATD3BR和所述第二地址转变检测信号ATD3BF，所述第三与非门45的输出端输出第三地址转变检测信号ATD3，所述第三地址转变检测信号ATD3为所述第一地址转变检测信号ATD3BR和所述第二地址转变检测信号ATD3BF的合成信号，所述第三地址转变检测信号ATD3包括一个在所述地址信号A3的上升沿处且和所述第一地址转变检测信号ATD3BR的宽度相同的脉冲、以及一个在所述地址信号A3的下降沿处且和所述第二地址转变检测信号ATD3BF的宽度相同的脉冲。

如图5A所示，是本发明第一实施例的第一种第一单边延迟电路示意图。所述第一种第一单边延迟电路包括：N个第一CMOS反相延迟电路、N个第二CMOS反相延迟电路和一反相器55，N为偶数，在本发明第一实施例中N为2。

所述第一CMOS反相延迟电路包括一个第一PMOS管51和多个串联的第一NMOS管52，在发明实施例中第一NMOS管52为4个；所述第一PMOS管51的源极接正电源，所述第一PMOS管51的栅极和所述4个第一NMOS管52的栅极连接，所述4个第一NMOS管52串接于所述第一PMOS管51的漏极和负电源间；所述4个第一NMOS管52串接方式为：第一个所述第一NMOS管52的漏极和所述第一PMOS管51的漏极连接，其它各所述第一NMOS管52的漏极连接上一个所述第一NMOS管52的源极，最后一个所述第一NMOS管52的源极接负电源或地；所述第一PMOS管51的栅极为输入端、所述第一PMOS管51的漏极为输出端。

所述第二CMOS反相延迟电路包括多个串联的第二PMOS管53和一个第二NMOS管54，本实施例中第二PMOS管53的个数为4；所述第二NMOS管54的源极接负电源，所述第二NMOS管54的栅极和所述4个第二PMOS管53的栅极连接，所述4个第二PMOS管53串接于所述第二NMOS管54的漏极和正电源间；所述4个第二PMOS管53串接方式为：第一个所述第二PMOS管53的漏极和所述第二NMOS管54的漏极连接，其它各所述第二PMOS管53的漏极连接上一个所述第二PMOS管53的源极，最后一个所述第二PMOS管53的源极即正电源；所述第二NMOS管54的栅极为输入端、所述第二NMOS管54的漏极为输出端。

2个所述第一CMOS反相延迟电路和2个所述第二CMOS反相延迟电路交替串联于输入信号IN和所述反相器55的输入端间，串联方式为：第一个所述第一CMOS反相延迟电路的输入端接输入信号IN，第二个所述第一CMOS反相延迟电路的输入端连接上一个即第一个所述第二CMOS反相延迟电路的输出端，第二个所述第二CMOS反相延迟电路的输出端连接所述反相器55的输入端；各所述第一CMOS反相延迟电路的输出端连接和其相邻的下一个第二CMOS反相延迟电路输入端即第一个所述第一CMOS反相延迟电路的输出端连接和第一个第二CMOS反相延迟电路输入端、第二个所述第一CMOS反相延迟电路的输出端连接和第二个第二CMOS反相延迟电路输入端。所述反相器55的输出端输出输出信号OUT0。

如图5B所示，是本发明第一实施例的第二种第一单边延迟电路示意图。所述第二种第一单边延迟电路包括：N个第三CMOS反相延迟电路、N个第四CMOS反相延迟电路和一反相器67，N为偶数，本发明第一实施例中N为2。

所述第三CMOS反相延迟电路包括一个第三PMOS管61和一个第三NMOS管62和一个第三电阻63；所述第三PMOS管61的源极接正电源，所述第三PMOS管61的栅极和所述第三NMOS管62的栅极连接，所述第三NMOS管62的源极接负电源，所述第三电阻63串接于所述第三NMOS管62的漏极和所述第三PMOS管61的漏极之间；所述第三PMOS管61的栅极为输入端、所述第三PMOS管61的漏极为输出端。

所述第四CMOS反相延迟电路包括一个第四PMOS管64和一个第四NMOS管65和一个第四电阻66；所述第四PMOS管64的源极接正电源，所述第四PMOS管64的栅极和所述第四NMOS管65的栅极连接，所述第四NMOS管64的源极接负电源，所述第四电阻66串接于所述第四NMOS管65的漏极和所述第四PMOS管64的漏极之间；所述第四NMOS管65的栅极为输入端、所述第四NMOS管65的漏极为输出端。

2个所述第三CMOS反相延迟电路和2个所述第四CMOS反相延迟电路交替串联于输入信号IN和所述反相器67的输入端间，串联方式为：第一个所述第三CMOS反相延迟电路的输入端接输入信号IN，第二个所述第三CMOS反相延迟电路的输入端连接上一个即第一个所述第四CMOS反相延迟电路的输出端，第二个所述第四CMOS反相延迟电路的输出端连接所述反相器67的输入端；各所述第三CMOS反相延迟电路的输出端连接和其相邻的下一个第四CMOS反相延迟电路输入端即第一个所述第三CMOS反相延迟电路的输出端连接和第一个第四CMOS反相延迟电路输入端、第二个所述第三CMOS反相延迟电路的输出端连接和第二个第四CMOS反相延迟电路输入端。所述反相器67的输出端输出输出信号OUT0。

如图5C所示，是本发明第一实施例的第三种第一单边延迟电路示意图。所述第三种第一单边延迟电路包括：一个第二与非门72和一个延迟电路71；所述延迟电路71的输入端接输入信号IN，所述延迟电路71的输出信号为输入信号的延迟信号，在所述延迟电路71的输入信号的上升沿和下降沿都有延迟。所述第二与非门72的两个输入端分别连接输入信号IN和所述延迟电路的输出端，所述第二与非门72的输出端输出输出信号OUT0。

如图5D所示，是图5A-图5C的三种第一单边延迟电路的输入输出波形图。可知，输出信号OUT0为输入信号IN的反相信号的延迟信号，且输出信号OUT0只在输入信号IN的上升沿有一延迟，延迟宽度为DLY_R，在输入信号IN的下降沿的延迟为最小本征值。

如图6A所示，是本发明第一实施例ATD电路的正常工作条件下的波形图，可知，输出信号A3BD在所述地址信号A3的上升沿有一宽度为DLY_R0的延迟，输出信号A3D在所述地址信号的反相信号A3B的上升沿也即所述地址信号A3的下降沿有一宽度为DLY_R1的延迟。正常工作条件为地址信号间隔PW_ADD大于延迟宽度DLY_R0或DLY_R1。所述地址信号A3和输出信号A3BD在所述地址信号A3的上升沿处产生一脉冲宽度为DLY_R0的所述第一地址转变检测信号ATD3BR；所述地址信号的反相信号A3B和输出信号A3D在所述地址信号A3的下降沿处产生一脉冲宽度为DLY_R1的所述第二地址转变检测信号ATD3BF；所述第一地址转变检测信号ATD3BR和所述第二地址转变检测信号ATD3BF合成所述第三地址转变检测信号ATD3，所述第三地址转变检测信号ATD3在所述地址信号A3的上升沿处有一宽度为DLY_R0的脉冲、在所述地址信号A3的下降沿处有一宽度为DLY_R1的脉冲。

图6B是本发明第一实施例的在地址线的毛刺使PW_ADD小于DLY_R0或DLY_R1时波形图。可知，在所述地址信号A3为宽度为PW_ADD正脉冲时，在所述地址信号A3的上升沿处产生一脉冲宽度为PW_ADD的所述第一地址转变检测信号ATD3BR；在所述地址信号A3的下降沿处产生一脉冲宽度为DLY_R1的所述第二地址转变检测信号ATD3BF；所述第一地址转变检测信号ATD3BR和所述第二地址转变检测信号ATD3BF合成一脉冲宽度为PW_ADD+DLY_R1的所述第三地址转变检测信号ATD3。

在所述地址信号A3为宽度为PW_ADD负脉冲时，在所述地址信号A3的下降沿处产生一脉冲宽度为PW_ADD的所述第二地址转变检测信号ATD3BF；在所述地址信号A3的上升沿处产生一脉冲宽度为DLY_R0的所述第一地址转变检测信号ATD3BR；所述第一地址转变检测信号ATD3BR和所述第二地址转变检测信号ATD3BF合成一脉冲宽度为PW_ADD+DLY_R0的所述第三地址转变检测信号ATD3。

相比于图3C和图3D所示的现有技术在出现噪声产生的毛刺时，ATD信号即脉冲信号ATD1和ATD2都和地址线的毛刺信号的宽度PW_ADD相同，即现有技术中的ATD信号会受毛刺信号控制。而采用本发明第一实施例后，ATD信号即所述第三地址转变检测信号ATD3的宽度为PW_ADD+DLY_R0或PW_ADD+DLY_R1。由于地址线最终稳定下来的是最后一个地址，所以如果从地址最终稳定算起，ATD信号的宽度保持不变。图6B波形图显示的是地址线上的一个毛刺，如果有更多的毛刺，最终ATD信号的宽度会叠加，然而待地址最后稳定后，ATD信号的宽度还是保持为DLY_R0或DLY_R1。

如图7A所示，是本发明第二实施例ATD电路示意图；本发明第二实施例地址转变检测电路包括第一地址转变检测信号产生装置、第二地址转变检测信号产生装置、反相器86和由第二或非门85组成的信号合成装置。所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置相同，其中所述第一地址转变检测信号产生装置由第二单边延迟电路81和第一或非门83组成，所述第二地址转变检测信号产生装置由第二单边延迟电路82和第一或非门84组成。

所述第一地址转变检测信号产生装置的输入端接地址信号A4；所述第二地址转变检测信号产生装置的输入端接所述地址信号的反相信号A4B，所述反相信号A4B由所述反相器86的输出端输出、所述反相器86的输入端接所述地址信号A4。

对于所述第一地址转变检测信号产生装置，所述第一或非门83的第一输入端为信号的输入端即接所述地址信号A4，且所述第一或非门83的第一输入端还和所述第二单边延迟电路81的输入端相连；所述第一或非门83的第二输入端和所述第二单边延迟电路81的输出端相连，所述第二单边延迟电路81的输出信号为信号A4BD；第一或非门83的输出端为信号的输出端即输出第一地址转变检测信号ATD4F。所述第二单边延迟电路81的输出信号即所述信号A4BD为输入信号即所述地址信号A4的反相信号的延迟信号，且所述输出信号A4BD只对所述地址信号A4的下降沿有延迟、对输入信号的上升沿的延迟为最小本征值。所述第一地址转变检测信号产生装置则在所述地址信号A4的下降沿处产生一输出脉冲、在所述地址信号A4的上升沿处不产生输出脉冲。所述第一地址转变检测信号产生装置的输出脉冲即为第一地址转变检测信号ATD4F。所述第二单边延迟电路81的对输入信号的延迟时间确定所述第一地址转变检测信号ATD4F的宽度。

对于所述第二地址转变检测信号产生装置，所述第一或非门84的第一输入端为信号的输入端即接所述地址信号A4的反相信号A4B，且所述第一或非门84的第一输入端还和所述第二单边延迟电路82的输入端相连；所述第一或非门84的第二输入端和所述第二单边延迟电路82的输出端相连，所述第二单边延迟电路82的输出信号为信号A4D；所述第一或非门84的输出端为信号的输出端即输出第二地址转变检测信号ATD4R。所述第二单边延迟电路82的输出信号即所述信号A4D为输入信号即所述地址信号A4的反相信号A4B的延迟信号，且所述输出信号A4D只对所述反相信号A4B的下降沿有延迟、对所述反相信号A4B的上升沿的延迟为最小本征值，也即所述输出信号A4D只对所述地址信号A4的上升沿有延迟、对所述地址信号A4的下降沿的延迟为最小本征值。所述第二地址转变检测信号产生装置则在所述地址信号A4的上升沿处产生一输出脉冲、在所述地址信号A4的下降沿处不产生输出脉冲。所述第二地址转变检测信号产生装置的输出脉冲即为第二地址转变检测信号ATD4R。所述第二单边延迟电路82的对输入信号的延迟时间确定所述第二地址转变检测信号ATD4R的宽度。

所述第二或非门85的输入端分别接所述第一地址转变检测信号ATD4F和所述第二地址转变检测信号ATD4R，所述第二或非门85的输出端输出第三地址转变检测信号ATD4B，所述第三地址转变检测信号ATD4B为所述第一地址转变检测信号ATD4F和所述第二地址转变检测信号ATD4R的合成信号，所述第三地址转变检测信号ATD4B包括一个在所述地址信号A4的下降沿处且和所述第一地址转变检测信号ATD4F的宽度相同的脉冲、以及一个在所述地址信号A4的上升沿处且和所述第二地址转变检测信号ATD4R的宽度相同的脉冲。

如图7B所示，是本发明第二实施例的第二单边延迟电路81和82的输入输出波形图。可知，输出信号OUT0为输入信号IN的反相信号的延迟信号，且输出信号OUT0只在输入信号IN的下降沿有一延迟，延迟宽度为DLY_F，在输入信号IN的上升沿的延迟为最小本征值。

如图7C所示，是本发明第二实施例ATD电路的正常工作条件下的波形图，可知，输出信号A4BD在所述地址信号A4的下降沿有一宽度为DLY_F0的延迟，输出信号A4D在所述地址信号的反相信号A4B的下降沿也即所述地址信号A4的上升沿有一宽度为DLY_F1的延迟。正常工作条件为地址信号间隔PW_ADD大于延迟宽度DLY_F0或DLY_F1。所述地址信号A4和输出信号A4BD在所述地址信号A4的下降沿处产生一脉冲宽度为DLY_F0的所述第一地址转变检测信号ATD4F；所述地址信号的反相信号A4B和输出信号A4D在所述地址信号A4的上升沿处产生一脉冲宽度为DLY_F1的所述第二地址转变检测信号ATD4R；所述第一地址转变检测信号ATD4F和所述第二地址转变检测信号ATD4R合成所述第三地址转变检测信号ATD4B，所述第三地址转变检测信号ATD4B在所述地址信号A4的下降沿处有一宽度为DLY_F0的脉冲、在所述地址信号A4的上升沿处有一宽度为DLY_F1的脉冲。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种地址转变检测电路，其特征在于，包括一第一地址转变检测信号产生装置、一第二地址转变检测信号产生装置、一反相器和一信号合成装置；

所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置相同；所述第一地址转变检测信号产生装置的输入端接地址信号；所述第二地址转变检测信号产生装置的输入端接所述地址信号的反相信号，所述反相信号由所述反相器的输出端输出、所述反相器的输入端接所述地址信号；

所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都在各自输入信号的上升沿处产生一输出脉冲、在各自输入信号的下降沿处不产生输出脉冲；或者，所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都在各自输入信号的下降沿处产生一输出脉冲、在各自输入信号的上升沿处不产生输出脉冲；

所述信号合成装置的输入端分别接所述第一地址转变检测信号产生装置的输出端和第二地址转变检测信号产生装置的输出端，所述信号合成装置将所述第一地址转变检测信号产生装置的输出脉冲和所述第二地址转变检测信号产生装置的输出脉冲合成后输出，所述信号合成装置的输出端在所述地址信号的上升沿和下降沿都产生一输出脉冲。

2.如权利要求1所述地址转变检测电路，其特征在于：所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都包括一第一单边延迟电路和一第一与非门；所述第一与非门的第一输入端为信号的输入端、所述第一与非门的第一输入端还和所述第一单边延迟电路的输入端相连；所述第一与非门的第二输入端和所述第一单边延迟电路的输出端相连；所述第一与非门的输出端为信号的输出端；

所述第一单边延迟电路的输出信号为输入信号的反相信号的延迟信号；所述第一单边延迟电路的输出信号只对输入信号的上升沿有延迟、对输入信号的下降沿的延迟为最小本征值；

所述第一单边延迟电路对输入信号的延迟时间确定所述第一与非门的输出端的输出脉冲的宽度。

3.如权利要求2所述地址转变检测电路，其特征在于：所述第一单边延迟电路包括：N个第一CMOS反相延迟电路、N个第二CMOS反相延迟电路和一反相器，N为偶数；

所述第一CMOS反相延迟电路包括一个第一PMOS管和多个串联的第一NMOS管；所述第一PMOS管的源极接正电源，所述第一PMOS管的栅极和所述多个第一NMOS管的栅极连接，所述多个第一NMOS管串接于所述第一PMOS管的漏极和负电源间；所述第一PMOS管的栅极为输入端、所述第一PMOS管的漏极为输出端；

所述第二CMOS反相延迟电路包括多个串联的第二PMOS管和一个第二NMOS管；所述第二NMOS管的源极接负电源，所述第二NMOS管的栅极和所述多个第二PMOS管的栅极连接，所述多个第二PMOS管串接于所述第二NMOS管的漏极和正电源间；所述第二NMOS管的栅极为输入端、所述第二NMOS管的漏极为输出端；

N个所述第一CMOS反相延迟电路和N个所述第二CMOS反相延迟电路交替串联于输入信号和所述反相器的输入端间，第一个所述第一CMOS反相延迟电路的输入端接输入信号，第N个所述第二CMOS反相延迟电路的输出端连接所述反相器的输入端，所述反相器的输出端输出输出信号。

4.如权利要求2所述地址转变检测电路，其特征在于：所述第一单边延迟电路包括：N个第三CMOS反相延迟电路、N个第四CMOS反相延迟电路和一反相器，N为偶数；

所述第三CMOS反相延迟电路包括一个第三PMOS管和一个第三NMOS管和一个第三电阻；所述第三PMOS管的源极接正电源，所述第三PMOS管的栅极和所述第三NMOS管的栅极连接，所述第三NMOS管的源极接负电源，所述第三电阻串接于所述第三NMOS管的漏极和所述第三PMOS管的漏极之间；所述第三PMOS管的栅极为输入端、所述第三PMOS管的漏极为输出端；

所述第四CMOS反相延迟电路包括一个第四PMOS管和一个第四NMOS管和一个第四电阻；所述第四PMOS管的源极接正电源，所述第四PMOS管的栅极和所述第四NMOS管的栅极连接，所述第四NMOS管的源极接负电源，所述第四电阻串接于所述第四NMOS管的漏极和所述第四PMOS管的漏极之间；所述第四NMOS管的栅极为输入端、所述第四NMOS管的漏极为输出端；

N个所述第三CMOS反相延迟电路和N个所述第四CMOS反相延迟电路交替串联于输入信号和所述反相器的输入端间，第一个所述第三CMOS反相延迟电路的输入端接输入信号，第N个所述第四CMOS反相延迟电路的输出端连接所述反相器的输入端，所述反相器的输出端输出输出信号。

5.如权利要求2所述地址转变检测电路，其特征在于：所述第一单边延迟电路包括：一个第二与非门和一个延迟电路；所述延迟电路的输入端接输入信号，所述第二与非门的两个输入端分别连接输入信号和所述延迟电路的输出端，所述第二与非门的输出端输出输出信号。

6.如权利要求2所述地址转变检测电路，其特征在于：所述信号合成装置为一个第三与非门。

7.如权利要求1所述地址转变检测电路，其特征在于：所述第一地址转变检测信号产生装置和第二地址转变检测信号产生装置都包括一第二单边延迟电路和一第一或非门；所述第一或非门的第一输入端为信号的输入端、所述第一或非门的第一输入端还和所述第二单边延迟电路的输入端相连；所述第一或非门的第二输入端和所述第二单边延迟电路的输出端相连；所述第一或非门的输出端为信号的输出端；

所述第二单边延迟电路的输出信号为输入信号的反相信号的延迟信号；所述第二单边延迟电路的输出信号只对输入信号的下降沿有延迟、对输入信号的上升沿的延迟为最小本征值；

所述第二单边延迟电路对输入信号的延迟时间确定所述第一或非门的输出端的输出脉冲的宽度。

8.如权利要求7所述地址转变检测电路，其特征在于：所述信号合成装置为一个第二或非门。

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