CN103886887A - 一种使用单端口存储单元的双端口静态随机存储器 - Google Patents

Abstract

本发明提供一种使用单端口存储单元的双端口静态随机存储器，存储阵列采用单端口存储单元，以有效减少双端口静态随机存储器阵列的面积；预译码选择器将两个端口的并行的预译码结果转换成串行的预译码结果，使得两个端口共用一套行译码器和列译码器，从而降低译码电路的面积；读出数据串并转换电路和写入数据并串转换电路则使得两个端口共用一套读写数据通路，从而降低读写数据通路的面积；读写控制状态机产生读或写操作的控制信号，使该双端口静态随机存储器在一个周期内串行的完成两次读/写操作；两套复制电路分别为两次串行的读/写操作提供独立的自定时。与传统的基于双端口存储单元的设计相比，采用本发明的双端口静态随机存储器面积下降50%。

Description

一种使用单端口存储单元的双端口静态随机存储器

【技术领域】

本发明涉及静态随机存储器设计领域，特别涉及一种使用单端口存储单元的双端口静态随机存储器。

【背景技术】

双端口静态随机存储器支持在一个周期内，两个独立的端口同时读/写操作，数据吞吐率是单端口静态随机存储器的两倍。传统的两端口静态随机存储器采用两端口存储单元实现。

一个两端口存储单元的电路图如说明书附图1所示，它由一对交叉耦合的反相器106,111和四个NMOS传输门107-110组成；它有两条字线101，114；四条位线102，105，112，113。其中字线101，位线102,105用于端口A访问；其中字线114，位线112,113用于端口B访问。

一个单端口存储单元电路图如说明书附图2所示，它由一对交叉耦合的反相器206,208和两个NMOS传输门207,209组成；它有一条字线201；两条位线202,205。

由于两端口存储单元比单端口存储单元多两个晶体管，且字线和位线的数量是后者的两倍，因此在相同工艺下，两端口存储单元的版图面积是单端口存储单元的近两倍。

对于一个两端口存储单元，当两条字线同时打开时，存储单元的抗噪声能力下降，存储单元中的数据在噪声影响下可能发生丢失。

【发明内容】

本发明的目的在于提供一种使用单端口存储单元的双端口静态随机存储器，该静态随机存储器通过对单端口存储阵列在一个周期内进行两次读/写操作，并在输入输出数据接口处进行串并转换，从而实现双端口的静态存储器的功能。

为了实现上述目的，本发明采用如下技术方案：

一种使用单端口存储单元的双端口静态随机存储器，包括行译码器、单端口存储单元阵列、复制单元a、复制单元b、控制电路与预译码器、列译码器及读写数据通路、复制电路a、复制电路b、预译码选择器、读写控制状态机、读出数据串并转换电路和写入数据并串转换电路；

行译码器通过多条字线连接单端口存储单元阵列、复制单元a和复制单元b；行译码器还通过多条行预译码输出连接预译码选择器；

单端口存储单元阵列通过多条位线连接列译码器及读写数据通路；

复制单元a通过复制位线a连接复制电路a；

复制单元b通过复制位线b连接复制电路b；

控制电路与预译码器通过多条端口a预译码输出和多条端口b预译码输出连接预译码选择器；控制电路与预译码器还通过本地写使能和灵敏放大器使能连接列译码器及读写数据通路；控制电路与预译码器还通过写数据时钟连接写入数据并串转换电路；

列译码器及读写数据通路通过多条列预译码输出连接预译码选择器；列译码器及读写数据通路还通过读出数据和灵敏放大器使能连接读出数据串并转换电路；列译码器及读写数据通路还通过写入数据连接写入数据并串转换电路；

复制电路a通过复制字线a和端口a复位信号连接读写控制状态机；

复制电路b通过复制字线b和端口a复位信号连接读写控制状态机；

预译码选择器通过端口a、b选择信号，端口a自定时信号和端口b自定时信号连接读写控制状态机；

读写控制状态机还通过端口a/b选择信号连接读数据串并转换电路和写入数据并串转换电路。

本发明进一步的改进在于：所述单端口存储单元阵列由若干6管静态随机存储器单元阵列构成。

本发明进一步的改进在于：预译码选择器根据端口a/b选择信号对端口a预译码输出和端口b预译码输出做出选择；当sel为低电平时，选择端口a预译码输出为预译码器的输出；当sel为低电平时，选择端口b预译码输出为预译码器的输出；端口a自定时信号决定端口a预译码输出有效时预译码输出信号的脉冲宽度；端口b自定时信号决定端口b预译码输出有效时预译码输出信号的脉冲宽度。

本发明进一步的改进在于：所述写入数据并串转换电路，根据端口a/b选择信号，将端口a的写入数据或端口b的写入数据作为写数据串并转换电路的输出数据；当sel为低电平时，将端口a的写输入数据作为作为写数据串并转换电路的输出数据；当sel为高电平时，将端口b的写输入数据作为作为写数据串并转换电路的输出数据。

本发明进一步的改进在于：所述读出数据串并转换电路，根据端口a/b选择信号，将读出数据并行输出到端口a和端口b；当sel为低电平时，将读出数据输出到端口a读出数据；当sel为高电平时，将读出数据输出到端口b读出数据。

本发明进一步的改进在于：所述读写控制状态机分别为端口a复制电路和端口b复制电路分别提供复制字线a信号和复制字线b信号；为写入数据并串转换电路，读出数据串并转换电路和预译码选择器提供端口a/b选择信号；为预译码选择器提供端口a自定时信号和端口b自定时信号。

本发明进一步的改进在于：预译码选择器电路包括二选一选择器、第一两输入或门和第二两输入与门；二选一选择器的两个输入端分别连接端口a预译码输出和端口b预译码输出，二选一选择器的控制端连接端口a/b选择信号；第一两输入或门的两个输入端分别连接端口a自定时信号和端口b自定时信号；二选一选择器的输出端和第一两输入或门的输出端连接第二两输入与门的输入端，第二两输入与门的输出端连接行预译码输出和列预译码输出。

本发明进一步的改进在于：写入数据并串转换电路包括负锁存器、正沿D触发器、二选一选择器和缓冲器；负锁存器的输入端D连接端口a写入数据，负锁存器的使能端EN和正沿D触发器的时钟脉冲输入端CK连接写入数据时钟；正沿D触发器的输入端D连接端口b写入数据；负锁存器的输出端Q和正沿D触发器的输出端Q连接二选一选择器的两个输入端，二选一选择器的控制端连接端口a/b选择信号，二选一选择器的输出端连接缓冲器的输入端，缓冲器输出端输出写入数据至列译码器及读写数据通路。

本发明进一步的改进在于：读出数据串并转换电路包括第一负锁存器、第二负锁存器、第三负锁存器、第一两输入与非门和第二两输入与非门；第一负锁存器的数据输入端D连接端口a/b选择信号，使能端EN连接灵敏放大器使能信号，输出端D连接第一两输入与非门的第二输入端，输出端QN连接第一两输入与非门的第一输入端；第一两输入与非门的第一输入端和第二两输入与非门的第二输入端均连接灵敏放大器使能信号；第一两输入与非门的输出端连接第二负锁存器的使能端EN，第二两输入与非门的输出端连接第三负锁存器的使能端EN；第二负锁存器和第三负锁存器的数据输入端D均连接读出数据。

本发明进一步的改进在于：读写控制状态机包括第一缓冲器、第二缓冲器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一两输入或非门、第二两输入或非门、第三两输入或非门、第四两输入或非门、第一两输入与门、第二两输入与门、NMOS晶体管和PMOS晶体管；本地时钟连接第一反相器的输入端、第一两输入与门的第一输入端；端口a复位信号连接第二两输入或非门的第二输入端、第三两输入或非门的第一输入端、第三反相器的输入端和NMOS晶体管的栅极；端口b复位信号连接第四两输入或非门的第二输入端和第七反相器的输入端；第一反相器输出端连接第一两输入或非门的第一输入端，第一两输入或非门的第二输入端连接第二两输入或非门的输出端和第一两输入与门的第二输入端；第一两输入或非门的输出端连接第二两输入或非门的第一输入端；第一两输入与门的输出端连接第一缓冲器的输入端；第三两输入或非门的第二输入端连接第四两输入或非门的输出端和第二反相器的输入端，第三两输入或非门的输出端连接第四两输入或非门的第一输入端；第七反相器的输出端连接PMOS晶体管的栅极，PMOS晶体管的源极接VDD，漏极接NMOS晶体管的漏极、第四反相器的输入端、第五反相器的输入端和第六反相器的输出端；NMOS晶体管的源极接VSS；第五反相器的输出端接第六反相器的输入端；第三反相器的输出端和第四反相器的输出端连接第二两输入与门的连接输入端，两第二两输入与门的输出端连接第二缓冲器的输入端。

相对于现有技术，本发明具有以下优点：

存储阵列采用单端口存储单元，以有效减少双端口静态随机存储阵列的面积。预译码选择器将两个端口的并行的预译码器转换成串行的预译码，使得两个端口共用一套行译码器和列译码器，从而降低译码电路的面积。读出数据串并转换电路和写入数据并串转换电路则使得两个端口公用一套读写数据通路，从而降低读写数据通路的面积。读写控制状态机产生读写操作的控制信号，使该双端口静态随机存储器在一个周期内串行的完成两次读/写操作。两套复制电路分别为两次串行的读/写操作提供独立的自定时。与传统的基于双端口存储单元的设计相比，采用本发明的双端口静态随机存储器面积下降50%。

【附图说明】

图1为一个两端口静态随机存储单元的示意图。

图2为一个单端口静态随机存储器单元的电路示意图。

图3为根据本发明实施的一个两端口静态随机存储器的示意图。

图4为预译码选择器电路设计原理图。

图5为写入数据并串转换电路设计原理图。

图6为读出数据串并转换电路设计原理图。

图7为读出数据串并转换电路主要信号波形图。

图8为读写控制状态机电路设计原理图。

图9为读写控制状态机主要信号波形图。

【具体实施方式】

下面结合附图对本发明的实施方式做进一步描述。

请参阅图2所示，图2为一个单端口存储单元电路图，它由一对交叉耦合的反相器206,208和两个NMOS传输门207,209组成；它有一条字线201；两条位线202,205。

请参阅图3所示，图3为根据本发明实施的一个两端口静态随机存储器实例，它由行译码器301、单端口存储单元阵列302、复制单元a303、复制单元b304控制电路与预译码器305、列译码器及读写数据通路306、复制电路a307、复制单元b308、预译码选择器309、读写控制状态机310、读出数据串并转换电路311、写入数据并串转换电路312组成。

行译码器301产生读写操作所需要的字线信号（wl）315。

单端口存储单元阵列302采用如图2所示6管静态随机存储器单元。

复制单元a303和复制单元b304分别为端口a复制位线（dbla）313和端口b复制位线（dblb）314提供负载。

控制电路与预译码器305为预译码选择器309提供端口a预译码输出（pa）321和端口b预译码输出（pb）323；为列译码器及读写数据通路306提供本地写使能信号（lwe）319和灵敏放大器使能信号（sae）320；为读写控制状态机310提供本地时钟（lclk）330。

列译码器及读写数据通路306为读出数据串并转换电路311提供读出数据（q）325和灵敏放大器使能信号（sae）324。

复制电路a307和复制电路b308分别为端口a和端口b提供端口a复位信号（rseta）332和端口b复位信号（rsetb）333。

预译码选择器309根据端口a/b选择信号（sel）322对端口a预译码输出（pa）321和端口b预译码输出（pb）323做出选择；当sel323为低电平时，选择端口a预译码输出(pa)321为预译码器的输出（pr/pc）；当sel为低电平时，选择端口b预译码输出（pb）为预译码器的输出（pr/pc）；端口a自定时信号（sa）322决定端口a预译码输出（pa）321有效时预译码输出信号（pr/pc）317/318的脉冲宽度；端口b自定时信号（sb）322决定端口b预译码输出（pb）323有效时预译码输出信号（rp/cp）317/318的脉冲宽度。

读写控制状态机310分别为端口a复制电路和端口b复制电路分别提供复制字线a信号（dwla）327和复制字线b信号（dwlb）328；为写入数据并串转换电路，读出数据串并转换电路和预译码选择器提供端口a/b选择信号（sel）329/322；为预译码选择器提供端口a自定时信号（sa）322和端口b自定时信号（sb）322。

读出数据串并转换电路311，根据端口a/b选择信号(sel)329，将读出数据（q）325并行输出到端口a和端口b；当sel329为低电平时，将读出数据（q）325输出到端口a读出数据（qa）335；当sel329为高电平时，将读出数据（q）325输出到端口b读出数据（qb）335。

写入数据并串转换电路312，根据端口a/b选择信号(sel)329，将端口a的写入数据(da)336或端口b的写入数据(db)336作为写数据串并转换电路的输出数据（d）326；当sel329为低电平时，将端口a的写输入数据（da）336作为作为写数据串并转换电路的输出数据（d）326；当sel329为高电平时，将端口b的写输入数据（db）336作为写数据串并转换电路的输出数据（d）326。

在时钟333上升沿，端口a有效，根据端口a地址333，对单端口存储单元阵列102相应的单元进行读/写访问；在端口a复位信号331的下降沿，端口a访问结束，端口b有效，根据端口b地址333，对单端口存储单元阵列102相应的单元进行读/写访问。

请参与图4所示，图4为预译码选择器电路设计原理图，它由二选一选择器401，两输入或门402，两输入与门403构成。二选一选择器401的两个输入端分别连接端口a预译码输出（pa）321和端口b预译码输出（pb）323，二选一选择器401的控制端连接端口a/b选择信号（sel）322；两输入或门402的两个输入端分别连接端口a自定时信号（sa）和端口b自定时信号（sb）；二选一选择器401的输出端和两输入或门402的输出端连接两输入与门403的输入端，两输入与门403的输出端连接行预译码输出和列预译码输出（rp/cp）。

当端口a/b选择信号（sel）为低电平时，端口a预译码输出（pa）321选通至二选一选择器输出405；当端口a/b选择信号（sel）为高电平时，端口b预译码输出（pb）321选通至二选一选择器输出405。端口a自定时信号（sa）决定端口a字线脉冲的宽度；端口b自定时信号（sb）决定端口b字线脉冲的宽度。端口a自定时信号（sa）和端口b自定时信号（sb）相或的结果408与二选一选择器输出405相与，得到最终的行预译码输出和列预译码输出（rp/cp）。

请参阅图5所示，图5为写入数据并串转换电路设计原理图，它由负锁存器501，正沿D触发器502，二选一选择器503，缓冲器504构成。负锁存器501的输入端D连接端口a写入数据（da/db）336，负锁存器501的使能端EN和正沿D触发器502的时钟脉冲输入端CK连接写入数据时钟（clk_d）331；正沿D触发器502的输入端D连接端口b写入数据（db）336；负锁存器501的输出端Q和正沿D触发器502的输出端Q连接二选一选择器503的两个输入端，二选一选择器503的控制端连接端口a/b选择信号（sel）329，二选一选择器503的输出端连接缓冲器504的输入端，缓冲器504输出端输出写入数据（d）326至列译码器及读写数据通路306。

当写入数据时钟（clk_d）331为低电平时，负锁存器501透明，端口a写入数据（da）被输出到负锁存器501的输出端（dax）506；当写入数据时钟（clk_d）331为高电平时，负锁存器501保持，负锁存器501的输出端（dax）506数据保持。在写入数据时钟（clk_d）的上升沿，正沿D触发器502对端口b写入数据（db）采样，端口b写入数据被输出到正沿D触发器502的输出端（dbx）507，dbx507在下一个写入数据时钟（clk_d）331的上升沿到来前保持不变。当端口a/b选择信号（sel）329为低电平时，dax506被输出到二选一选择器的输出端（dx）509；当端口a/b选择信号（sel）329为高电平时，dab507被输出到二选一选择器的输出端（dx）509。缓冲器504将dx509驱动后得到写入数据（d）326。

请参阅图6，图6为读出数据串并转换电路设计原理图，它由负锁存器601,604,605和两输入与非门602,603组成。负锁存器601的数据输入端D连接端口a/b选择信号（sel）329，使能端EN连接灵敏放大器使能信号（sae）324，输出端D连接两输入与非门602的第二输入端，输出端QN连接两输入与非门602的第一输入端；两输入与非门602的第一输入端和两输入与非门603的第二输入端均连接灵敏放大器使能信号（sae）324；两输入与非门602的输出端连接负锁存器604的使能端EN，两输入与非门603的输出端连接负锁存器605的使能端EN；负锁存器604、605的数据输入端D连接读出数据（q）325。

下面结合图7，图7为读出数据串并转换电路主要信号波形图，来说明读出数据串并转换电路工作原理。如图6，图7所示，在sae324的第一个正脉冲的上升沿，sel329被负锁存器601第一次采样，此时sel为低电平，负锁存器输出（sel_qa）606为低电平，其反信号（sel_qb）607为高电平。sel_qa606和sae324经过两输入与非门602与非后得到端口a输出数据时钟（clk_qa）608。在clk_qa608的上升沿，输出数据（q）325被负锁存器604采样，端口a数据（qa）610有效。在sae324的第二个正脉冲的上升沿，sel329被负锁存器601第二次采样，此时sel为高电平，负锁存器输出（sel_qa）606为高电平，其反信号（sel_qb）607为低电平。sel_qb607和sae324经过两输入与非门603与非后得到端口b输出数据时钟（clk_qb）609。在clk_qa609的上升沿，输出数据（q）325被负锁存器605采样，端口b数据（qb）611有效。

请参阅图8，图8为读写控制状态机310电路设计原理图，它由缓冲器801，809；反相器802、808、810、812、814、815,816；两输入或非门803、805、806,807；两输入与门804,811；NMOS晶体管813；PMOS晶体管817组成。本地时钟lclk330连接反相器802的输入端、两输入与门804的第一输入端；端口a复位信号（rseta）332连接两输入或非门805的第二输入端、两输入或非门806的第一输入端、反相器810的输入端和NMOS晶体管813的栅极；端口b复位信号（rsetb）333连接两输入或非门807的第二输入端和反相器816的输入端。反相器802输出端连接两输入或非门803的第一输入端，两输入或非门803的第二输入端连接两输入或非门805的输出端和两输入与门804的第二输入端；两输入或非门803的输出端连接两输入或非门805的第一输入端。两输入与门804的输出端连接缓冲器801的输入端。两输入或非门806的第二输入端连接两输入或非门807的输出端和反相器808的输入端，两输入或非门806的输出端连接两输入或非门807的第一输入端。反相器816的输出端连接PMOS晶体管817的栅极，PMOS晶体管817的源极接VDD，漏极接NMOS晶体管813的漏极、反相器812的输入端、反相器814的输入端和反相器815的输出端；NMOS晶体管813的源极接VSS；反相器814的输出端接反相器815的输入端。反相器810的输出端和反相器812的输出端连接两输入与门811的连接输入端，两输入与门811的输出端连接缓冲器809的输入端。

下面结合图9，图9为读写控制状态机电路主要信号波形图，来说明读写控制状态机电路工作原理。如图8，图9所示，在本地时钟lclk330为低电平时，由两输入或非门803和805组成的RS-触发器处于置为状态，RS-触发器输出（Q0）818为高电平。由于此时lclk330为低电平，Q0818与lclk330经过两输入与门804相与后端口a复制字线信号（dwla）327为低电平，端口a自定时信号（sa）为低电平。在本地时钟（lclk）330的上升沿，Q0818与lclk330经过两输入与门804相与后端口a复制字线信号（dwla）327为高电平，端口a自定时信号（sa）为高电平。在端口a复位信号（rseta）332的上升沿，由两输入或非门803和805组成的RS-触发器复位，RS-触发器输出（Q0）818为低电平。Q0818与lclk330经过两输入与门804相与后端口a复制字线信号（dwla）327为低电平，端口a自定时信号（sa）为低电平。在端口a复位信号（rseta）332的上升沿，由两输入或非门806和807组成的RS-触发器置位，RS-触发器输出（Q1）819为高电平,端口a/b选择信号（sel）329为高电平。在端口a复位信号（rseta）332的上升沿，由NMOS晶体管813；PMOS晶体管817；反相器812、814、815组成的状态机处于置位状态，状态机输出821为高电平。此时由于端口a复位信号（rseta）332为高电平，其反信号820为低，820与状态机输出821相与后的端口b复制字线（dwlb）328为低电平，端口b自定时信号（sb）为低电平。在端口a复位信号（rseta）332的下降沿，其反信号820为高电平，820与状态机输出821相与后的端口b复制字线（dwlb）328为高电平，端口b自定时信号（sb）为高电平。在端口b复位信号（rsetb）333的上升沿，由两输入或非门806和807组成的RS-触发器复位，RS-触发器输出（Q1）819为低电平,端口a/b选择信号（sel）329为低电平。在端口b复位信号（rsetb）333的上升沿，由NMOS晶体管813；PMOS晶体管817；反相器812、814、815组成的状态机处于置位状机态复位，状态机输出821为低电平。820与状态机输出821相与后的端口b复制字线（dwlb）328为低电平，端口b自定时信号（sb）为低电平。

Claims (10)

1.一种使用单端口存储单元的双端口静态随机存储器，其特征在于，包括行译码器、单端口存储单元阵列、复制单元a、复制单元b、控制电路与预译码器、列译码器及读写数据通路、复制电路a、复制电路b、预译码选择器、读写控制状态机、读出数据串并转换电路和写入数据并串转换电路；

行译码器通过多条字线(wl)连接单端口存储单元阵列、复制单元a和复制单元b；行译码器还通过多条行预译码输出（rp）连接预译码选择器；

单端口存储单元阵列通过多条位线（BL）连接列译码器及读写数据通路；

复制单元a通过复制位线a（dwla）连接复制电路a；

复制单元b通过复制位线b（dwlb）连接复制电路b；

控制电路与预译码器通过多条端口a预译码输出（pa）和多条端口b预译码输出（pb）连接预译码选择器；控制电路与预译码器还通过本地写使能（lwe）和灵敏放大器使能（sae）连接列译码器及读写数据通路；控制电路与预译码器还通过写数据时钟（clk_d）连接写入数据并串转换电路；

列译码器及读写数据通路通过多条列预译码输出（cp）连接预译码选择器；列译码器及读写数据通路还通过读出数据（q）和灵敏放大器使能连接读出数据串并转换电路；列译码器及读写数据通路还通过写入数据（d）连接写入数据并串转换电路；

复制电路a通过复制字线a（dwla）和端口a复位信号（rseta）连接读写控制状态机；

复制电路b通过复制字线b（dwlb）和端口a复位信号（rsetb）连接读写控制状态机；

预译码选择器通过端口a、b选择信号（sel），端口a自定时信号（sa）和端口b自定时信号（sb）连接读写控制状态机；

读写控制状态机还通过端口a/b（sel）选择信号连接读数据串并转换电路和写入数据并串转换电路。

2.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述单端口存储单元阵列由若干6管静态随机存储器单元构成。

3.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，预译码选择器根据端口a/b选择信号（sel）对端口a预译码输出（pa）和端口b预译码输出（pb）做出选择；当sel为低电平时，选择端口a预译码输出(pa)为预译码器的输出（pr/pc）；当sel为低电平时，选择端口b预译码输出（pb）为预译码器的输出（pr/pc）；端口a自定时信号（sa）决定端口a预译码输出（pa）有效时预译码输出信号（pr/pc）的脉冲宽度；端口b自定时信号（sb）决定端口b预译码输出（pb）有效时预译码输出信号（pr/pc）的脉冲宽度。

4.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述写入数据并串转换电路，根据端口a/b选择信号(sel)，将端口a的写入数据(da)或端口b的写入数据(db)作为写数据串并转换电路的输出数据（d）；当sel为低电平时，将端口a的写输入数据（da）作为作为写数据串并转换电路的输出数据（d）；当sel为高电平时，将端口b的写输入数据（db）作为作为写数据串并转换电路的输出数据（d）。

5.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述读出数据串并转换电路，根据端口a/b选择信号(sel)，将读出数据（q）并行输出到端口a和端口b；当sel为低电平时，将读出数据（q）输出到端口a读出数据（qa）；当sel为高电平时，将读出数据（q）输出到端口b读出数据（qb）。

6.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，所述读写控制状态机分别为端口a复制电路和端口b复制电路分别提供复制字线a信号（dwla）和复制字线b信号（dwlb）；为写入数据并串转换电路，读出数据串并转换电路和预译码选择器提供端口a/b选择信号（sel）；为预译码选择器提供端口a自定时信号（sa）和端口b自定时信号（sb）。

7.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，预译码选择器电路包括二选一选择器（401）、第一两输入或门（402）和第二两输入与门（403）；二选一选择器（401）的两个输入端分别连接端口a预译码输出（pa）和端口b预译码输出（pb），二选一选择器（401）的控制端连接端口a/b选择信号（sel）；第一两输入或门（402）的两个输入端分别连接端口a自定时信号（sa）和端口b自定时信号（sb）；二选一选择器（401）的输出端和第一两输入或门（402）的输出端连接第二两输入与门（403）的输入端，第二两输入与门（403）的输出端连接行预译码输出和列预译码输出（rp/cp）。

8.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，写入数据并串转换电路包括负锁存器（501）、正沿D触发器（502）、二选一选择器（503）和缓冲器（504）；负锁存器（501）的输入端D连接端口a写入数据（da），负锁存器（501）的使能端EN和正沿D触发器（502）的时钟脉冲输入端CK连接写入数据时钟（clk_d）；正沿D触发器（502）的输入端D连接端口b写入数据（db）；负锁存器（501）的输出端Q和正沿D触发器（502）的输出端Q连接二选一选择器（503）的两个输入端，二选一选择器（503）的控制端连接端口a/b选择信号（sel），二选一选择器（503）的输出端连接缓冲器（504）的输入端，缓冲器（504）输出端输出写入数据（d）至列译码器及读写数据通路。

9.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，读出数据串并转换电路包括第一负锁存器（601）、第二负锁存器（604）、第三负锁存器（605）、第一两输入与非门（602）和第二两输入与非门（603）；第一负锁存器（601）的数据输入端D连接端口a/b选择信号（sel），使能端EN连接灵敏放大器使能信号（sae），输出端D连接第一两输入与非门（602）的第二输入端，输出端QN连接第一两输入与非门（602）的第一输入端；第一两输入与非门（602）的第一输入端和第二两输入与非门（603）的第二输入端均连接灵敏放大器使能信号（sae）；第一两输入与非门（602）的输出端连接第二负锁存器（604）的使能端EN，第二两输入与非门（603）的输出端连接第三负锁存器（605）的使能端EN；第二负锁存器（604）和第三负锁存器（605）的数据输入端D均连接读出数据（q）。

10.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，读写控制状态机包括第一缓冲器（801）、第二缓冲器（809）、第一反相器（802）、第二反相器（808）、第三反相器（810）、第四反相器（812）、第五反相器（814）、第六反相器（815）、第七反相器（816）、第一两输入或非门（803）、第二两输入或非门（805）、第三两输入或非门（806）、第四两输入或非门（807）、第一两输入与门（804）、第二两输入与门（811）、NMOS晶体管（813）和PMOS晶体管（817）；本地时钟（lclk）连接第一反相器（802）的输入端、第一两输入与门（804）的第一输入端；端口a复位信号（rseta）连接第二两输入或非门（805）的第二输入端、第三两输入或非门（806）的第一输入端、第三反相器（810）的输入端和NMOS晶体管（813）的栅极；端口b复位信号（rsetb）连接第四两输入或非门（807）的第二输入端和第七反相器（816）的输入端；第一反相器（802）输出端连接第一两输入或非门（803）的第一输入端，第一两输入或非门（803）的第二输入端连接第二两输入或非门（805）的输出端和第一两输入与门（804）的第二输入端；第一两输入或非门（803）的输出端连接第二两输入或非门（805）的第一输入端；第一两输入与门（804）的输出端连接第一缓冲器（801）的输入端；第三两输入或非门（806）的第二输入端连接第四两输入或非门（807）的输出端和第二反相器（808）的输入端，第三两输入或非门（806）的输出端连接第四两输入或非门（807）的第一输入端；第七反相器（816）的输出端连接PMOS晶体管（817）的栅极，PMOS晶体管（817）的源极接VDD，漏极接NMOS晶体管（813）的漏极、第四反相器（812）的输入端、第五反相器（814）的输入端和第六反相器（815）的输出端；NMOS晶体管（813）的源极接VSS；第五反相器（814）的输出端接第六反相器（815）的输入端；第三反相器（810）的输出端和第四反相器（812）的输出端连接第二两输入与门（811）的连接输入端，两第二两输入与门（811）的输出端连接第二缓冲器（809）的输入端。

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