CN103886896B - 一种采用静态写技术减小写功耗的静态随机存储器 - Google Patents

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Abstract

本发明提供一种采用静态写技术减小写功耗的静态随机存储器，位线预冲电信号产生电路在时钟的上升沿检测写使能是否有效，如果写使能信号有效，则位线预冲电信号无效；否则，位线预充电信号有效，即在写操作时位线预冲电信号无效。静态写驱动器的由反相器和三态门组成，当写使能有效时，静态写驱动器的输出直接驱动位线。与传统的静态随机存储器相比，本发明在写操作时，不需要对位线进行预充电操作。当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，因此位线不发生反转，从而节省功耗。在写数据的翻转概率为二分之一的情况，本发明与传统的设计相比，写位线翻转功耗降低50%。

Description

一种采用静态写技术减小写功耗的静态随机存储器
【技术领域】
本发明涉及静态随机存储器设计领域，特别涉及一种采用静态写技术减小写功耗的静态随机存储器。
【背景技术】
根据国际半导体技术蓝图(ITRS)预测，静态随机存储器的面积将越来越大，到2014年，将占到整个片上系统(SOC)面积的94％以上。因此，静态随机存储器的功耗，将直接影响到整个SOC的功耗。
请参阅图1所示，图1为典型静态随机存储器写数据通路原理图。该典型数据通路包括位线预充电与均衡电路，存储单元和写驱动器。
位线预充电与均衡电路由PMOS晶体管101～103构成。存储单元由一对交叉耦合的反相器105、107以及NMOS传输管104,106构成。写驱动器由NMOS管108、109，反相器110～112组成。
在静态随机存储器的写操作开始之前，必须对位线115(BL)和位线反118(BLB)进行预充电操作，使其达到位线预充电电平(本原理图中为VDD)。位线预充电操作时，字线114(WL)关闭，存储单元处于保持模式。
在静态随机存储器的写操作时，输入数据122通过反向器110～112将数据和数据的反分别传输到写位线120与写位线反121上。写使能119(WE)有效，NMOS晶体管108-109打开，将写位线120与写位线反121分别与位线115与118相连。写位线120与写位线反121中为低电平的一端将与之相连的位线由预充电电平VDD放电至低电平。字线114(WL)有效，NMOS传输管104,106打开，将存储节点116,117分别与位线115，位线反118相连。如果存储节点116，117的电平分别与位线115和位线反118的电平相同，则存储节点116,117的电平不改变。反之，位线115和位线反118将改写存储节点116,117的电平。
由于每一次写操作都要先将位线115和位线反118中为低电平的一端预充电至VDD，再将位线115和位线反118中的一端放电至0。假设位线上的负载电容为CBL，每一次写操作时位线上的平均翻转能量为CBLVDD2，且与写数据翻转的概率无关。在写数据出现连续的“0”或“1”时，即当位线115和位线反118上保持的值与写位线120与写位线反121的值相同时，预充电操作和放电操作意味着额外的能量损耗。因此，设计一种在此种情况下，采用某种技术以降低写功耗的静态随机存储器是很有意义的。
【发明内容】
本发明的目的在于提出一种采用静态写技术减小写功耗的静态随机存储器，该存储器在写操作时，不需要对位线进行预充电操作，以降低存储器不必要的能量损耗。
为了实现上述目的，本发明采用如下技术方案：
一种采用静态写技术减小写功耗的静态随机存储器，包括译码器、存储阵列、控制电路与预译码器、位线预充电信号产生电路、位线预充电与均衡电路和静态写驱动器；
译码器通过多条字线连接存储阵列，译码器还通过多条预译码器输出连接控制电路与预译码器；
存储阵列通过多条位线连接位线预充电与均衡电路和静态写驱动器；
控制电路与预译码器还通过本地时钟和写使能连接预充电信号产生电路；控制电路与预译码器还通过写驱动器使能连接静态写驱动器；
位线预充电与均衡电路通过位线预充电信号连接预充电信号产生电路。
本发明进一步的改进在于：位线预充电信号产生电路在外部时钟的上升沿检测写使能是否有效，如果写使能有效，则位线预充电信号无效；否则，位线预充电信号有效。
本发明进一步的改进在于：如果写使能有效，静态写驱动器将写入数据直接连接到位线上；根据译码器的字线译码结果，位线上数据被写入存储阵列中相应的存储单元。
本发明进一步的改进在于：在写操作时，如果写入数据与位线上保持的值相等，则位线不发生翻转；如果写入数据与位线上保持的值相反，则位线发生翻转。
本发明进一步的改进在于：静态写驱动器包括反相器、第一三态反相器和第二三态反相器；反相器的输入端和第二三态反相器的输入端连接写入数据；反相器的输出端连接第一三态反相器的输入端，第一三态反相器的输出端连接位线，第二三态反相器的输出端连接位线反；第一三态反相器的使能端和第二三态反相器的使能端连接写使能；当写使能有效时，写入数据和写数据反分别经过第二三态反相器和第一三态反相器驱动位线反和位线；当写使能无效时，位线和位线反浮空。
本发明进一步的改进在于：位线预充电信号产生电路由反相器链和三输入与非门构成；反相器链由奇数个依次连接的反相器构成；本地时钟连接反相器链的输入端和三输入与非门的第二输入端，写使能经过反相器反相后连接三输入与非门的第一输入端，三输入与非门的第三输入端连接反相器链的输出端；三输入与非门的输出端输出位线预充电信号；当写使能有效时，位线预充电信号无效；当写使能无效时，位线预充电信号有效。
本发明进一步的改进在于：静态写驱动器的由反相器和三态门组成，当写使能有效时，静态写驱动器的输出直接驱动位线。
相对于现有技术，本发明具有以下优点：当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，因此位线不发生反转，从而节省功耗。在写数据的翻转概率为二分之一的情况，本发明与传统的设计相比，写位线翻转功耗降低50％。
【附图说明】
图1为典型的静态随机存储器写数据通路原理图。
图2为根据本发明实施的一个静态随机存储器的示意图。
图3为静态写驱动器的原理图。
图4为位线预充电信号产生电路原理图。
【具体实施方式】
下面结合附图对本发明的实施方式做进一步描述。
如图2所示，图2为根据本发明实施的一种采用静态写技术减小写功耗的静态随机存储器实例。该静态随机存储器包括译码器201、存储阵列202、控制电路与预译码器204、位线预充电信号产生电路205、位线预充电与均衡电路206和静态写驱动器207。
译码器201通过多条字线(WL)208连接存储阵列202，译码器201还通过多条预译码器输出线(PRE_DEC)210连接控制电路与预译码器204；
存储阵列202还通过多条位线(BL)209连接位线预充电与均衡电路206和静态写驱动器207；
控制电路与预译码器204通过本地时钟(LCLK)213和写使能(WE)212连接预充电信号产生电路205；控制电路与预译码器204还通过写使能(WE)212连接灵敏放大器与静态写驱动器207；
位线预充电与均衡电路206通过位线预充电信号(PRE_N)连接预充电信号产生电路；
本发明一种采用静态写技术减小写功耗的静态随机存储器的具体工作原理如下:
在外部时钟214(CLK)的上升沿，控制电路与译码器204产生写使能212(WE)和本地时钟213(LCLK)。在本地时钟213(LCLK)的上升沿，位线预充电信号产生电路205检测写使能212(WE)，如果写使能212(WE)无效，位线预充电信号211(PRE_N)有效(低电平有效)；否则，位线预充电信号211(PRE_N)无效。如果写使能212(WE)有效，静态写驱动器207将写入数据215(D)直接连接到位线209(BL)上。根据译码器201的字线208(WL)译码结果，位线209(BL)上数据被写入存储阵列中202中相应的存储单元。
在写操作时，如果写入数据215(D)与位线209(BL)上保持的值相等，则位线209(BL)不发生翻转，翻转能量为0；如果写入数据215(D)与位线209(BL)上保持的值相反，则位线209(BL)发生翻转，翻转能量为CBLVDD2。如果写入数据215(D)与位线209(BL)上保持的值相等的概率为50％，则写操作时，位线的翻转能量的平均值为0.5CBLVDD2。
请参阅图3，图3为静态写驱动器的设计原理。静态写驱动器207包括反相器303、第一三态反相器301和第二三态反相器302。反相器303的输入端和第二三态反相器302的输入端连接写入数据(D)；反相器303的输出端连接第一三态反相器301的输入端，第一三态反相器301的输出端连接位线BL，第二三态反相器302的输出端连接位线反BLB；第一三态反相器301的使能端和第二三态反相器302的使能端连接写使能212(WE)。当写使能212(WE)有效时(WE＝1)，写入数据(D)和写数据反307(DB)分别经过第二三态反相器302和第一三态反相器301驱动位线反(BLB)和位线(BL)。当写使能212无效时(WE＝0)，位线(BL)和位线反(BLB)浮空。
请参阅图4，图4为位线预充电信号产生电路设计原理图。位线预充电信号产生电路205由反相器链404和三输入与非门405构成。反相器链404由奇数个依次连接的反相器401～403构成。本地时钟LCLK连接反相器链404的输入端和三输入与非门405的第二输入端，写使能(WE)212经过反相器406反相后连接三输入与非门405的第一输入端，三输入与非门405的第三输入端连接反相器链404的输出端；三输入与非门405的输出端输出位线预充电信号211(PRE_N)。当写使能有效时(WE＝1)，此时为写操作，位线预充电信号(PRE_N)无效(低电平有效)；当写使能无效时(WE＝0)，此时为读操作，位线预充电信号(PRE_N)有效；其脉冲宽度由反相链404的延时决定。

Claims (5)

1.一种采用静态写技术减小写功耗的静态随机存储器，其特征在于，包括译码器、存储阵列、控制电路与预译码器、位线预充电信号产生电路、位线预充电与均衡电路和静态写驱动器；
译码器通过多条字线(WL)连接存储阵列，译码器还通过多条预译码器输出(PRE_DEC)连接控制电路与预译码器；
存储阵列通过多条位线(BL)连接位线预充电与均衡电路和静态写驱动器；
控制电路与预译码器还通过本地时钟(LCLK)和写使能(WE)连接预充电信号产生电路；控制电路与预译码器还通过写使能(WE)连接静态写驱动器；
位线预充电与均衡电路通过位线预充电信号(PRE_N)连接预充电信号产生电路；
在写操作时，如果写入数据(D)与位线(BL)上保持的值相等，则位线(BL)不发生翻转；如果写入数据(D)与位线(BL)上保持的值相反，则位线(BL)发生翻转。
2.根据权利要求1所述的一种采用静态写技术减小写功耗的静态随机存储器，其特征在于，位线预充电信号产生电路在外部时钟的上升沿检测写使能(WE)是否有效，如果写使能有效，则位线预充电信号(PRE_N)无效；否则，位线预充电信号(PRE_N)有效。
3.根据权利要求1所述的一种采用静态写技术减小写功耗的静态随机存储器，其特征在于，如果写使能(WE)有效，静态写驱动器将写入数据(D)直接连接到位线(BL)上；根据译码器的字线(WL)译码结果，位线(BL)上数据被写入存储阵列中相应的存储单元。
4.根据权利要求1所述的一种采用静态写技术减小写功耗的静态随机存储器，其特征在于，静态写驱动器包括反相器(303)、第一三态反相器(301)和第二三态反相器(302)；反相器(303)的输入端和第二三态反相器(302)的输入端连接写入数据(D)；反相器(303)的输出端连接第一三态反相器(301)的输入端，第一三态反相器(301)的输出端连接位线(BL)，第二三态反相器(302)的输出端连接位线反(BLB)；第一三态反相器(301)的使能端和第二三态反相器(302)的使能端连接写使能(WE)；当写使能(WE)有效时，写入数据(D)和写数据反(DB)分别经过第二三态反相器(302)和第一三态反相器(301)驱动位线反(BLB)和位线(BL)；当写使能(WE)无效时，位线(BL)和位线反(BLB)浮空。
5.根据权利要求1所述的一种采用静态写技术减小写功耗的静态随机存储器，其特征在于，位线预充电信号产生电路由反相器链(404)和三输入与非门(405)构成；反相器链(404)由奇数个依次连接的反相器构成；本地时钟(LCLK)连接反相器链(404)的输入端和三输入与非门(405)的第二输入端，写使能(WE)经过反相器(406)反相后连接三输入与非门(405)的第一输入端，三输入与非门(405)的第三输入端连接反相器链(404)的输出端；三输入与非门(405)的输出端输出位线预充电信号(PRE_N)；当写使能(WE)有效时，位线预充电信号(PRE_N)无效；当写使能(WE)无效时，位线预充电信号(PRE_N)有效。
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