TW202312166A - 記憶體寫入方法和電路 - Google Patents

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Abstract

各種實現提供了用於將資料寫入記憶體位元單元的系統和方法。示例實現包括通過正溝道金屬氧化物半導體（PMOS）電晶體將位線和互補位線兩者耦接到電源（VDD）的寫入電路。通過在適用節點處使用PMOS電晶體而不是NMOS電晶體，這樣的實現可以避免VDD與位元線之間的電壓降，從而允許位元線在適當時達到基本全VDD電壓位準。此外，各種實現避免了跨NMOS電晶體共用電荷的動態節點，從而允許給定位線在適當時達到基本全VDD電壓位準。因此，一些實現可能比其他實現經歷更高水準的可寫入性和靜態雜訊容限。

Description

記憶體寫入方法和電路
本申請要求於2021年7月2日提交的美國專利申請No. 17/366,864的優先權和權益，其全部內容通過引用併入本文，如同在下文中出於所有適用目的而充分闡述的。
本申請總體上涉及記憶體寫入電路，並且更具體地涉及增強穩定性和可寫入性的記憶體寫入電路。
示例記憶體可以包括以行佈置的多個記憶體位元單元，其中給定行中的位元單元共用位元線。位元線可以由記憶體寫入電路驅動。隨著器件變得更小，靜態雜訊容限（NM）在一些寫入電路中受到關注。位元單元穩定性和可寫入性是兩個不同問題，但這兩者都可能因製程變化而劣化。記憶體穩定性感受NM的影響，並且可寫入性感受寫入容限的影響。穩定性和可寫入性可能會影響良率（yield）。
因此，在本領域中需要一種用於將資料寫入位元單元並且增加NM和可寫入性兩者的技術。
各種實現方式提供了用於將資料寫入記憶體位元單元的系統和方法。示例實現包括通過正溝道金屬氧化物半導體（PMOS）電晶體將位線和互補位線兩者耦接到電源（VDD）的寫入電路。通過在適用節點處使用PMOS電晶體而不是NMOS電晶體，這樣的實現可以避免VDD與位元線之間的電壓降，從而允許位元線在適當時達到全VDD電壓位準。此外，各種實現可以避免跨NMOS電晶體共用電荷的動態節點，從而允許給定位線在適當時達到全VDD電壓位準。因此，一些實現可能比其他實現經歷更高水準的可寫入性和靜態雜訊容限。
根據一種實現，一種靜態隨機存取記憶體（SRAM）寫入電路包括：第一NMOS電晶體，與第一PMOS電晶體串聯耦接，第一NMOS電晶體耦接到地，並且第一PMOS電晶體耦接到電源（VDD）；第二NMOS電晶體，與第二PMOS電晶體串聯耦接，第二NMOS電晶體耦接到地，並且第二PMOS電晶體耦接到VDD；第一位線，耦接到第一NMOS電晶體與第一PMOS電晶體之間的第一節點；第二位線，耦接到第二NMOS電晶體與第二PMOS電晶體之間的第二節點；第一邏輯電路，被配置為向第一NMOS電晶體的閘極提供第一控制訊號，第一邏輯電路具有第一輸入和第二輸入，該第一輸入被配置為接收從資料訊號中匯出的訊號，該第二輸入被配置為接收寫入致能訊號；以及第二邏輯電路，被配置為向第二NMOS電晶體的閘極提供第二控制訊號，第二邏輯電路具有被配置為接收從互補資料訊號中匯出的訊號的第三輸入和被配置為接收寫入致能訊號的第四輸入。
根據一種實現，一種操作半導體器件的方法包括：向記憶體單元寫入位元，包括：導通第一PMOS電晶體，其中第一PMOS電晶體與第一NMOS電晶體串聯耦接，其中導通第一PMOS電晶體將第一位線耦接到電源（VDD）的電壓位準；關斷第一NMOS電晶體，其中第一NMOS電晶體由第一邏輯電路向第一NMOS電晶體的閘極提供第一控制訊號來控制，第一邏輯電路具有第一輸入和第二輸入，該第一輸入被配置為接收從資料訊號中匯出的訊號，該第二輸入被配置為接收致能訊號，其中關斷第一NMOS電晶體將第一位線與地隔離；關斷與第二NMOS電晶體串聯耦接的第二PMOS電晶體，包括將第二位線與VDD隔離；以及導通第二NMOS電晶體，其中第二NMOS電晶體由第二邏輯電路向第二NMOS電晶體的閘極提供第二控制訊號來控制，第二邏輯電路具有被配置為接收從互補資料訊號中匯出的訊號的第三輸入和被配置為接收致能訊號的第四輸入，其中導通第二NMOS電晶體將第二位線耦接到地。
根據一種實現，一種裝置包括：記憶體陣列，具有以多個行佈置的多個記憶體單元；多個寫入驅動器電路，耦接到多個行，其中寫入驅動器電路中的第一寫入驅動器電路包括：第一位線和第二位線，耦接到行中的第一行；第一NMOS電晶體，與第一PMOS電晶體串聯耦接，第一NMOS電晶體耦接到地，並且第一PMOS電晶體耦接到電源（VDD），其中第一位線耦接到第一NMOS電晶體和第一PMOS電晶體兩者；第一邏輯電路，被配置為向第一NMOS電晶體的閘極提供第一控制訊號，第一邏輯電路具有第一輸入和第二輸入，該第一輸入被配置為接收從資料訊號中匯出的訊號該第二輸入被配置為接收致能訊號；第二NMOS電晶體，與第二PMOS電晶體串聯耦接，第二NMOS電晶體耦接到地，並且第二PMOS電晶體耦接到VDD，其中第二位線耦接到第二NMOS電晶體和第二PMOS電晶體兩者；以及第二邏輯電路，被配置為向第二NMOS電晶體的閘極提供第二控制訊號，第二邏輯電路具有被配置為接收從互補資料訊號中匯出的訊號的第三輸入和被配置為接收致能訊號的第四輸入。
根據一種實現，一種單晶片系統（SOC）包括：記憶體陣列，具有以多個行佈置的多個記憶體單元；多個寫入驅動器電路，耦接到多個行，其中寫入驅動器電路中的第一寫入驅動器電路包括：第一位線和第二位線，耦接到所述行中的第一行；第一NMOS電晶體，與第一PMOS電晶體串聯耦接，第一NMOS電晶體耦接到地，並且第一PMOS電晶體耦接到電源（VDD），其中第一位線耦接到第一NMOS電晶體和第一PMOS電晶體兩者；用於根據從資料訊號中匯出的訊號和致能訊號向第一NMOS電晶體的閘極提供第一控制訊號的構件；與第二PMOS電晶體串聯耦接的第二NMOS電晶體，第二NMOS電晶體耦接到地，並且第二PMOS電晶體耦接到VDD，其中第二位線耦接到第二NMOS電晶體和第二PMOS電晶體兩者；以及用於根據從互補資料訊號中匯出的訊號和致能訊號向第二NMOS電晶體的閘極提供第二控制訊號的構件。
示例寫入電路可以通過負溝道金屬氧化物半導體（NMOS）電晶體將位線耦接到電源（VDD）。在寫入操作期間，如果位線中的一者設置為數位0，則由於NMOS電晶體之上的電壓降，互補位元線不會完全處於數位1。這種現象可能會降低寫入容限。
在另一示例中，寫入電路可以用於執行寫入掩蔽操作。例如，寫入掩蔽操作可以包括防止將值寫入記憶體單元。在該示例中，寫入電路可以將數位1施加到位線和互補位線兩者。然而，主動將兩條位線驅動為高可能會對位元單元造成壓力並且降低位元單元的靜態雜訊容限（NM）。在其中電路受製程變化影響的場景中，製程變化加上有限的靜態雜訊容限可能會導致值發生翻轉的機率更高，從而可能導致良率降低。
執行掩蔽的另一種方式是允許位元線浮置，與上面討論的兩條位線都被驅動為高的場景相比，這可以增加NM。在該示例中，浮置包括將給定位線與VDD和地兩者隔離。然而，一些示例寫入電路可以包括耦接在位線與地之間的動態節點，這可以導致跨NMOS電晶體的電荷共用。例如，在其中通過第一NMOS電晶體將給定位線耦接到VDD並且通過第二NMOS電晶體將相同給定位線耦接到地的示例寫入電路中，可以通過關斷兩個NMOS電晶體來使位線浮置。然而，電晶體之間的節點可以充當動態節點，該動態節點可以具有一些電容。
在其中節點保持先前的接地電荷並且後續狀態包括將位元線置於數位1狀態的情況下，節點的先前電荷可能使位線被放電到地而不是保持在VDD。這種場景可能會導致錯誤的寫入極性進入位元單元。
本文中所提供的各種實現包括用於將資料寫入記憶體陣列內的記憶體單元的系統和方法。一個示例包括具有與第一正溝道金屬氧化物半導體（PMOS）電晶體串聯耦接的第一負溝道金屬氧化物半導體（NMOS）電晶體的靜態隨機存取記憶體（SRAM）寫入電路。在該示例中，第一NMOS電晶體可以耦接到地，並且第一PMOS電晶體可以耦接到電源（VDD）。第一位線可以耦接到第一NMOS電晶體與第一PMOS電晶體之間的節點，從而允許將第一位線被上拉到VDD的電壓位準或下拉到地電壓位準。
繼續該示例，SRAM寫入電路還可以包括與第二PMOS電晶體串聯耦接的第二NMOS電晶體。第二NMOS電晶體可以耦接到地，並且第二PMOS電晶體可以耦接到VDD。第二位線（例如，互補位線）可以耦接到第二NMOS電晶體與第二PMOS電晶體之間的節點。這可以允許將第二位線上拉到VDD的電壓位準或下拉到地電壓位準。因此，當向記憶體單元寫入位元時，第一位線可以被上拉並且第二位線可以被下拉（或反之亦然）。
第一NMOS電晶體和第二NMOS電晶體可以分別由第一邏輯電路和第二邏輯電路控制。第一示例邏輯電路包括反或閘或其他適當邏輯閘，該邏輯閘接收寫入致能訊號（例如，寫入多工訊號）和從資料訊號中匯出的訊號作為輸入。第二示例邏輯電路包括反或閘或其他適當邏輯閘，該邏輯閘接收寫入致能訊號和從互補資料訊號中匯出的訊號作為輸入。在一些實現中，從資料訊號中匯出的訊號和從互補資料訊號中匯出的訊號兩者也可以從掩蔽訊號中匯出。
在一些實現中，第一PMOS電晶體和第二PMOS電晶體可以由用於控制NMOS電晶體的訊號來控制。例如，在一個實現中，第一PMOS電晶體由用於控制第二NMOS電晶體的訊號控制，並且第二PMOS電晶體由用於控制第一NMOS電晶體的訊號控制。
在另一實現中，第一PMOS電晶體由從互補資料訊號中匯出的訊號控制，並且第二PMOS電晶體由從資料訊號中匯出的訊號控制。繼續這個示例實現方式，附加PMOS電晶體可以設置在第一PMOS電晶體和第二PMOS電晶體與VDD之間，這些附加PMOS電晶體由寫入多工訊號控制。
示例寫入掩蔽操作可以通過使兩條位線浮置來執行。這可以通過關斷第一PMOS電晶體和第二PMOS電晶體以及第一NMOS電晶體和第二NMOS電晶體來實現。在其中從資料和互補資料中匯出的訊號也從是寫入掩蔽訊號中匯出的實現方式中，當寫入掩蔽訊號處於其活動值時，數位1被施加到PMOS電晶體，並且數位0被施加到NMOS電晶體。除了寫入和掩蔽兩者之外，還可以通過施加寫入多工訊號以將位元線與地和VDD隔離來取消選擇一行記憶體單元。
各種實現還可以包括方法。示例方法可以包括通過導通第一PMOS電晶體以將第一位線耦接到VDD、關斷第一NMOS電晶體以將第一位線與地隔離、關斷第二PMOS電晶體以將第二位線與VDD隔離、以及導通第二NMOS電晶體以將第二位線耦接到地來向記憶體單元寫入位元。該動作使用互補位元線將資料位元施加到記憶體單元。另外，如上所述，其他動作可以包括根據掩蔽訊號的掩蔽操作和根據寫入多工訊號取消選擇記憶體單元。
各種實現可以包括優於其他系統的優點。一個優點包括使用PMOS電晶體而不是NMOS電晶體將每條位線耦接到VDD。換言之，各種實現可以避免通過NMOS電晶體將位線耦接到VDD。相反，使用NMOS電晶體將位線耦接到VDD的系統可能會遭受等於NMOS電晶體的閾值電壓Vt的電壓降（VDD減去Vt）。然而，本文中描述的使用PMOS電晶體的各種實現方式可以允許位元線在適當時達到全VDD電壓位準，這可以增加可寫入性。
一些實現的另一優點可以包括在執行掩蔽操作時增加的位元單元穩定性。具體地，本文中描述的各種實現使用邏輯電路來控制NMOS電晶體，並且這些邏輯電路接收從資料訊號（或互補資料訊號）中匯出的訊號和寫入掩蔽訊號作為輸入。結果，第一PMOS電晶體和第二PMOS電晶體以及第一NMOS電晶體和第二NMOS電晶體兩者可以同時關斷，從而允許第一位線和第二位線浮置。與在兩條位元線上施加數位1的其他系統相比，浮置掩蔽可以提高位元單元靜態雜訊容限，從而提供更大的位元單元穩定性和更大的靜態雜訊容限（NM）。
此外，本文中的各種實現方式可以避免或限制動態節點的使用，這將導致跨NMOS電晶體的電荷共用。因此，掩蔽操作之後的寫入操作可能具有降低的受到損害的（compromised）可寫入性的可能性。在某些情況下，可寫入性和NM的增加可以提高生產中的器件的良率。
一些實現以增加的控制信令複雜性為代價提供上述優點。例如，如上所述，一些實現包括使用PMOS電晶體耦接到VDD同時使用NMOS電晶體耦接到地。這種組合可以允許增加的可寫入性，但結果是，相同控制訊號不會被施加到PMOS和NMOS電晶體兩者以在所有不同電晶體處實現相同狀態，諸如全部關斷以使位元線浮置。如上所述，浮置位線可以實現更大的NM。在一些實現中，增加的複雜性中的一者是由於以下約束而導致的：即，控制信令電路系統（例如，邏輯電路系統410、411、510、511）使用靜態互補金屬氧化物半導體（CMOS）設計，使得各種電晶體的輸入是1或0，但不是未定義或浮置的。在任何情況下，本文中描述的各種實現方式提供了用於將資料寫入記憶體陣列內的記憶體單元的系統和方法，同時使用下面更詳細描述的結構特徵和複雜控制信令來維持相對較高的NM和可寫入性水準。
現在將在靜態隨機存取記憶體（SRAM）的上下文中呈現記憶體的各個方面。SRAM是一種易失性記憶體，其需要電源來保留資料。然而，如本領域通常知識者將容易理解的，這些方面可以擴展到其他記憶體和/或電路配置。其他記憶體的示例包括隨機存取記憶體（RAM）、動態RAM（DRAM）、同步動態RAM（SDRAM）、雙倍數據速率RAM（DDRAM）、唯讀記憶體（ROM）、可程式設計ROM（PROM）、可擦除PROM（EPROM）、電可擦除PROM（EEPROM）、處理器上的通用暫存器、處理器快取記憶體、快閃記憶體、或任何其他合適的記憶體。因此，對SRAM的所有引用僅旨在說明記憶體的示例性方面，並且應當理解，這些方面可以擴展到廣泛的應用。
圖1是示出根據一種實現的處理系統100的示例的概念方塊圖。處理系統100包括處理器102和記憶體104。處理器102可以是微處理器、微控制器、數位訊號處理器（DSP）、實現處理器的可程式設計邏輯、或其他處理電路系統。記憶體104可以是多組記憶體，諸如靜態隨機存取記憶體（SRAM），或者是能夠檢索和儲存資訊的任何其他多組組件。如關於圖2和圖3更詳細解釋的，記憶體104可以包括寫入驅動器電路，該寫入驅動器電路被配置為允許位元線在掩蔽操作期間浮置以及在寫入操作期間將位線耦接到與VDD相關聯的電壓位準。
圖1所示的處理器102連接到記憶體104。處理器102與記憶體104之間的連接可以包括位址匯流排106、寫入資料匯流排108、讀取資料匯流排110和控制匯流排112。寫入資料匯流排108可以用於將資料從處理器102寫入記憶體104。控制匯流排112可以包括用於控制資料從處理器102到記憶體104的寫入的訊號。讀取資料匯流排110可以用於將資料從記憶體104讀取到處理器102。控制匯流排112可以包括用於控制資料從記憶體104到處理器102的讀取的訊號。例如，控制匯流排112可以包括諸如讀取訊號和寫入訊號等訊號。讀取訊號可以是單個訊號線，例如單個位元，其指示記憶體何時被處理器102讀取。寫入訊號可以是單個訊號線，其指示記憶體何時被處理器102寫入。在一些示例中，控制匯流排112還可以包括位元組致能訊號。位元組致能訊號可以是指示資料大小的一組訊號線，例如，8、16、32、64位元組等。然而，在一些示例中，資料大小可以是固定的，例如，8、16、32、64位元組等。因此，位元組致能訊號在控制匯流排112上可以是可選的。
控制匯流排112可以包括讀取訊號和寫入訊號。讀取訊號和寫入訊號可以用於在記憶體104內分別生成讀取致能和寫入致能，如將關於圖3更詳細討論的。
位址匯流排106可以用於指示處理器正在讀取或寫入記憶體104內的哪個位置。例如，如果處理器102希望讀取記憶體104中的記憶體位置，則處理器102可以在位址匯流排106上輸出該記憶體位置的位址。另外，處理器102可以將讀取訊號（其可以是控制匯流排112的一部分）驅動為活動的。然後記憶體104可以在讀取資料匯流排110上輸出由位址匯流排106指示的記憶體位置中的資料。類似地，如果處理器102正在向記憶體104中的記憶體位置寫入，則處理器102可以在位址匯流排106上輸出要寫入的記憶體位置的位址。另外，處理器102可以將寫入訊號（其可以是控制匯流排112的一部分）驅動到活動狀態。處理器102可以用要寫入記憶體104的資料來驅動寫入資料匯流排108。
寫入資料匯流排108和讀取資料匯流排110在圖1中被示出為單獨的匯流排。然而，在其他示例中，可以使用單個雙向資料匯流排將資料從處理器102寫入記憶體104並且將資料從記憶體104讀取到處理器102。使用單個雙向資料匯流排的系統可以用於將資料從處理器102寫入記憶體104和將資料從記憶體104讀取到處理器102。它可以包括用於允許單個雙向資料匯流排的使用的各種控制訊號，諸如讀取/寫入訊號和資料有效訊號。讀取/寫入訊號可以指示何時正在讀取或寫入資料。資料有效訊號可以指示雙向資料匯流排上的資料是否為有效資料。當然，實現的範圍不限於圖1所示的範圍。例如，在包括處理器快取記憶體的實現中，處理器102與記憶體104之間的連接可以與圖1所示的連接不同。但是，本文中討論的概念可以應用於任何適當的實現。
圖2是記憶體104的示例性實現的功能方塊圖。儲存體可以是靜態隨機存取記憶體（SRAM）。記憶體104可以包括記憶體陣列218，記憶體陣列218具有用於解碼位址並且執行讀取和寫入操作的支援電路系統。記憶體陣列218可以包括用於儲存資料的記憶體單元214。例如，記憶體單元214可以是儲存資料位元的位元單元。
記憶體單元214可以被佈置以共用水平列和垂直行中的連接。具體地，記憶體單元214的每個水平列可以共用字線WL，並且記憶體單元214的每個垂直行可以共用一對位線（例如，BL-1 222和BLB-1 224）。記憶體陣列218的大小（即，單元的數目）可以根據多種因素而變化，包括特定應用、速度要求、晶粒佈局約束和測試要求、以及強加於系統的整體設計約束。記憶體陣列218可以包含數千或數百萬個記憶體單元，並且實現的範圍不限於陣列218中的任何特定數目的記憶體單元。
在圖2所示的記憶體104的示例性實現中，記憶體陣列218可以包括以2 n個水平列和2 m(x)個垂直行佈置的(2 n·2 m(x))個記憶體單元214，其中2 m是每一列的字數並且x是每字的位數。週邊設備（未示出）可以使用通過控制器202分別提供給列解碼器204和行解碼器206的（n+m）位寬位址來隨機存取記憶體陣列218中的任何字（即，x個單元）。如稍後將更詳細描述的，控制器202可以負責記憶體讀取和寫入操作。例如，控制器可以為記憶體中的讀取和寫入操作提供時序。來自控制器202的輸出可以包括提供給列解碼器204的輸入的n位位址和提供給行解碼器206的輸入的m位位址。行解碼器206提供2 m個輸出(WM(1)-WM(2 m))，其中為每個不同位址輸入組合斷言輸出中的一個不同輸出。訊號wm在本文中也可以稱為寫入多工訊號。
輸出被提供給寫入驅動器210，寫入驅動器210包括多工功能。例如，寫入驅動器210可以包括x個多工器。對於寫入記憶體存取，每個多工器是2 m:1多工器，該多工器基於來自行解碼器206的輸出在2 m個位線對之間切換x個輸入中的每一個輸入。作為示例，每一列儲存四（4）個128位字的記憶體陣列可以使用128個4:1多工器。
圖4-圖6所示的各種實現包括單獨的寫入驅動器電路，諸如可以被包括在寫入驅動器210中。如關於圖4-圖6更詳細解釋的，個體寫入驅動器電路的架構可以被設計為增加靜態雜訊容限（NM）和可寫入性。
當來自控制器202的WRITE ENABLE訊號被斷言時，寫入驅動器210將從週邊設備（未示出）接收的寫入資料輸出到x對位元線BL和BLB，其中x個多工器中的每個多工器驅動一對位線（例如，BL-1和BLB-1）。列解碼器204將n位位址轉換為2 n個字線輸出。由列解碼器204為每個不同n位列位址斷言不同字線WL。結果，具有斷言字線WL的水平列中的2 m(x)個記憶體單元214中的每個記憶體單元通過每個記憶體單元214存取電晶體連接到2 m(x)個位線中的一對位線（例如，BL-1和BLB-1），這將在下面參考圖3更詳細地描述。寫入資料通過x個多工器210被驅動到所選擇的位線對（例如，BL-1和BLB-1）上並且利用斷言字線WL被寫入記憶體單元。
對於讀取記憶體存取，列解碼器204將n位位址轉換為2 n個讀取字線中的一者。由列解碼器204為每個不同n位列位址選擇不同讀取字線WL。結果，具有所選擇的讀取字線WL的水平列中的2 m(x)個記憶體單元中的每個通過其存取電晶體連接到2 m(x)個讀取位線BL中的一個讀取位線，這將在下面參考圖3更詳細地描述。2 m(x)個讀取位線BL用於將2 m(x)個記憶體單元儲存的位元傳輸到x個多工器（包括在寫入驅動器210中），其中每個多工器從在讀取位線BL上傳輸到該多工器的輸入的2 m位中選擇一位。來自x個多工器的所選擇的輸出被提供給感測放大器212以在讀取資料匯流排110上輸出。因此，感測放大器（諸如記憶體104中的感測放大器212）可以提供用於當第一讀取致能處於活動狀態時作為第一位的函數生成第一資料輸出位元的構件。在由控制器202生成的READ ENABLE訊號被斷言之後，為感測放大器212準備好所選擇的位。來自控制器202的READ ENABLE可以用於生成READ CLOCK。另外，控制器202可以分別為列解碼器和行解碼器生成n和m個訊號。在位線BL和字線WL被選擇之後，例如，基於n和m個訊號，並且在READ CLOCK被生成之後，從多工器進入感測放大器212的資料（DATA IN）可以是可用的。通常，當從位線BL和字線WL以及讀取時鐘被選擇時和當從多工器進入感測放大器212的資料（DATA IN）可用時可能存在延遲，因為存取記憶體並且傳播通過多工器208可能需要時間。
如前所述，控制器202通過為記憶體週期中的讀取和寫入操作提供時序來負責記憶體操作。記憶體週期可以由輸入到控制器202的系統時鐘來定義。讀取操作和寫入操作的時序是從內部READ和WRITE CLOCK中匯出的，該內部READ和WRITE CLOCK用於分別將來自週邊設備的READ和WRITE ADDRESS輸入多工到位址解碼器（即，列解碼器204和行解碼器206）。READ時鐘由READ ENABLE設置並且由READ CLOCK RESET重置。類似地，一旦讀取操作完成，WRITE CLOCK由WRITE ENABLE設置，並且WRITE CLOCK由WRITE CLOCK RESET重置。READ和WRITE ENABLE可以從週邊設備輸入到控制器202並且由週邊設備控制。READ CLOCK和WRITE CLOCK RESET可以由記憶體陣列218中的跟蹤電路生成並且輸入到控制器202。READ ENABLE可以用於生成READ CLOCK。WRITE ENABLE可以用於生成WRITE CLOCK。READ CLOCK可以由時序發生器220生成。時序發生器220可以被配置為控制READ CLOCK的時序，使得當（多個）DATA IN訊號有效時感測放大器212是活動的。類似地，時序發生器220可以被配置為控制WRITE CLOCK的時序，使得當（多個）DWRITE DATA訊號有效時寫入驅動器210是活動的。
在一個示例中，寫入驅動器210可以被配置為在寫入操作期間驅動位線（BL/BLB）向記憶體單元寫入位元、或者在寫入操作期間使位線浮置以掩蔽位。
在所描述的示例性實現中，跟蹤電路可以在記憶體陣列中包括一行虛設單元，例如，虛設單元216。諸如虛設單元216等虛設單元可以用於確定來自諸如記憶體單元214等記憶體單元的資料何時有效。每個虛設單元216被配置為類比一列中的正常記憶體單元214的操作。每個虛設單元216與其記憶體單元214的列連接到相同WL。（因此，每一列可以存在虛設單元，使得可以基於該列的虛設單元（例如，虛設單元216）監測每一列。）時序發生器220可以用於監測來自連接到斷言WL的虛設單元216的虛設位元線（BL）。具體地，時序發生器閾值檢測虛設BL以在讀取和/或寫入操作期間跟蹤所選擇記憶體單元214的存取時間。
作為示例，在讀取操作期間，時序發生器220監測虛設BL並且可以在虛設單元216中儲存的已知位元出現在虛設BL上時重置READ CLOCK。例如，時序發生器220可以監測虛設BL以確定虛設BL何時從一個邏輯狀態改變到另一邏輯狀態。邏輯狀態的改變可以指示對應記憶體單元位元線上的資料是有效的。類似地，在寫入操作期間，時序發生器220監測虛設BL並且在由寫入驅動器210寫入虛設單元的已知位元出現在虛設BL上時重置WRITE CLOCK。例如，時序發生器220可以監測虛設BL以確定虛設BL何時從一個邏輯狀態改變到另一邏輯狀態。邏輯狀態的改變可以指示對應記憶體單元位元線上的資料是有效的。每個記憶體單元214被配置為儲存一位元資料（例如，邏輯位準「1」或邏輯位準「0」）。
圖3是儲存體的圖2的記憶體單元214的示例性實現的示意圖。圖3所示的記憶體單元214是六電晶體（6T）配置。然而，可以理解，任何適當的架構可以與記憶體單元214一起使用，諸如四電晶體（4T）配置、八電晶體（8T）配置、十電晶體（10T）配置等。
記憶體單元214被示出為具有兩個反相器302、304。第一反相器302包括正溝道金屬氧化物半導體場效應（PMOS）306和負溝道金屬氧化物半導體場效應（NMOS）308。第二反相器304包括PMOS電晶體310和NMOS電晶體312。在所描述的實現方式中，反相器302和304由VDD供電並且具有返回電源軌VSS（例如，地）。第一反相器302和第二反相器304互連以形成交叉耦接鎖存器。第一NMOS存取電晶體314將輸出節點316從第一反相器302耦接到位線BL，並且第二NMOS電晶體318將輸出節點320從第二反相器304耦接到位線BLB（其值與位線BL是相反的或是其倒數）。NMOS存取電晶體314、318的閘極耦接到字線WL。
寫入操作可以通過將位線BL和BLB設置為要寫入記憶體單元214的值並且斷言字線WL來執行。字線WL可以在要寫入的值（例如，寫入資料）被提供給位元線BL和BLB之前被斷言。例如，通過將位元線BL設置為邏輯位準「0」並且將位元線BLB設置為邏輯位準「1」，可以將高值（例如，邏輯位準「1」）寫入記憶體單元214。位元線BL處的邏輯位準「0」通過第一NMOS電晶體314被施加到第二反相器304，這進而迫使第二反相器304的輸出節點320為VDD。第二反相器304的輸出節點320被施加到第一反相器302的輸入，這轉而迫使第一反相器302的輸出節點316為VSS。通過反轉位線BL和BLB的值，可以將邏輯位準「0」寫入記憶體單元214。寫入驅動器210可以被設計為比記憶體單元214中的上拉電晶體（PMOS電晶體306和PMOS電晶體310）更強，使得寫入驅動器210可以覆蓋（override）交叉耦接的反相器302、304的先前狀態。
一旦寫入操作完成，字線被解除斷言，從而導致NMOS存取電晶體314和318將位線BL和BLB從兩個反相器302、304斷開連接。兩個反相器302、304之間的交叉耦接維持反相器輸出的狀態，只要電源被施加到記憶體單元214。
記憶體單元214根據儲存在輸出節點316和320處的資料值儲存資料。如果記憶體單元214儲存邏輯高（即，「1」），則輸出節點316處於邏輯高並且輸出節點320處於邏輯低（即，「0」）。如果記憶體單元214儲存邏輯低，則輸出節點316處於邏輯低並且輸出節點320處於邏輯高。在讀取操作期間，差分位線BL-1和BLB-1可以被預充電電路預充電。然後字線WL被斷言，從而導通NMOS電晶體314、318。預充電與斷言字線WL之間的時序可以由列解碼器204控制。
如果記憶體單元214儲存邏輯高，則位元線BL-1保持經由第一NMOS存取電晶體314被充電，並且互補位線BLB-1經由第二NMOS電晶體318被放電。如果記憶體單元214儲存邏輯低，則位元線BL-1經由第一NMOS電晶體314被放電，並且互補位線BLB-1保持經由第二NMOS電晶體318被充電。
圖4是根據一種實現的寫入驅動器電路400的圖示，寫入驅動器電路400可以在圖2的寫入驅動器210中實現以向記憶體單元214寫入。查看訊號dinb_latch和din_latch是彼此互補的資料訊號，並且它們是在資料登錄介面電路系統420處接收的。訊號wbt_n_latch是寫入掩蔽訊號。掩蔽可以是記憶體104的一個特徵，並且它允許一次將資料寫入多個記憶體單元，而留下一些單元未被寫入。訊號wclk是寫入時鐘，並且它可以在記憶體104內部生成。訊號wm_n是上面關於圖2描述的寫入多工訊號，其中它對應於「WM」，並且它允許選擇特定行的記憶體單元。在某些情況下，訊號wm_n也可以稱為寫入致能訊號。訊號gdin和gdinb是從資料訊號（din_latch和dinb_latch）和寫入掩蔽訊號（wbt_n_latch）中匯出的訊號。在該特定示例中，寫入多工訊號和寫入掩蔽訊號兩者為低有效的，但實現的範圍不限於此。
寫入驅動器電路400包括與第一正溝道金屬氧化物半導體（PMOS）電晶體402串聯耦接的第一負溝道金屬氧化物半導體（NMOS）電晶體401。NMOS電晶體401耦接到地，並且PMOS電晶體402耦接到電源（VDD）。第二NMOS電晶體403與第二PMOS電晶體404串聯耦接。NMOS電晶體403耦接到地，並且PMOS電晶體404耦接到VDD。
寫入驅動器電路400還包括耦接到NMOS電晶體401與PMOS電晶體402之間的第一節點的第一位線（BL）。互補位線BLB耦接到NMOS電晶體403與PMOS電晶體404之間的第二節點。
邏輯部分410被配置為向NMOS電晶體401的閘極提供第一控制訊號（GD）。邏輯部分410在該示例中具有兩個輸入，其中第一輸入接收從資料訊號（dinb_latch）中匯出的訊號（gdin）並且第二輸入接收寫入多工訊號（wm_n）。邏輯部分411類似地操作。具體地，邏輯部分411向NMOS電晶體403的閘極提供第二控制訊號（GDB）。邏輯部分411具有兩個輸入——一個輸入接收從互補資料訊號（din_latch）中匯出的訊號（gdinb），並且另一輸入接收寫入多工訊號（wm_n）。
邏輯部分410、411在圖4中被示出為框，並且它們可以由任何適當的邏輯電路來實現。例如，圖5（在下面更詳細地解釋）使用布林反或閘電路來實現邏輯部分410和411，儘管實現的範圍也可以包括其他適當的電路。此外，雖然訊號gdin和gdinb被描述為是從資料和互補資料訊號以及寫入多工訊號中匯出的，但是如圖4所示，它們也可以從寫入掩蔽訊號中匯出，因為資料訊號是用寫入掩蔽訊號通過資料登錄介面電路系統420處理的。
在掩蔽寫入期間，掩蔽訊號wbt_n_latch為零。這使dt和df變為1，這使gdin和gdinb兩者變為1。這在圖9的上部波形中示出。此外，此時，wm_n為0，因此GD和GDB兩者為0。由於電晶體401、403截止，位線BL、BLB與地隔離。類似地，電晶體402、404兩者也被關斷，使得位線BL、BLB與VDD隔離。換言之，在寫入掩蔽操作期間，位線BL、BLB兩者浮置。如上所述，與在寫入掩蔽操作期間將兩條位元線都置於數位1的其他系統相比，使位元線浮置可以提供更大的單元穩定性和靜態雜訊容限。
在示例記憶體寫入操作期間，掩蔽訊號是數位1，因此它不掩蔽資料登錄。關於資料登錄訊號din_latch、dinb_latch，一個為1，另一個為0。gdin和gdinb中的一個為1，另一個為0，但是為了舉例，gdinb為1，gdin為0。當寫入操作開始時，wm_n變為0。此時，GD為1，GDB為0。因此接收GD的電晶體401導通，並且接收GDB的電晶體403關斷。該操作在圖9的下部波形中示出。如上所述，GD為1，因此電晶體404導通，並且GDB為0，因此電晶體402關斷。這會下拉BL並且上拉BLB。在另一示例中，gdinb為0，gdin為1，這使GD為0，GDB為1，從而拉高BL並且拉低BLB。這種寫入操作提供了增強的可寫入性，因為BLB耦接到VDD的電壓位準並且BL接地。這與其中電晶體402/404是NMOS電晶體，使得BL/BLB將達到的最高電壓將是VDD減去Vt的系統形成對比。
還值得注意的是，邏輯部分410、411可以包括靜態互補金屬氧化物半導體（CMOS）電路。換言之，邏輯部分410、411具有為數位1或數位0的定義輸出，並且不呈現未定義或浮置狀態。因此，電晶體401、403由在數位1與數位0之間交替的訊號控制，並且至少在掩蔽和寫入期間避免未定義或浮置位準。結果，寫入驅動器電路400可以提供其中BL、BLB浮置的寫入掩蔽操作以及具有互補資料的寫入操作兩者。
圖5是根據一種實現方式的寫入驅動器電路500的圖示，寫入驅動器電路500可以在圖2的寫入驅動器210中實現以向記憶體單元214寫入。提供圖5以示出邏輯部分410、411的一種特定實現方式。圖5類似於圖4，儘管圖5將反或閘510、511分別示出為邏輯部分410、411。寫入驅動器電路500對於寫入操作和寫入掩蔽操作的操作與圖4的寫入驅動器電路400的操作相同（上面更詳細地描述的）。
首先看反或閘510，反或閘510具有串聯佈置在頂部的兩個PMOS電晶體551、552，並且具有並聯佈置在底部的兩個NMOS電晶體553、554。簡而言之，反或閘510將電晶體401的閘極耦接到地或VDD，具體取決於wm_n和gdin的值。表1是反或閘510的真值表：
表 1
wm_n gdin GD
0 0 1
0 1 0
1 0 0
1 1 0
類似地，反或閘511在底部具有並聯的兩個NMOS電晶體563、564。電晶體562耦接到「com」節點，使得反或閘511與反或閘510共用電晶體551。反或閘511將電晶體403的閘極耦接到地或VDD，取決於wm_n和gdinb的值。表2是反或閘511的真值表。
表 2
wm_n gdinb GDB
0 0 1
0 1 0
1 0 0
1 1 0
圖6是根據一種實現方式的寫入驅動器電路600的圖示，寫入驅動器電路600可以在圖2的寫入驅動器210中實現以向記憶體單元214寫入。寫入驅動器電路600類似於上面關於圖4和圖5討論的電路。然而，寫入驅動器電路600用總共四個電晶體602、604、607、608代替電晶體402、404。
電晶體602、604閘極耦接到寫入多工訊號wm_n，並且電晶體607、608閘極耦接到分別從資料和互補資料中匯出的訊號gdinb、gdin。否則，寫入驅動器電路600的操作與圖5的寫入驅動器電路500的操作相同。
寫入驅動器電路600的一個優點是，它使用四個電晶體602、604、607、608以便省略寫入驅動器電路400、500的反相器405、406。因此，寫入驅動器電路600實際上使用較少數目的電晶體，從而節省半導體晶片空間。然而，寫入驅動器電路600的潛在問題是，它包括在電晶體602、607之間以及在電晶體604、608之間的動態節點。如上所述，動態節點可能具有電荷共用問題，其中寫入操作在某些情況下遵循寫入掩蔽操作。儘管一些實現可能發現寫入驅動器電路600在包括寫入掩蔽操作的系統中使用是可接受的（而其他實現可能會發現它是不可接受的），但省略寫入掩蔽操作的其他實現可能會發現寫入驅動器電路600由於其更少數目的電晶體而是一個有利的選擇。
一些實現包括方法，諸如圖7的方法700。方法700是用於操作半導體器件的示例方法，諸如圖2和圖4-圖6中描述的寫入驅動器電路。儘管關於寫入驅動器電路描述示例動作，但是應當理解，寫入驅動器電路可以直接或間接地在諸如圖2的控制器202等其他邏輯的控制之下。
動作710-740針對資料寫入操作。在動作710，該方法包括導通第一PMOS電晶體，包括將第一位線耦接到電源的電壓位準。圖4和圖5中示出了一個示例，其中在寫入操作期間，PMOS電晶體402、404中的一個將導通，從而將其相應位線耦接到VDD。在圖6的示例中，PMOS電晶體607、608中的一個將在寫入操作期間導通。此外，在寫入操作期間，電晶體602、604兩者將被寫入多工訊號導通。
在動作720，由第一邏輯電路根據從資料訊號中匯出的訊號和致能訊號關斷第一NMOS電晶體。結果是，位線與地隔離。在其中PMOS電晶體402在動作710導通的示例中，NMOS電晶體401將關斷。類似地，在其中PMOS電晶體404導通的示例中，NMOS電晶體403將關斷。看一個示例，其中第一NMOS電晶體根據從資料訊號中匯出的訊號和致能訊號而關斷，圖4-圖6中示出了一個示例，其中電晶體401根據gdin和wm_n（寫入多工訊號，一種類型的致能訊號）而關斷。在另一示例中，電晶體403根據gdinb和wm_n而關斷。在這些示例中，關斷NMOS電晶體將對應位線與地隔離。
在動作730，該方法包括關斷與第二NMOS電晶體串聯耦接的第二PMOS電晶體。如上所述，在其中PMOS電晶體402導通的情況下，電晶體404將在寫入操作期間關斷，因為寫入驅動器電路400、600處理互補資料訊號（例如，資料和資料條）。類似地，在其中電晶體404導通的示例中，電晶體402將關斷。
動作710和730包括導通或關斷PMOS電晶體。動作710和730可以以任何適當的方式執行，諸如在圖4-圖6的示例中。在圖4和圖5的示例中，電晶體402、404使用訊號GD、GDB來導通和關斷，這些訊號由邏輯部分410、411基於從資料或互補資料中匯出的訊號和寫入多工訊號產生。在圖6的示例中，電晶體607、608根據從資料和互補資料中匯出的訊號而導通或關斷，並且電晶體602、604基於寫入多工訊號（一種類型的致能訊號）而導通或關斷。關斷特定PMOS電晶體將其對應位線與電源VDD隔離。
在動作740，該方法包括由第二邏輯電路根據從互補資料訊號中匯出的訊號和致能訊號導通第二NMOS電晶體。例如，該方法可以包括使用邏輯部分411導通NMOS電晶體403。或者，在PMOS電晶體404導通的情況下，動作740可以包括使用邏輯部分410關斷電晶體401。結果是，對應位線耦接到地。
作為動作710-740的結果，實現了兩個互補位元線狀態中的一個：1）BL處於數位1並且BLB處於數位0，或者2）BL處於數位0並且BLB處於數位1。在任何一種情況下，這些動作都會導致將位元值1或0儲存在記憶體單元中，其示例如圖3所示。
在動作750，寫入驅動器電路執行其中兩條位元線浮置的掩蔽操作。在圖4-圖6的示例中，當寫入掩蔽訊號wbt_n_latch的值為數位0時，可以執行寫入掩蔽操作。如上所述，寫入掩蔽訊號的特定值導致GD和GDB兩者的取值為數位0，這會關斷圖4-圖5的示例中的電晶體401-404和圖6的示例中的電晶體401、403、607、608。
在動作760，寫入驅動器電路取消選擇記憶體單元。如上所述，圖2的控制器202可以通過施加數位1作為寫入多工訊號wm_n來確定不選擇特定行的記憶體單元。相反，在針對該特定行的記憶體單元的寫入操作期間，寫入多工訊號的值在圖4-圖6的示例中將具有數位0的值。寫入多工訊號的數位1值在圖4-圖5的示例中將關斷電晶體401-404，並且在圖6的示例中將關斷電晶體401、403、602、604。這樣的動作會使位線BL、BLB兩者浮置，這保留了儲存在記憶體單元中的值。在這些示例中，寫入多工訊號的值為數位1，除非該特定行的記憶體單元正在被寫入。
實現的範圍不限於圖7所示的特定動作。相反，其他實現可以添加、省略、重新佈置或修改一個或多個動作。在一個示例中，動作750在器件測試期間執行，但在任務模式操作期間不執行。因此，任務模式操作可以包括動作710-740和760，但可以省略動作750。然而，在其他示例中，諸如器件的測試，動作750可以適當地在其他動作之前或之後執行。此外，在具有寫入操作的任務模式操作期間，動作710-740和760可以適當地盡可能頻繁地重複以將資料寫入記憶體單元組。此外，可以理解，動作710-760是針對單個寫入驅動器電路來描述的，儘管實現的範圍可以包括多個寫入驅動器電路，包括用於向其他記憶體單元寫入資料的相同或相似的動作。
本文中描述的各種實現可以適用於單晶片系統（SOC）。SOC的示例包括其中具有多個處理設備的半導體晶片，包括圖形處理單元（GPU）、中央處理單元（CPU）、數據機單元、相機單元等。在一些示例中，SOC可以被包括在晶片封裝內，安裝在印刷電路板上，並且設置在諸如智慧手機或平板電腦等可攜式設備內。然而，實現的範圍不限於在平板電腦或智慧手機內實現的晶片，因為其他應用也是可能的。
圖8是根據一種實現的示例SOC 800的圖示。在該示例中，SOC 800在半導體晶粒上實現，並且包括多個系統元件810-890。具體地，在該示例中，SOC 800包括CPU 810，CPU 810是一個多核通用處理器，該處理器具有四個處理器核心，即，核心0-核心3。當然，實現的範圍不限於任何特定數目的核心，因為其他實現可以包括CPU 810中的兩個核心、八個核心或任何其他適當數目的核心。SOC 800還包括其他系統元件，諸如第一數位訊號處理器（DSP）840、第二DSP 850、數據機830、GPU 820、視頻子系統860、無線區域網（WLAN）收發器870和視頻前端（VFE）子系統880。SOC 800還包括RAM記憶體單元890，RAM記憶體單元890可以作為元件810-880中的任何一個的系統RAM進行操作。
RAM記憶體單元890可以包括寫入驅動器電路，諸如上面關於圖2和圖4-圖6描述的寫入驅動器電路。RAM記憶體單元890可以以與上面關於圖1描述的相同或相似的方式從元件110-180中的任何一個接收資料和指令。此外，RAM記憶體單元890可以執行圖7的動作以執行寫入操作和寫入掩蔽操作。
正如本領域的一些通常知識者現在將理解的，並且取決於手頭的特定應用，可以在不脫離其範圍的情況下對本公開的設備的材料、設備、配置和使用方法進行很多修改、替換和變化。鑒於此，本公開的範圍不應當限於本文中示出和描述的特定實現的範圍，因為它們僅作為其中的一些示例，而是應當與所附申請專利範圍及其功能等價物的範圍完全相稱。
在以下編號的條款中描述了實現示例：
1. 一種靜態隨機存取記憶體（SRAM）寫入電路，包括： 第一NMOS電晶體，與第一PMOS電晶體串聯耦接，所述第一NMOS電晶體耦接到地，並且所述第一PMOS電晶體耦接到電源（VDD）； 第二NMOS電晶體，與第二PMOS電晶體串聯耦接，所述第二NMOS電晶體耦接到地，並且所述第二PMOS電晶體耦接到所述VDD； 第一位線，耦接到所述第一NMOS電晶體與所述第一PMOS電晶體之間的第一節點； 第二位線，耦接到所述第二NMOS電晶體與所述第二PMOS電晶體之間的第二節點； 第一邏輯電路，被配置為向所述第一NMOS電晶體的閘極提供第一控制訊號，所述第一邏輯電路具有第一輸入和第二輸入，所述第一輸入被配置為接收從資料訊號中匯出的訊號，所述第二輸入被配置為接收寫入致能訊號；以及 第二邏輯電路，被配置為向所述第二NMOS電晶體的閘極提供第二控制訊號，所述第二邏輯電路具有第三輸入和第四輸入，所述第三輸入被配置為接收從互補資料訊號中匯出的訊號，所述第四輸入被配置為接收所述寫入致能訊號。
2. 根據條款1所述的SRAM寫入電路，其中所述第一控制訊號通過第一反相邏輯電路被施加到所述第二PMOS電晶體，並且其中所述第二控制訊號通過第二反相邏輯電路被施加到所述第一PMOS電晶體。
3. 根據條款1所述的SRAM寫入電路，其中所述第一PMOS電晶體耦接到所述從所述互補資料訊號中匯出的訊號，並且其中所述第二PMOS電晶體耦接到從所述資料訊號中匯出的所述訊號。
4. 根據條款3所述的SRAM寫入電路，還包括： 第三PMOS電晶體，與所述第一PMOS電晶體串聯耦接；以及 第四PMOS電晶體，與所述第二PMOS電晶體串聯耦接，其中所述第三PMOS電晶體閘極耦接到所述寫入致能訊號，並且其中所述第四PMOS電晶體閘極耦接到所述寫入致能訊號。
5. 根據條款1至4所述的SRAM寫入電路，其中所述第一邏輯電路包括反或閘。
6. 根據條款1至5所述的SRAM寫入電路，其中所述第一邏輯電路和所述第二邏輯電路是靜態互補金屬氧化物半導體（CMOS）電路。
7. 根據條款1至6所述的SRAM寫入電路，其中從所述資料訊號中匯出的所述訊號進一步是從第三控制訊號中匯出的，並且其中所述從所述互補資料訊號中匯出的訊號進一步是從所述第三控制訊號中匯出的。
8. 根據條款7所述的SRAM寫入電路，其中所述第一邏輯電路和所述第二邏輯電路被配置為根據所述第三控制訊號使所述第一位線和所述第二位線浮置。
9. 根據條款1至8所述的SRAM寫入電路，其中當所述寫入致能訊號為高時，所述第一控制訊號和所述第二控制訊號是互補的；以及 當所述寫入致能訊號為低時，所述第一控制訊號和所述第二控制訊號兩者為低。
10. 根據條款1至9所述的SRAM寫入電路，其中所述寫入致能訊號是寫入多工訊號。
11. 一種操作半導體器件的方法，所述方法包括： 向記憶體單元寫入位元，包括： 導通第一PMOS電晶體，其中所述第一PMOS電晶體與第一NMOS電晶體串聯耦接，其中導通所述第一PMOS電晶體將第一位線耦接到電源（VDD）的電壓位準； 關斷所述第一NMOS電晶體，其中所述第一NMOS電晶體由第一邏輯電路向所述第一NMOS電晶體的閘極提供第一控制訊號來控制，所述第一邏輯電路具有被配置為接收從資料訊號中匯出的訊號的第一輸入和被配置為接收致能訊號的第二輸入，其中關斷所述第一NMOS電晶體將所述第一位線與地隔離； 關斷與第二NMOS電晶體串聯耦接的第二PMOS電晶體，包括將第二位線與VDD隔離；以及 導通第二NMOS電晶體，其中所述第二NMOS電晶體由第二邏輯電路向所述第二NMOS電晶體的閘極提供第二控制訊號來控制，所述第二邏輯電路具有第三輸入和第四輸入，所述第三輸入被配置為接收從互補資料訊號中匯出的訊號，所述第四輸入被配置為接收所述致能訊號，其中導通所述第二NMOS電晶體將所述第二位線耦接到地。
12. 根據條款11所述的方法，其中所述致能訊號包括寫入多工訊號。
13. 根據條款11至12所述的方法，還包括： 執行其中所述第一位線和所述第二位元線處於浮置電壓的掩蔽操作，包括： 回應於寫入掩蔽訊號，關斷所述第一PMOS電晶體、所述第二PMOS電晶體、所述第一NMOS電晶體和所述第二NMOS電晶體。
14. 根據條款11至13所述的方法，還包括： 根據所述致能訊號取消選擇所述記憶體單元，包括關斷所述第一NMOS電晶體、所述第二NMOS電晶體、與所述第一PMOS電晶體串聯耦接的第三PMOS電晶體、和與所述第二PMOS電晶體串聯耦接的第四PMOS電晶體。
15. 根據條款11至14所述的方法，其中導通所述第一PMOS電晶體包括通過反相邏輯電路將所述第二控制訊號施加到所述第一PMOS電晶體的閘極。
16. 根據條款11至15所述的方法，其中關斷所述第二PMOS電晶體包括通過反相邏輯電路將所述第一控制訊號施加到所述第二PMOS電晶體的閘極。
17. 根據條款11至16所述的方法，其中導通所述第一PMOS電晶體包括將所述從所述互補資料訊號中匯出的訊號施加到所述第一PMOS電晶體的閘極。
18. 根據條款11至17所述的方法，其中關斷所述第二PMOS電晶體包括將從所述資料訊號中匯出的所述訊號施加到所述第二PMOS電晶體的閘極。
19. 根據條款11至18所述的方法，其中從所述資料訊號中匯出的所述訊號進一步是從寫入掩蔽訊號中匯出的，並且其中所述從所述互補資料訊號中匯出的訊號進一步是從所述寫入掩蔽訊號中匯出的。
20. 一種裝置，包括： 記憶體陣列，具有以多個行佈置的多個記憶體單元；以及 多個寫入驅動器電路，耦接到所述多個行，其中所述寫入驅動器電路中的第一寫入驅動器電路包括： 第一位線和第二位線，耦接到所述行中的第一行； 第一NMOS電晶體，與第一PMOS電晶體串聯耦接，所述第一NMOS電晶體耦接到地，並且所述第一PMOS電晶體耦接到電源（VDD），其中所述第一位線耦接到所述第一NMOS電晶體和所述第一PMOS電晶體兩者； 第一邏輯電路，被配置為向所述第一NMOS電晶體的閘極提供第一控制訊號，所述第一邏輯電路具有第一輸入和第二輸入，所述第一輸入被配置為接收從資料訊號中匯出的訊號，所述第二輸入被配置為接收致能訊號； 第二NMOS電晶體，與第二PMOS電晶體串聯耦接，所述第二NMOS電晶體耦接到地，並且所述第二PMOS電晶體耦接到所述VDD，其中所述第二位線耦接到所述第二NMOS電晶體和所述第二PMOS電晶體兩者；以及 第二邏輯電路，被配置為向所述第二NMOS電晶體的閘極提供第二控制訊號，所述第二邏輯電路具有第三輸入和第四輸入，所述第三輸入被配置為接收從互補資料訊號中匯出的訊號，所述第四輸入被配置為接收所述致能訊號。
21. 根據條款20所述的裝置，還包括控制器和行解碼器，其中所述控制器被配置為使所述行解碼器生成所述致能訊號。
22. 根據條款21所述的裝置，其中所述致能訊號包括寫入多工訊號。
23. 根據條款20至22所述的裝置，其中所述第一控制訊號通過第一反相邏輯電路被施加到所述第二PMOS電晶體，並且其中所述第二控制訊號通過第二反相邏輯電路被施加到所述第一PMOS電晶體。
24. 根據條款20至22所述的裝置，其中所述第一PMOS電晶體耦接到所述從所述互補資料訊號中匯出的訊號，並且其中所述第二PMOS電晶體耦接到從所述資料訊號中匯出的所述訊號。
25. 根據條款24所述的裝置，還包括： 第三PMOS電晶體，與所述第一PMOS電晶體串聯耦接；以及 第四PMOS電晶體，與所述第二PMOS電晶體串聯耦接，其中所述第三PMOS電晶體閘極耦接到寫入多工訊號，並且其中所述第四PMOS電晶體閘極耦接到所述寫入多工訊號。
26. 一種單晶片系統（SOC），包括： 記憶體陣列，具有以多個行佈置的多個記憶體單元；以及 多個寫入驅動器電路，耦接到所述多個行，其中所述寫入驅動器電路中的第一寫入驅動器電路包括： 第一位線和第二位線，耦接到所述行中的第一行； 第一NMOS電晶體，與第一PMOS電晶體串聯耦接，所述第一NMOS電晶體耦接到地，並且所述第一PMOS電晶體耦接到電源（VDD），其中所述第一位線耦接到所述第一NMOS電晶體和所述第一PMOS電晶體兩者； 用於根據從資料訊號中匯出的訊號和致能訊號向所述第一NMOS電晶體的閘極提供第一控制訊號的構件； 第二NMOS電晶體，與第二PMOS電晶體串聯耦接，所述第二NMOS電晶體耦接到地，並且所述第二PMOS電晶體耦接到所述VDD，其中所述第二位線耦接到所述第二NMOS電晶體和所述第二PMOS電晶體兩者；以及 用於根據從互補資料訊號中匯出的訊號和所述致能訊號向所述第二NMOS電晶體的閘極提供第二控制訊號的構件。
27. 根據條款26所述的SOC，其中所述用於提供第一控制訊號的構件包括第一反或閘，並且其中所述用於提供第二控制訊號的構件包括第二反或閘。
28. 根據條款26至27所述的SOC，其中所述用於提供第一控制訊號的構件和所述用於提供第二控制訊號的構件包括靜態互補金屬氧化物半導體（CMOS）電路。
29. 根據條款26至28所述的SOC，其中所述從所述資料訊號中匯出的訊號進一步是從第三控制訊號中匯出的，並且其中所述從所述互補資料訊號中匯出的訊號進一步是從所述第三控制訊號中匯出的。
30. 根據條款29所述的SOC，其中所述用於提供第一控制訊號的構件和所述用於提供第二控制訊號的構件被配置為根據所述第三控制訊號使所述第一位線和所述第二位線浮置。
100:處理系統 102:處理器 104:記憶體 106:位址匯流排 108:寫入資料匯流排 110:讀取資料匯流排 112:控制匯流排 202:控制器 204:列解碼器 206:行解碼器 208:多工器 210:寫入驅動器 212:感測放大器 214:記憶體單元 216:記憶體單元 218:記憶體陣列 220:時序發生器 222:位線 224:位線 302:反相器 304:反相器 306:PMOS 308:NMOS 310:PMOS電晶體 312:NMOS電晶體 314:NMOS存取電晶體 316:輸出節點 318:NMOS存取電晶體 320:輸出節點 400:寫入驅動器電路 401:NMOS電晶體 402:PMOS電晶體 403:NMOS電晶體 404:PMOS電晶體 405:反相器 406:反相器 410:邏輯電路系統 411:邏輯電路系統 420:資料登錄介面電路系統 500:寫入驅動器電路 510:邏輯電路系統/反或閘 511:邏輯電路系統/反或閘 551:PMOS電晶體 552:PMOS電晶體 553:NMOS電晶體 554:NMOS電晶體 562:電晶體 563:NMOS電晶體 564:NMOS電晶體 600:寫入驅動器電路 602:電晶體 604:電晶體 607:電晶體 608:電晶體 700:方法 710,720,730,740,750,760:動作 800:SOC 810:CPU 820:GPU 830:數據機 840:數位訊號處理器（DSP） 850:第二DSP 860:視頻子系統 870:無線區域網（WLAN）收發器 880:視頻前端（VFE）子系統 890:RAM記憶體單元
圖1是示出根據一種實現的處理系統的示例的概念方塊圖。
圖2是根據一種實現的記憶體的示例性實現的功能方塊圖。
圖3是根據一種實現的儲存體的記憶體單元的示例性實現的示意圖。
圖4是根據一種實現的示例寫入驅動器電路的圖示，該寫入驅動器電路可以在圖2的寫入驅動器中實現。
圖5是根據一種實現的示例寫入驅動器電路的圖示。
圖6是根據一種實現的示例寫入驅動器電路的圖示。
圖7是根據一種實現的用於操作諸如寫入驅動器電路等半導體器件的示例方法的圖示。
圖8是根據一種實現的可以包括如圖2中的記憶體的示例性單晶片系統（SOC）的圖示。
圖9是示出根據一種實現的寫入掩蔽操作和寫入操作的兩個波形的圖示。
401:NMOS電晶體
402:PMOS電晶體
403:NMOS電晶體
404:PMOS電晶體
405:反相器
406:反相器
420:資料登錄介面電路系統
500:寫入驅動器電路
510:邏輯電路系統/反或閘
511:邏輯電路系統/反或閘
551:PMOS電晶體
552:PMOS電晶體
553:NMOS電晶體
554:NMOS電晶體
562:電晶體
563:NMOS電晶體
564:NMOS電晶體

Claims (30)

  1. 一種操作半導體器件的方法，所述方法包括： 向記憶體單元寫入位元，包括： 導通第一PMOS電晶體，其中所述第一PMOS電晶體與第一NMOS電晶體串聯耦接，其中導通所述第一PMOS電晶體將第一位線耦接到電源（VDD）的電壓位準； 關斷所述第一NMOS電晶體，其中所述第一NMOS電晶體由向所述第一NMOS電晶體的閘極提供第一控制訊號的第一邏輯電路控制，所述第一邏輯電路具有第一輸入和第二輸入，所述第一輸入被配置為接收從資料訊號中匯出的訊號，所述第二輸入被配置為接收致能訊號，其中關斷所述第一NMOS電晶體將所述第一位線與地隔離； 關斷與第二NMOS電晶體串聯耦接的第二PMOS電晶體，包括將第二位線與VDD隔離；以及 導通第二NMOS電晶體，其中所述第二NMOS電晶體由向所述第二NMOS電晶體的閘極提供第二控制訊號的第二邏輯電路控制，所述第二邏輯電路具有第三輸入和第四輸入，所述第三輸入被配置為接收從互補資料訊號中匯出的訊號，所述第四輸入被配置為接收所述致能訊號，其中導通所述第二NMOS電晶體將所述第二位線耦接到地。
  2. 根據請求項1所述的方法，其中所述致能訊號包括寫入多工訊號。
  3. 根據請求項1所述的方法，還包括： 執行其中所述第一位線和所述第二位元線處於浮置電壓的掩蔽操作，包括： 回應於寫入掩蔽訊號，關斷所述第一PMOS電晶體、所述第二PMOS電晶體、所述第一NMOS電晶體和所述第二NMOS電晶體。
  4. 根據請求項1所述的方法，還包括： 根據所述致能訊號取消選擇所述記憶體單元，包括關斷所述第一NMOS電晶體、所述第二NMOS電晶體、與所述第一PMOS電晶體串聯耦接的第三PMOS電晶體、和與所述第二PMOS電晶體串聯耦接的第四PMOS電晶體。
  5. 根據請求項1所述的方法，其中導通所述第一PMOS電晶體包括通過反相邏輯電路將所述第二控制訊號施加到所述第一PMOS電晶體的閘極。
  6. 根據請求項1所述的方法，其中關斷所述第二PMOS電晶體包括通過反相邏輯電路將所述第一控制訊號施加到所述第二PMOS電晶體的閘極。
  7. 根據請求項1所述的方法，其中導通所述第一PMOS電晶體包括將所述從所述互補資料訊號中匯出的訊號施加到所述第一PMOS電晶體的閘極。
  8. 根據請求項1所述的方法，其中關斷所述第二PMOS電晶體包括將所述從所述資料訊號中匯出的訊號施加到所述第二PMOS電晶體的閘極。
  9. 根據請求項1所述的方法，其中所述從所述資料訊號中匯出的訊號進一步是從寫入掩蔽訊號中匯出的，並且其中所述從所述互補資料訊號中匯出的訊號進一步是從所述寫入掩蔽訊號中匯出的。
  10. 一種靜態隨機存取記憶體（SRAM）寫入電路，包括： 第一NMOS電晶體，與第一PMOS電晶體串聯耦接，所述第一NMOS電晶體耦接到地，並且所述第一PMOS電晶體耦接到電源（VDD）； 第二NMOS電晶體，與第二PMOS電晶體串聯耦接，所述第二NMOS電晶體耦接到地，並且所述第二PMOS電晶體耦接到所述VDD； 第一位線，耦接到所述第一NMOS電晶體與所述第一PMOS電晶體之間的第一節點； 第二位線，耦接到所述第二NMOS電晶體與所述第二PMOS電晶體之間的第二節點； 第一邏輯電路，被配置為向所述第一NMOS電晶體的閘極提供第一控制訊號，所述第一邏輯電路具有第一輸入和第二輸入，所述第一輸入被配置為接收從資料訊號中匯出的訊號，所述第二輸入被配置為接收寫入致能訊號；以及 第二邏輯電路，被配置為向所述第二NMOS電晶體的閘極提供第二控制訊號，所述第二邏輯電路具有第三輸入和第四輸入，所述第三輸入被配置為接收從互補資料訊號中匯出的訊號，所述第四輸入被配置為接收所述寫入致能訊號。
  11. 根據請求項10所述的SRAM寫入電路，其中所述第一控制訊號通過第一反相邏輯電路被施加到所述第二PMOS電晶體，並且其中所述第二控制訊號通過第二反相邏輯電路被施加到所述第一PMOS電晶體。
  12. 根據請求項10所述的SRAM寫入電路，其中所述第一PMOS電晶體耦接到所述從所述互補資料訊號中匯出的訊號，並且其中所述第二PMOS電晶體耦接到所述從所述資料訊號中匯出的訊號。
  13. 根據請求項12所述的SRAM寫入電路，還包括： 第三PMOS電晶體，與所述第一PMOS電晶體串聯；以及 第四PMOS電晶體，與所述第二PMOS電晶體串聯，其中所述第三PMOS電晶體閘極耦接到所述寫入致能訊號，並且其中所述第四PMOS電晶體閘極耦接到所述寫入致能訊號。
  14. 根據請求項10所述的SRAM寫入電路，其中所述第一邏輯電路包括反或閘。
  15. 根據請求項10所述的SRAM寫入電路，其中所述第一邏輯電路和所述第二邏輯電路是靜態互補金屬氧化物半導體（CMOS）電路。
  16. 根據請求項10所述的SRAM寫入電路，其中所述從所述資料訊號中匯出的訊號進一步是從第三控制訊號中匯出的，並且其中所述從所述互補資料訊號中匯出的訊號進一步是從所述第三控制訊號中匯出的。
  17. 根據請求項16所述的SRAM寫入電路，其中所述第一邏輯電路和所述第二邏輯電路被配置為根據所述第三控制訊號關斷所述第一PMOS電晶體、所述第二PMOS電晶體、所述第一NMOS電晶體和所述第二NMOS電晶體。
  18. 根據請求項10所述的SRAM寫入電路，其中： 當所述寫入致能訊號為高時，所述第一控制訊號和所述第二控制訊號是互補的；以及 當所述寫入致能訊號為低時，所述第一控制訊號和所述第二控制訊號兩者為低。
  19. 根據請求項10所述的SRAM寫入電路，其中所述寫入致能訊號是寫入多工訊號。
  20. 一種裝置，包括： 記憶體陣列，具有以多個行佈置的多個記憶體單元；以及 多個寫入驅動器電路，耦接到所述多個行，其中所述寫入驅動器電路中的第一寫入驅動器電路包括： 第一位線和第二位線，耦接到所述行中的第一行； 第一NMOS電晶體，與第一PMOS電晶體串聯耦接，所述第一NMOS電晶體耦接到地，並且所述第一PMOS電晶體耦接到電源（VDD），其中所述第一位線耦接到所述第一NMOS電晶體和所述第一PMOS電晶體兩者； 第一邏輯電路，被配置為向所述第一NMOS電晶體的閘極提供第一控制訊號，所述第一邏輯電路具有第一輸入和第二輸入，所述第一輸入被配置為接收從資料訊號中匯出的訊號，所述第二輸入被配置為接收致能訊號； 第二NMOS電晶體，與第二PMOS電晶體串聯耦接，所述第二NMOS電晶體耦接到地，並且所述第二PMOS電晶體耦接到所述VDD，其中所述第二位線耦接到所述第二NMOS電晶體和所述第二PMOS電晶體兩者；以及 第二邏輯電路，被配置為向所述第二NMOS電晶體的閘極提供第二控制訊號，所述第二邏輯電路具有第三輸入和第四輸入，所述第三輸入被配置為接收從互補資料訊號中匯出的訊號，所述第四輸入被配置為接收所述致能訊號。
  21. 根據請求項20所述的裝置，還包括控制器和行解碼器，其中所述控制器被配置為使所述行解碼器生成所述致能訊號。
  22. 根據請求項21所述的裝置，其中所述致能訊號包括寫入多工訊號。
  23. 根據請求項20所述的裝置，其中所述第一控制訊號通過第一反相邏輯電路被施加到所述第二PMOS電晶體，並且其中所述第二控制訊號通過第二反相邏輯電路被施加到所述第一PMOS電晶體。
  24. 根據請求項20所述的裝置，其中所述第一PMOS電晶體耦接到所述從所述互補資料訊號中匯出的訊號，並且其中所述第二PMOS電晶體耦接到所述從所述資料訊號中匯出的訊號。
  25. 根據請求項24所述的裝置，還包括： 第三PMOS電晶體，與所述第一PMOS電晶體串聯耦接；以及 第四PMOS電晶體，與所述第二PMOS電晶體串聯耦接，其中所述第三PMOS電晶體和所述第四PMOS電晶體兩者閘極耦接到寫入致能訊號。
  26. 一種單晶片系統（SOC），包括： 記憶體陣列，具有以多個行佈置的多個記憶體單元；以及 多個寫入驅動器電路，耦接到所述多個行，其中所述寫入驅動器電路中的第一寫入驅動器電路包括： 第一位線和第二位線，耦接到所述行中的第一行； 第一NMOS電晶體，與第一PMOS電晶體串聯耦接，所述第一NMOS電晶體耦接到地，並且所述第一PMOS電晶體耦接到電源（VDD），其中所述第一位線耦接到所述第一NMOS電晶體和所述第一PMOS電晶體兩者； 用於根據從資料訊號中匯出的訊號和致能訊號向所述第一NMOS電晶體的閘極提供第一控制訊號的構件； 第二NMOS電晶體，與第二PMOS電晶體串聯耦接，所述第二NMOS電晶體耦接到地，並且所述第二PMOS電晶體耦接到所述VDD，其中所述第二位線耦接到所述第二NMOS電晶體和所述第二PMOS電晶體兩者；以及 用於根據從互補資料訊號中匯出的訊號和所述致能訊號向所述第二NMOS電晶體的閘極提供第二控制訊號的構件。
  27. 根據請求項26所述的SOC，其中所述用於提供第一控制訊號的構件包括第一反或閘，並且其中所述用於提供第二控制訊號的構件包括第二反或閘。
  28. 根據請求項26所述的SOC，其中所述用於提供第一控制訊號的構件和所述用於提供第二控制訊號的構件包括靜態互補金屬氧化物半導體（CMOS）電路。
  29. 根據請求項26所述的SOC，其中所述從所述資料訊號中匯出的訊號進一步是從第三控制訊號中匯出的，並且其中所述從所述互補資料訊號中匯出的訊號進一步是從所述第三控制訊號中匯出的。
  30. 根據請求項29所述的SOC，其中所述用於提供第一控制訊號的構件和所述用於提供第二控制訊號的構件被配置為根據所述第三控制訊號使所述第一位線和所述第二位線浮置。
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