CN117461083A - 存储器写入方法和电路 - Google Patents

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Abstract

各种具体实施提供了用于将数据写入到存储器位单元的系统和方法。示例性具体实施包括写入电路，该写入电路通过正沟道金属氧化物半导体(PMOS)晶体管将位线和互补位线两者耦合到电源(VDD)。通过在适用节点处使用PMOS晶体管而非NMOS晶体管，此类具体实施可以避免VDD与这些位线之间的电压降，从而允许这些位线在适当时达到基本上全VDD电压电平。另外，各种具体实施避免了跨NMOS晶体管共享电荷的动态节点，从而允许给定位线在适当时达到基本上全VDD电压电平。因此，一些具体实施可以经历比其他具体实施更高水平的可写性和静态噪声容限。

Description

存储器写入方法和电路
相关申请的交叉引用
本申请要求于2021年7月2日提交的美国专利申请17/366,864号的优先权和权益，该美国专利申请全文以引用方式并入本文，如同在下文完整地阐述一样并且用于所有适用目的。
技术领域
本申请整体涉及存储器写入电路，并且更具体地涉及增强稳定性和可写性的存储器写入电路。
背景技术
示例性存储器可以包括按列布置的多个存储器位单元，其中给定列中的位单元共享位线。位线可以由存储器写入电路驱动。随着设备变得越来越小，静态噪声容限(NM)成为一些写入电路中的关注点。位单元稳定性和可写性是两个不同的问题，但两者均可以由于工艺变化而经历退化。存储器稳定性会受到NM的影响，并且可写性则会受到写入容限的影响。稳定性和可写性可以影响成品率。
因此，本领域需要用于将数据写入到位单元的技术，其既增加NM也增加可写性。
发明内容
各种具体实施提供了用于将数据写入到存储器位单元的系统和方法。示例性具体实施包括写入电路，所述写入电路通过正沟道金属氧化物半导体(PMOS)晶体管将位线和互补位线两者耦合到电源(VDD)。通过在适用节点处使用PMOS晶体管而非NMOS晶体管，此类具体实施可以避免VDD与位线之间的电压降，从而允许位线在适当时达到全VDD电压电平。另外，各种具体实施可以避免跨NMOS晶体管共享电荷的动态节点，从而允许给定位线在适当时达到全VDD电压电平。因此，一些具体实施可以经历比其他具体实施更高水平的可写性和静态噪声容限。
根据一个具体实施，一种静态随机存取存储器(SRAM)写入电路包括：与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)；与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD；第一位线，所述第一位线耦合到所述第一NMOS晶体管与所述第一PMOS晶体管之间的第一节点；第二位线，所述第二位线耦合到所述第二NMOS晶体管与所述第二PMOS晶体管之间的第二节点；第一逻辑电路，所述第一逻辑电路被配置为将第一控制信号提供给所述第一NMOS晶体管的栅极，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收写入使能信号的第二输入；和第二逻辑电路，所述第二逻辑电路被配置为将第二控制信号提供给所述第二NMOS晶体管的栅极，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述写入使能信号的第四输入。
根据一个具体实施，一种操作半导体器件的方法包括：将位写入到存储器单元，包括：导通第一PMOS晶体管，其中所述第一PMOS晶体管与第一NMOS晶体管串联耦合，其中导通所述第一PMOS晶体管将第一位线耦合到电源(VDD)的电压电平；关断所述第一NMOS晶体管，其中所述第一NMOS晶体管由将第一控制信号提供给所述第一NMOS晶体管的栅极的第一逻辑电路控制，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收使能信号的第二输入，其中关断所述第一NMOS晶体管使所述第一位线与地隔离；关断与第二NMOS晶体管串联耦合的第二PMOS晶体管，包括使第二位线与所述VDD隔离；以及导通第二NMOS晶体管，其中所述第二NMOS晶体管由将第二控制信号提供给所述第二NMOS晶体管的栅极的第二逻辑电路控制，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述使能信号的第四输入，其中导通所述第二NMOS晶体管将所述第二位线耦合到地。
根据一个具体实施，一种装置包括：存储器阵列，所述存储器阵列具有按多个列布置的多个存储器单元；和耦合到所述多个列的多个写入驱动器电路，其中所述写入驱动器电路中的第一写入驱动器电路包括：耦合到所述列中的第一列的第一位线和第二位线；与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)，其中所述第一位线耦合到所述第一NMOS晶体管和所述第一PMOS晶体管两者；第一逻辑电路，所述第一逻辑电路被配置为将第一控制信号提供给所述第一NMOS晶体管的栅极，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收使能信号的第二输入；与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD，其中所述第二位线耦合到所述第二NMOS晶体管和所述第二PMOS晶体管两者；和第二逻辑电路，所述第二逻辑电路被配置为将第二控制信号提供给所述第二NMOS晶体管的栅极，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述使能信号的第四输入。
根据一个具体实施，一种片上系统(SOC)包括：存储器阵列，所述存储器阵列具有按多个列布置的多个存储器单元；和耦合到所述多个列的多个写入驱动器电路，其中所述写入驱动器电路中的第一写入驱动器电路包括：耦合到所述列中的第一列的第一位线和第二位线；与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)，其中所述第一位线耦合到所述第一NMOS晶体管和所述第一PMOS晶体管两者；用于根据使能信号和从数据信号导出的信号将第一控制信号提供给所述第一NMOS晶体管的栅极的装置；与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD，其中所述第二位线耦合到所述第二NMOS晶体管和所述第二PMOS晶体管两者；和用于根据所述使能信号和从互补数据信号导出的信号将第二控制信号提供给所述第二NMOS晶体管的栅极的装置。
附图说明
图1是根据一个具体实施的示出处理系统的示例的概念框图。
图2是根据一个具体实施的存储器的示例性具体实施的功能框图。
图3是根据一个具体实施的存储体的存储器单元的示例性具体实施的示意图。
图4是根据一个具体实施的可以在图2的写入驱动器中实现的示例性写入驱动器电路的图示。
图5是根据一个具体实施的示例性写入驱动器电路的图示。
图6是根据一个具体实施的示例性写入驱动器电路的图示。
图7是根据一个具体实施的用于操作半导体器件(诸如写入驱动器电路)的示例性方法的图示。
图8是根据一个具体实施的可以包括如图2中的存储器的示例性片上系统(SOC)的图示。
图9是根据一个具体实施的示出写入屏蔽(masking)操作和写入操作的两个波形的图示。
具体实施方式
示例性写入电路可以通过负沟道金属氧化物半导体(NMOS)晶体管将位线耦合到电源(VDD)。在写入操作期间，如果位线中的一条位线设置为数字0，则由于NMOS晶体管上的电压降，互补位线并不完全处于数字1。这种现象可以减小写入容限。
在另一示例中，写入电路可以用于执行写入屏蔽操作。例如，写入屏蔽操作可以包括防止将值写入到存储器单元。在该示例中，写入电路可以将数字1施加到位线和互补位线两者。然而，主动地将两条位线驱动为高可以给位单元带来压力并降低位单元的静态噪声容限(NM)。在电路受工艺变化影响的场景中，工艺变化加上有限静态噪声容限可以导致值翻转的较高概率，这可以导致较低成品率。
执行屏蔽的另一种方式是允许位线浮动，与上文讨论的将两条位线驱动为高的场景相比，这可以增加NM。在该示例中，浮动包括使给定位线与VDD和地两者隔离。然而，一些示例性写入电路可以包括耦合在位线与地之间的动态节点，该动态节点可以导致跨NMOS晶体管的电荷共享。例如，在通过第一NMOS晶体管将给定位线耦合到VDD并且通过第二NMOS晶体管将同一给定位线耦合到地的示例性写入电路中，可以通过关断这两个NMOS晶体管以使位线浮动。然而，晶体管之间的节点可以充当动态节点，其可以具有一定电容。
在节点保持到地的先前电荷并且后续状态包括将位线置于数字1状态的情况下，节点的先前电荷可以使位线放电到地而不是停留在VDD处。这种场景可以导致到位单元中的错误写入极性。
本文提供的各种具体实施包括用于将数据写入到存储器阵列内的存储器单元的系统和方法。一个示例包括静态随机存取存储器(SRAM)写入电路，该SRAM写入电路具有与第一正沟道金属氧化物半导体(PMOS)晶体管串联耦合的第一负沟道金属氧化物半导体(NMOS)晶体管。在该示例中，第一NMOS晶体管可以耦合到地，并且第一PMOS晶体管可以耦合到电源(VDD)。第一位线可以耦合到第一NMOS晶体管与第一PMOS晶体管之间的节点，从而允许将第一位线上拉到VDD的电压电平或下拉到地电压电平。
继续该示例，SRAM写入电路还可以包括与第二PMOS晶体管串联耦合的第二NMOS晶体管。第二NMOS晶体管可以耦合到地，并且第二PMOS晶体管可以耦合到VDD。第二位线(例如，互补位线)可以耦合到第二NMOS晶体管与第二PMOS晶体管之间的节点。这可以允许将第二位线上拉到VDD的电压电平或下拉到地电压电平。因此，当将位写入到存储器单元时，可以上拉第一位线并且可以下拉第二位线(反之亦然)。
第一NMOS晶体管和第二NMOS晶体管可以分别由第一逻辑电路和第二逻辑电路控制。第一示例性逻辑电路包括NOR门或其他适当的逻辑门，其接收写入使能信号(例如，写入多路复用信号)和从数据信号导出的信号作为输入。第二示例性逻辑电路包括NOR门或其他适当的逻辑门，其接收写入使能信号和从互补数据信号导出的信号作为输入。在一些具体实施中，从数据信号导出的信号和从互补数据信号导出的信号两者也可以从屏蔽信号导出。
在一些具体实施中，第一PMOS晶体管和第二PMOS晶体管可以由用于控制NMOS晶体管的信号控制。例如，在一个具体实施中，第一PMOS晶体管由用于控制第二NMOS晶体管的信号控制，并且第二PMOS晶体管由用于控制第一NMOS晶体管的信号控制。
在另一具体实施中，第一PMOS晶体管由从互补数据信号导出的信号控制，并且第二PMOS晶体管由从数据信号导出的信号控制。继续该示例性具体实施，可以将附加PMOS晶体管设置在第一PMOS晶体管和第二PMOS晶体管与VDD之间，这些附加PMOS晶体管由写入多路复用信号控制。
可以通过使两条位线浮动来执行示例性写入屏蔽操作。这可以通过关断第一PMOS晶体管和第二PMOS晶体管以及第一NMOS晶体管和第二NMOS晶体管来实现。在从数据和互补数据导出的信号也从写入屏蔽信号导出的具体实施中，当写入屏蔽信号处于其有效值时，将数字一施加到PMOS晶体管，并且将数字零施加到NMOS晶体管。除了写入和屏蔽两者之外，还可以通过施加写入多路复用信号以使位线与地和VDD隔离来取消选择一列存储器单元。
各种具体实施还可以包括方法。示例性方法可以包括通过以下操作将位写入到存储器单元：导通第一PMOS晶体管以将第一位线耦合到VDD；关断第一NMOS晶体管以将第一位线与地隔离；关断第二PMOS晶体管以将第二位线与VDD隔离；以及导通第二NMOS晶体管以将第二位线耦合到地。该动作使用互补位线将数据的位施加到存储器单元。另外，如上所述，其他动作可以包括根据屏蔽信号的屏蔽操作以及根据写入多路复用信号来取消选择存储器单元。
各种具体实施可以包括优于其他系统的优点。一个优点包括使用PMOS晶体管而非NMOS晶体管将每条位线耦合到VDD。换句话讲，各种具体实施可以避免通过NMOS晶体管将位线耦合到VDD。相比之下，使用NMOS晶体管将位线耦合到VDD的系统可能遭受等于NMOS晶体管的阈值电压Vt的电压降(VDD减去Vt)。然而，本文描述的使用PMOS晶体管的各种具体实施可以允许位线在适当时达到全VDD电压电平，这可以增加可写性。
一些具体实施的另一优点可以包括在执行屏蔽操作时增加位单元稳定性。具体地，本文描述的各种具体实施使用逻辑电路来控制NMOS晶体管，并且那些逻辑电路接收写入屏蔽信号以及从数据信号(或互补数据信号)导出的信号作为输入。因此，第一PMOS晶体管和第二PMOS晶体管以及第一NMOS晶体管和第二NMOS晶体管可以同时关断，从而允许第一位线和第二位线浮动。浮动屏蔽可以改进位单元静态噪声容限，从而与将在两条位线上施加数字1的其他系统相比，提供了更大的位单元稳定性和更大的静态噪声容限(NM)。
另外，本文的各种具体实施可以避免或限制使用将导致跨NMOS晶体管的电荷共享的动态节点。因此，屏蔽操作之后的写入操作使可写性受损的可能性可以更低。在一些情况下，可写性和NM的增加可以使设备在生产中获得更大的成品率。
一些具体实施以增加控制信令复杂性为代价来提供上述优点。例如，如上所述，一些具体实施包括使用PMOS晶体管耦合到VDD，同时使用NMOS晶体管耦合到地。这种组合可以允许增加可写性，但因此将不会把相同控制信号施加到PMOS晶体管和NMOS晶体管两者以在所有不同晶体管处实现相同状态，诸如所有晶体管均关断以使位线浮动。如上所述，使位线浮动可以实现更大的NM。所增加的复杂性之一是由于以下约束产生的：在一些具体实施中，控制信令电路(例如，逻辑电路410、411、510、511)使用静态互补金属氧化物半导体(CMOS)设计，使得到各种晶体管的输入为一或者为零，但并非未定义的或浮动的。在任何情况下，本文描述的各种具体实施提供了用于使用下文更详细地描述的结构特征和复杂控制信令将数据写入到存储器阵列内的存储器单元同时维持相对高的NM和可写性水平的系统和方法。
现在将在静态随机存取存储器(SRAM)的上下文中呈现存储器的各种方面。SRAM是需要功率来保持数据的易失性存储器。然而，如本领域技术人员将容易理解的是，这些方面可以扩展到其他存储器和/或电路配置。其他存储器的示例包括随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、双数据速率RAM(DDRAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、处理器上的通用寄存器、处理器高速缓存、闪存或任何其他合适的存储器。因此，对SRAM的所有引用仅旨在示出存储器的示例性方面，并且应当理解，这些方面可以扩展到宽泛的应用范围。
图1是根据一个具体实施的示出处理系统100的示例的概念框图。处理系统100包括处理器102和存储器104。处理器102可以是微处理器、微控制器、数字信号处理器(DSP)、实现处理器的可编程逻辑、或其他处理电路。存储器104可以是多存储体存储器，诸如静态随机存取存储器(SRAM)、或能够检索和存储信息的任何其他多存储体组件。如关于图2和图3更详细地解释的，存储器104可以包括写入驱动器电路，其被配置为在屏蔽操作期间允许位线浮动以及在写入操作期间将位线耦合到与VDD相关联的电压电平。
图1所示的处理器102与存储器104连接。处理器102与存储器104之间的连接可以包括地址总线106、写入数据总线108、读取数据总线110和控制总线112。写入数据总线108可以用于将数据从处理器102写入到存储器104。控制总线112可以包括用于控制将数据从处理器102写入到存储器104的信号。读取数据总线110可以用于将数据从存储器104读取到处理器102。控制总线112可以包括用于控制将数据从存储器104读取到处理器102的信号。例如，控制总线112可以包括信号诸如读取信号和写入信号。读取信号可以是指示存储器何时正在由处理器102读取的单个信号线，例如，单个位。写入信号可以是指示存储器何时正在由处理器102写入的单个信号线。在一些示例中，控制总线112还可以包括字节使能信号。字节使能信号可以是指示数据大小(例如，8、16、32、64字节等)的一组信号线。然而，在一些示例中，数据大小可以是固定的(例如，8、16、32、64字节等)。因此，字节使能信号在控制总线112上可以是可选的。
控制总线112可以包括读取信号和写入信号。读取信号和写入信号可以分别用于在存储器104内生成读取使能和写入使能，如将关于图3更详细地讨论的。
地址总线106可以用于指示处理器正在读取或写入存储器104内的哪个位置。例如，如果处理器102希望读取存储器104中的存储器位置，则处理器102可以在地址总线106上输出该存储器位置的地址。另外，处理器102可以驱动读取信号(其可以是控制总线112的一部分)有效。然后，存储器104可以在读取数据总线110上输出由地址总线106指示的存储器位置中的数据。类似地，如果处理器102正在写入存储器104中的存储器位置，则处理器102可以在地址总线106上输出待写入的存储器位置的地址。另外，处理器102可以驱动写入信号(其可以是控制总线112的一部分)有效。处理器102可以利用待写入到存储器104的数据来驱动写入数据总线108。
写入数据总线108和读取数据总线110在图1中被示出为单独总线。然而，在其他示例中，可以使用单个双向数据总线将数据从处理器102写入到存储器104以及将数据从存储器104读取到处理器102。使用单个双向数据总线的系统可以用于将数据从处理器102写入到存储器104以及将数据从存储器104读取到处理器102。其可以包括允许使用单个双向数据总线的各种控制信号，诸如读取/写入信号和数据有效信号。读取/写入信号可以指示数据何时被读取或写入。数据有效信号可以指示双向数据总线上的数据是否是有效数据。当然，具体实施的范围不限于图1所示的范围。例如，在包括处理器高速缓存的具体实施中，处理器102与存储器104之间可以存在与图1所示的连接不同的连接。然而，本文讨论的概念可以应用于任何适当的具体实施。
图2是存储器104的示例性具体实施的功能框图。存储体可以是静态随机存取存储器(SRAM)。存储器104可以包括具有用于解码地址以及执行读取和写入操作的支持电路的存储器阵列218。存储器阵列218可以包括用于存储数据的存储器单元214。例如，存储器单元214可以是存储数据位的位单元。
存储器单元214可以布置成在水平行和垂直列中共享连接。具体地，存储器单元214的每个水平行可以共享字线WL，并且存储器单元214的每个垂直列可以共享一对位线(例如，BL-1 222和BLB-1 224)。存储器阵列218的大小(即，单元的数量)可以根据多种因素而变化，包括特定应用、速度要求、管芯布局约束和测试要求，以及强加于系统的总体设计约束。存储器阵列218可以包含数千或数百万个存储器单元，并且具体实施的范围不限于阵列218中的任何特定数量个存储器单元。
在图2所示的存储器104的示例性具体实施中，存储器阵列218可以包括布置成2n个水平行和2m(x)个垂直列的(2n·2m(x))个存储器单元214，其中2m为每行的字数量，并且x为每字的位数量。外围设备(未示出)可以使用(n+m)位宽地址来随机存取存储器阵列218中的任何字(即，x个单元)，该地址通过控制器202分别提供给行解码器204和列解码器206。如稍后将更详细地描述的，控制器202可以负责存储器读取和写入操作。例如，控制器可以提供用于存储器中的读取和写入操作的定时。来自控制器202的输出可以包括提供给行解码器204的输入的n位地址和提供给列解码器206的输入的m位地址。列解码器206提供2m个输出(WM(1)-WM(2m))，其中针对地址输入的每个不同组合断言这些输出中不同的一个输出。信号wm在本文中也可以称为写入多路复用信号。
输出被提供给包括多路复用功能的写入驱动器210。例如，写入驱动器210可以包括x个多路复用器。对于写入存储器存取，每个多路复用器为2m:1多路复用器，其基于来自列解码器206的输出在2m个位线对之间切换x个输入中的每个输入。以举例的方式，每行存储四(4)个128位字的存储器阵列可以使用128个4:1多路复用器。
图4至图6所示的各种具体实施包括单独的写入驱动器电路，诸如可以包括在写入驱动器210中。如关于图4至图6更详细地解释的，单独的写入驱动器电路的架构可以设计成增加静态噪声容限(NM)和可写性。
当断言来自控制器202的写入使能信号时，写入驱动器210将从外围设备(未示出)接收的写入数据输出到x对位线BL和BLB，其中x个多路复用器中的每个多路复用器驱动一对位线(例如，BL-1和BLB-1)。行解码器204将n位地址转换为2n个字线输出。针对每个不同的n位行地址，由行解码器204断言不同的字线WL。因此，水平行中的具有所断言字线WL的2m(x)个存储器单元214中的每个存储器单元通过每个存储器单元214存取晶体管连接到2m(x)条位线中的一对(例如，BL-1和BLB-1)，如下文将参考图3更详细地描述的。写入数据通过x个多路复用器210驱动到所选择的位线对(例如，BL-1和BLB-1)上并且利用所断言的字线WL写入到存储器单元。
对于读取存储器存取，行解码器204将n位地址转换为2n条读取字线中的一条读取字线。针对每个不同的n位行地址，由行解码器204选择不同的读取字线WL。因此，水平行中的具有所选择读取字线WL的2m(x)个存储器单元中的每个存储器单元通过其存取晶体管连接到2m(x)条读取位线BL中的一条读取位线，如下文将参考图3更详细地描述的。2m(x)条读取位线BL用于将由2m(x)个存储器单元存储的位传输到x个多路复用器(包括在写入驱动器210中)，其中每个多路复用器从在读取位线BL上传输到该多路复用器的输入的2m个位中选择一个位。将来自x个多路复用器的所选择输出提供给读出放大器212以在读取数据总线110上输出。因此，读出放大器(诸如存储器104中的读出放大器212)可以提供用于在第一读取使能有效时根据第一位生成第一数据输出位的装置。在断言由控制器202生成的读取使能信号之后，所选择位准备好供读出放大器212使用。来自控制器202的读取使能可以用于生成读取时钟。另外，控制器202可以生成分别用于行解码器和列解码器的n个信号和m个信号。在(例如，基于n个信号和m个信号)选择位线BL和字线WL之后并且在生成读取时钟之后，从多路复用器到读出放大器212中的数据(数据输入)可以是可用的。通常，从选择位线BL和字线WL以及读取时钟的时间到从多路复用器到读出放大器212中的数据(数据输入)可用的时间可以存在延迟，因为存取存储器和通过多路复用器208传播可以花费时间。
如先前所提及的，控制器202通过在存储器循环中提供用于读取和写入操作的定时来负责存储器操作。存储器循环可以由输入到控制器202的系统时钟来定义。读取和写入操作的定时从内部读取和写入时钟导出，这些内部读取和写入时钟用于分别多路复用从外围设备到地址解码器(即，行解码器204和列解码器206)的读取和写入地址输入。读取时钟由读取使能设置，并由读取时钟复位来复位。类似地，写入时钟由写入使能在读取操作完成时设置，并由写入时钟复位来复位。读取和写入使能可以从外围设备输入到控制器202，并由外围设备控制。读取时钟和写入时钟复位可以由存储器阵列218中的跟踪电路生成，并输入到控制器202。读取使能可以用于生成读取时钟。写入使能可以用于生成写入时钟。读取时钟可以由定时发生器220生成。定时发生器220可以被配置为控制读取时钟的定时，使得当数据输入信号有效时，读出放大器212是活动的。类似地，定时发生器220可以被配置为控制写入时钟的定时，使得当写入数据信号有效时，写入驱动器210是活动的。
在一个示例中，写入驱动器210可以被配置为在写入操作期间驱动位线(BL/BLB)以将位写入到存储器单元或在写入操作期间使位线浮动以屏蔽该位。
在所描述的示例性具体实施中，跟踪电路可以包括存储器阵列中的一列虚设单元(例如，虚设单元216)。虚设单元(诸如虚设单元216)可以用于确定来自存储器单元(诸如存储器单元214)的数据何时有效。每个虚设单元216被配置为模拟行中的正常存储器单元214的操作。每个虚设单元216连接到用于其存储器单元214行的相同WL。(因此，每一行可以存在虚设单元，使得可以基于该行的虚设单元(例如，虚设单元216)来监视每一行)。定时生成器220可以用于监视来自连接到所断言WL的虚设单元216的虚设位线(BL)。具体地，定时生成器阈值检测虚设BL以在读取和/或写入操作期间跟踪所选择存储器单元214的存取时间。
以举例的方式，在读取操作期间，定时生成器220监视虚设BL，并且可以在存储在虚设单元216中的已知位出现在虚设BL上时复位读取时钟。例如，定时生成器220可以监视虚设BL以确定虚设BL何时从一个逻辑状态改变为另一逻辑状态。逻辑状态的改变可以指示对应存储器单元位线上的数据是有效的。类似地，在写入操作期间，定时生成器220监视虚设BL，并且在由写入驱动器210写入到虚设单元的已知位出现在虚设BL上时复位写入时钟。例如，定时生成器220可以监视虚设BL以确定虚设BL何时从一个逻辑状态改变为另一逻辑状态。逻辑状态的改变可以指示对应存储器单元位线上的数据是有效的。每个存储器单元214被配置为存储一个数据位(例如，逻辑电平“1”或逻辑电平“0”)。
图3是存储体的图2的存储器单元214的示例性具体实施的示意图。图3所示的存储器单元214为六晶体管(6T)配置。然而，应当理解，任何适当的架构可以与存储器单元214一起使用，诸如四晶体管(4T)配置、八晶体管(8T)配置、十晶体管(10T)配置等。
存储器单元214被示出为具有两个反相器302、304。第一反相器302包括正沟道金属氧化物半导体场效应(PMOS)306和负沟道金属氧化物半导体场效应(NMOS)308。第二反相器304包括PMOS晶体管310和NMOS晶体管312。在所描述的具体实施中，反相器302和304由VDD供电，并且具有返回功率轨VSS(例如，地)。第一反相器302和第二反相器304互连以形成交叉耦合锁存器。第一NMOS存取晶体管314将来自第一反相器302的输出节点316耦合到位线BL，并且第二NMOS晶体管318将来自第二反相器304的输出节点320耦合到位线BLB(其值与位线BL的值相反或反相)。NMOS存取晶体管314、318的栅极耦合到字线WL。
可以通过将位线BL和BLB设置为待写入到存储器单元214的值并断言字线WL来执行写入操作。可以在将待写入的值(例如，写入数据)提供给位线BL和BLB之前断言字线WL。以举例的方式，可以通过将位线BL设置为逻辑电平“0”并将位线BLB设置为逻辑电平“1”而将高值(例如，逻辑电平“1”)写入到存储器单元214。位线BL处的逻辑电平“0”通过第一NMOS晶体管314施加到第二反相器304，这进而迫使第二反相器304的输出节点320为VDD。第二反相器304的输出节点320施加到第一反相器302的输入，这进而迫使第一反相器302的输出节点316为VSS。通过反转位线BL和BLB的值，可以将逻辑电平“0”写入到存储器单元214。写入驱动器210可以设计成比存储器单元214中的上拉晶体管(PMOS晶体管306和PMOS晶体管310)更强，使得写入驱动器210可以覆写交叉耦合的反相器302、304的先前状态。
一旦写入操作完成，字线就被解除断言，从而导致NMOS存取晶体管314和318将位线BL和BLB从两个反相器302、304断开。只要向存储器单元214施加功率，两个反相器302、304之间的交叉耦合就维持反相器输出的状态。
存储器单元214根据存储在输出节点316和320处的数据值来存储数据。如果存储器单元214存储逻辑高(即，“1”)，则输出节点316处于逻辑高，并且输出节点320处于逻辑低(即，“0”)。如果存储器单元214存储逻辑低，则输出节点316处于逻辑低，并且输出节点320处于逻辑高。在读取操作期间，差分位线BL a和BLB-1可以由预充电电路预充电。然后，字线WL被断言，从而导通NMOS晶体管314、318。预充电与断言字线WL之间的定时可以由行解码器204控制。
如果存储器单元214存储逻辑高，则位线BL-1经由第一NMOS存取晶体管314保持充电，并且互补位线BLB-1经由第二NMOS晶体管318放电。如果存储器单元214存储逻辑低，则位线BL-1经由第一NMOS晶体管314放电，并且互补位线BLB-1经由第二NMOS晶体管318保持充电。
图4是根据一个具体实施的可以在图2的写入驱动器210中实现以写入到存储器单元214的写入驱动器电路400的图示。观察信号dinb_latch和din_latch，它们是彼此互补的数据信号，并且它们在数据输入接口电路420处被接收。信号wbt_n_latch是写入屏蔽信号。屏蔽可以是存储器104的特征，并且其允许将数据一次写入到多个存储器单元，同时使一些单元保持不被写入。信号wclk是写入时钟，并且可以在存储器104内部生成该信号。信号wm_n是上文关于图2描述的写入多路复用信号，其中该信号对应于“WM”，并且该信号允许选择特定列的存储器单元。在一些情况下，信号wm_n也可以称为写入使能信号。信号gdin和gdinb是从数据信号(din_latch和dinb_latch)和写入屏蔽信号(wbt_n_latch)导出的信号。在该特定示例中，写入多路复用信号和写入屏蔽信号两者均为低有效，但具体实施的范围不限于此。
写入驱动器电路400包括与第一正沟道金属氧化物半导体(PMOS)晶体管402串联耦合的第一负沟道金属氧化物半导体(NMOS)晶体管401。NMOS晶体管401耦合到地，并且PMOS晶体管402耦合到电源(VDD)。第二NMOS晶体管403与第二PMOS晶体管404串联耦合。NMOS晶体管403耦合到地，并且PMOS晶体管404耦合到VDD。
写入驱动器电路400还包括耦合到NMOS晶体管401与PMOS晶体管402之间的第一节点的第一位线(BL)。互补位线BLB耦合到NMOS晶体管403与PMOS晶体管404之间的第二节点。
逻辑部分410被配置为将第一控制信号(GD)提供给NMOS晶体管401的栅极。在该示例中，逻辑部分410具有两个输入，其中第一输入接收从数据信号(dinb_latch)导出的信号(gdin)，并且第二输入接收写入多路复用信号(wm_n)。逻辑部分411类似地操作。具体地，逻辑部分411将第二控制信号(GDB)提供给NMOS晶体管403的栅极。逻辑部分411具有两个输入，一个输入接收从互补数据信号(din_latch)导出的信号(gdinb)，并且另一输入接收写入多路复用信号(wm_n)。
逻辑部分410、411在图4中被示出为框，并且它们可以由任何适当的逻辑电路实现。例如，图5(下文更详细地解释)使用布尔NOR门电路来实现逻辑部分410和411，但具体实施的范围也可以包括其他适当的电路。此外，虽然信号gdin和gdinb被描述为从数据和互补数据信号以及写入多路复用信号导出，但是如图4所示，它们也从写入屏蔽信号导出，因为数据信号与写入屏蔽信号一起通过数据输入接口电路420进行处理。
在屏蔽写入期间，屏蔽信号wbt_n_latch为零。这使dt和df变为1，从而使得gdin和gdinb两者都变为1。这在图9的上部波形中示出。另外，此时wm_n为0，因此GD和GDB两者都为0。位线BL、BLB与地隔离，因为晶体管401、403关断。类似地，晶体管402、404两者也都被关断，使得位线BL、BLB与VDD隔离。换句话讲，在写入屏蔽操作期间，位线BL、BLB两者都浮动。如上文所解释的，当与在写入屏蔽操作期间将两条位线置于数字1的其他系统相比时，使位线浮动可以提供更大的单元稳定性和静态噪声容限。
在示例性存储器写入操作期间，屏蔽信号为数字1，因此其不屏蔽数据输入。关于数据输入信号din_latch、dinb_latch，其中一个为1，另一个为0。gdin和gdinb中的一者为1，另一者为0，但出于举例目的，gdinb为1，并且gdin为0。当写入操作开始时，wm_n变为0。现在GD为1，并且GDB为0。因此，接收GD的晶体管401导通，接收GDB的晶体管403关断。该操作在图9的下部波形中示出。如上所述，GD为1，因此晶体管404导通，并且GDB为0，因此晶体管402关断。这下拉BL并上拉BLB。在另一示例中，gdinb为0，并且gdin为1，这使GD为0并且GDB为1，从而上拉BL并下拉BLB。该写入操作提供增强的可写性，因为BLB耦合到VDD的电压电平并且BL处于地。这与晶体管402/404是NMOS晶体管以使得BL/BLB将达到的最高电压将为VDD减去Vt的系统形成对比。
还应当注意，逻辑部分410、411可以包括静态互补金属氧化物半导体(CMOS)电路。换句话讲，逻辑部分410、411具有数字1或数字0的定义输出，并且不采取未定义或浮动状态。因此，至少在屏蔽和写入期间，晶体管401、403由在数字1与数字0之间交替的信号控制，并且避免未定义或浮动电平。因此，写入驱动器电路400可以提供其中BL、BLB浮动的写入屏蔽操作以及具有互补数据的写入操作两者。
图5是根据一个具体实施的可以在图2的写入驱动器210中实现以写入到存储器单元214的写入驱动器电路500的图示。提供图5以示出逻辑部分410、411的一个特定具体实施。图5与图4类似，但图5将NOR门510、511分别示出为逻辑部分410、411。对于写入操作和写入屏蔽操作，写入驱动器电路500以与(上文更详细地描述的)图4的写入驱动器电路400所操作的方式相同地操作。
首先观察NOR门510，其具有在顶部串联布置的两个PMOS晶体管551、552，并且其具有在底部并联布置的两个NMOS晶体管553、554。简言之，NOR门510将晶体管401的栅极耦合到地或耦合到VDD，这取决于wm_n和gdin的值。表1是NOR门510的真值表：
类似地，NOR门511具有在底部并联的两个NMOS晶体管563、564。晶体管562耦合到“com”节点，使得NOR门511与NOR门510共享晶体管551。NOR门511将晶体管403的栅极耦合到地或耦合到VDD，这取决于wm_n和gdinb的值。表2是NOR门511的真值表。
图6是根据一个具体实施的可以在图2的写入驱动器210中实现以写入到存储器单元214的写入驱动器电路600的图示。写入驱动器电路600与上文关于图4和图5讨论的电路类似。然而，写入驱动器电路600用总共四个晶体管602、604、607、608代替晶体管402、404。
晶体管602、604栅极耦合到写入多路复用信号wm_n，并且晶体管607、608栅极耦合到分别从数据和互补数据导出的信号gdinb、gdin。除此以外，写入驱动器电路600与图5的写入驱动器电路500相同地操作。
写入驱动器电路600的优点在于其使用四个晶体管602、604、607、608，以便省略写入驱动器电路400、500的反相器405、406。因此，写入驱动器电路600实际上使用较少数量的晶体管，从而节省半导体芯片空间。然而，写入驱动器电路600的潜在问题在于其在晶体管602、607之间以及在晶体管604、608之间包括动态节点。如上所述，在一些情况下，动态节点在写入操作在写入屏蔽操作之后的情况下可以具有电荷共享问题。虽然一些具体实施可能发现可以接受将写入驱动器电路600用于包括写入屏蔽操作的系统中(并且其他具体实施可能发现这是不可以接受的)，但省略写入屏蔽操作的其他具体实施可能发现写入驱动器电路600由于其较少数量的晶体管而成为一个有利选择。
一些具体实施包括方法，诸如图7的方法700。方法700是用于操作半导体器件(诸如图2和图4至图6中描述的写入驱动器电路)的示例性方法。虽然关于写入驱动器电路描述了示例性动作，但是应当理解，写入驱动器电路可以直地或间地处于其他逻辑(诸如图2的控制器202)的控制下。
动作710至740涉及数据写入操作。在动作710处，该方法包括导通第一PMOS晶体管，包括将第一位线耦合到电源的电压电平。在图4和图5中示出了以下示例：在写入操作期间，PMOS晶体管402、404中的一个晶体管将导通，从而将其相应位线耦合到VDD。在图6的示例中，PMOS晶体管607、608中的一个晶体管将在写入操作期间导通。此外，在写入操作期间，晶体管602、604两者将通过写入多路复用信号导通。
在动作720处，第一逻辑电路根据使能信号和从数据信号导出的信号来关断第一NMOS晶体管。结果是位线与地隔离。在PMOS晶体管402在动作710处导通的示例中，NMOS晶体管401将关断。类似地，在PMOS晶体管404导通的示例中，NMOS晶体管403将关断。观察第一NMOS晶体管根据使能信号和从数据信号导出的信号而关断的示例，在图4至图6中示出了晶体管401根据gdin和wm_n(写入多路复用信号：一种类型的使能信号)而关断的示例。在另一示例中，晶体管403根据gdinb和wm_n而关断。在这些示例中，关断NMOS晶体管使对应位线与地隔离。
在动作730处，该方法包括关断与第二NMOS晶体管串联耦合的第二PMOS晶体管。如上文所解释的，在PMOS晶体管402导通的情况下，晶体管404将在写入操作期间关断，因为写入驱动器电路400、600处理互补数据信号(例如，数据和数据条)。类似地，在晶体管404导通的示例中，晶体管402将关断。
动作710和730包括导通或关断PMOS晶体管。动作710和730可以以任何适当的方式执行，诸如在图4至图6的示例中。在图4和图5的示例中，使用信号GD、GDB来导通和关断晶体管402、404，信号GD、GDB是由逻辑部分410、411基于写入多路复用信号和从数据或互补数据导出的信号产生的。在图6的示例中，晶体管607、608根据从数据和互补数据导出的信号而导通或关断，并且晶体管602、604基于写入多路复用信号(一种类型的使能信号)而导通或关断。关断特定PMOS晶体管使其对应位线与电源VDD隔离。
在动作740处，该方法包括第二逻辑电路根据使能信号和从互补数据信号导出的信号来导通第二NMOS晶体管。例如，该方法可以包括使用逻辑部分411来导通NMOS晶体管403。或者，在PMOS晶体管404导通的情况下，动作740可以包括使用逻辑部分410来关断晶体管401。结果是对应位线耦合到地。
作为动作710至740的结果，实现了两个互补位线状态中的一个互补位线状态：1)BL处于数字1并且BLB处于数字0，或2)BL处于数字0并且BLB处于数字1。在任一情况下，这些动作使位值1或0存储在存储器单元(在图3中示出了其示例)中。
在动作750处，写入驱动器电路执行其中两条位线均浮动的屏蔽操作。在图4至图6的示例中，当写入屏蔽信号wbt_n_latch具有数字0的值时，可以执行写入屏蔽操作。如上所述，写入屏蔽信号的特定值使GD和GDB两者都取数字0的值，这在图4至图5的示例中关断晶体管401至404，并且这在图6的示例中关断晶体管401、403、607、608。
在动作760处，写入驱动器电路取消选择存储器单元。如上所述，图2的控制器202可以通过施加数字1作为写入多路复用信号wm_n来确定不选择特定列的存储器单元。相比之下，在图4至图6的示例中，在涉及该特定列的存储器单元的写入操作期间，写入多路复用信号将具有数字0的值。在图4至图5的示例中，写入多路复用信号的数字1值将关断晶体管401至404，并且在图6的示例中，将关断晶体管401、403、602、604。这种动作使位线BL、BLB两者都浮动，这保留了存储在存储器单元中的值。在这些示例中，写入多路复用信号具有数字1的值，除非该特定列的存储器单元正在被写入。
具体实施的范围不限于图7所示的特定动作。相反，其他具体实施可以添加、省略、重新安排或修改一个或多个动作。在一个示例中，动作750在设备的测试期间执行，而非在任务模式操作期间执行。因此，任务模式操作可以包括动作710至740和760，但是可以省略动作750。然而，在其他示例(诸如设备的测试)中，动作750可以视情况在其他动作之前或之后执行。此外，在具有写入操作的任务模式操作期间，动作710至740和760可以在适于将数据写入到存储器单元体的频率下进行重复。此外，应当理解，关于单个写入驱动器电路描述了动作710至760，但是具体实施的范围可以包括多个写入驱动器电路，包括将数据写入到其他存储器单元的相同或类似动作。
本文描述的各种具体实施可以适用于片上系统(SOC)。SOC的示例包括其中具有多个处理设备的半导体芯片，该多个处理设备包括图形处理单元(GPU)、中央处理单元(CPU)、调制解调器单元、相机单元等。在一些示例中，SOC可以包括在芯片封装内、安装在印刷电路板上，以及设置在便携式设备(诸如智能电话或平板计算机)内。然而，具体实施的范围不限于在平板计算机或智能电话内实现的芯片，因为其他应用是可能的。
图8是根据一个具体实施的示例性SOC 800的图示。在该示例中，SOC 800在半导体管芯上实现，并且其包括多个系统组件810至890。具体地，在该示例中，SOC 800包括作为具有四个处理器内核(内核0至内核3)的多核通用处理器的CPU 810。当然，具体实施的范围不限于任何特定数量的内核，因为其他具体实施可以在CPU 810中包括两个内核、八个内核或任何其他适当数量的内核。SOC 800还包括其他系统组件，诸如第一数字信号处理器(DSP)840、第二DSP 850、调制解调器830、GPU 820、视频子系统860、无线局域网(WLAN)收发器870和视频前端(VFE)子系统880。SOC 800还包括RAM存储器单元890，其可以操作为用于组件810至880中的任一者的系统RAM。
RAM存储器单元890可以包括写入驱动器电路，诸如上文关于图2和图4至图6描述的那些写入驱动器电路。RAM存储器单元890可以以与上文关于图1描述的方式相同或类似的方式从组件110至180中的任一者接收数据和指令。此外，RAM存储器单元890可以执行图7的动作以执行写入操作和写入屏蔽操作。
如本领域技术人员到目前为止将理解的并且取决于手头的特定应用，在不脱离本公开的范围的情况下，可以对本公开的材料、装置、配置和设备使用方法进行许多修改、替换和变化。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定具体实施(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。
在以下经编号条款中描述了各具体实施示例：
1.一种静态随机存取存储器(SRAM)写入电路，包括：
与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)；
与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD；
第一位线，所述第一位线耦合到所述第一NMOS晶体管与所述第一PMOS晶体管之间的第一节点；
第二位线，所述第二位线耦合到所述第二NMOS晶体管与所述第二PMOS晶体管之间的第二节点；
第一逻辑电路，所述第一逻辑电路被配置为将第一控制信号提供给所述第一NMOS晶体管的栅极，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收写入使能信号的第二输入；和
第二逻辑电路，所述第二逻辑电路被配置为将第二控制信号提供给所述第二NMOS晶体管的栅极，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述写入使能信号的第四输入。
2.根据条款1所述的SRAM写入电路，其中所述第一控制信号通过第一反相逻辑电路施加到所述第二PMOS晶体管，并且其中所述第二控制信号通过第二反相逻辑电路施加到所述第一PMOS晶体管。
3.根据条款1所述的SRAM写入电路，其中所述第一PMOS晶体管耦合到从所述互补数据信号导出的所述信号，并且其中所述第二PMOS晶体管耦合到从所述数据信号导出的所述信号。
4.根据条款3所述的SRAM写入电路，还包括：
与所述第一PMOS晶体管串联耦合的第三PMOS晶体管；和
与所述第二PMOS晶体管串联耦合的第四PMOS晶体管，其中所述第三PMOS晶体管栅极耦合到所述写入使能信号，并且其中所述第四PMOS晶体管栅极耦合到所述写入使能信号。
5.根据条款1至4所述的SRAM写入电路，其中所述第一逻辑电路包括NOR门。
6.根据条款1至5所述的SRAM写入电路，其中所述第一逻辑电路和所述第二逻辑电路是静态互补金属氧化物半导体(CMOS)电路。
7.根据条款1至6所述的SRAM写入电路，其中从所述数据信号导出的所述信号还从第三控制信号导出，并且其中从所述互补数据信号导出的所述信号还从所述第三控制信号导出。
8.根据条款7所述的SRAM写入电路，其中所述第一逻辑电路和所述第二逻辑电路被配置为根据所述第三控制信号使所述第一位线和所述第二位线浮动。
9.根据条款1至8所述的SRAM写入电路，其中当所述写入使能信号为高时，所述第一控制信号和所述第二控制信号是互补的；并且当所述写入使能信号为低时，所述第一控制信号和所述第二控制信号两者都为低。
10.根据条款1至9所述的SRAM写入电路，其中所述写入使能信号是写入多路复用信号。
11.一种操作半导体器件的方法，所述方法包括：
将位写入到存储器单元，包括：
导通第一PMOS晶体管，其中所述第一PMOS晶体管与第一NMOS晶体管串联耦合，其中导通所述第一PMOS晶体管将第一位线耦合到电源(VDD)的电压电平；
关断所述第一NMOS晶体管，其中所述第一NMOS晶体管由将第一控制信号提供给所述第一NMOS晶体管的栅极的第一逻辑电路控制，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收使能信号的第二输入，其中关断所述第一NMOS晶体管使所述第一位线与地隔离；
关断与第二NMOS晶体管串联耦合的第二PMOS晶体管，包括使第二位线与VDD隔离；以及
导通第二NMOS晶体管，其中所述第二NMOS晶体管由将第二控制信号提供给所述第二NMOS晶体管的栅极的第二逻辑电路控制，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述使能信号的第四输入，其中导通所述第二NMOS晶体管将所述第二位线耦合到地。
12.根据条款11所述的方法，其中所述使能信号包括写入多路复用信号。
13.根据条款11至12所述的方法，还包括：
执行其中所述第一位线和所述第二位线处于浮动电压的屏蔽操作，包括：
响应于写入屏蔽信号，关断所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管。
14.根据条款11至13所述的方法，还包括：
根据所述使能信号而取消选择所述存储器单元，包括关断所述第一NMOS晶体管、所述第二NMOS晶体管、与所述第一PMOS晶体管串联耦合的第三PMOS晶体管，以及与所述第二PMOS晶体管串联耦合的第四PMOS晶体管。
15.根据条款11至14所述的方法，其中导通所述第一PMOS晶体管包括通过反相逻辑电路将所述第二控制信号施加到所述第一PMOS晶体管的栅极。
16.根据条款11至15所述的方法，其中关断所述第二PMOS晶体管包括通过反相逻辑电路将所述第一控制信号施加到所述第二PMOS晶体管的栅极。
17.根据条款11至16所述的方法，其中导通所述第一PMOS晶体管包括将从所述互补数据信号导出的所述信号施加到所述第一PMOS晶体管的栅极。
18.根据条款11至17所述的方法，其中关断所述第二PMOS晶体管包括将从所述数据信号导出的所述信号施加到所述第二PMOS晶体管的栅极。
19.根据条款11至18所述的方法，其中从所述数据信号导出的所述信号还从写入屏蔽信号导出，并且其中从所述互补数据信号导出的所述信号还从所述写入屏蔽信号导出。
20.一种装置，包括：
存储器阵列，所述存储器阵列具有按多个列布置的多个存储器单元；和
耦合到所述多个列的多个写入驱动器电路，其中所述写入驱动器电路中的第一写入驱动器电路包括：
耦合到所述列中的第一列的第一位线和第二位线；
与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)，其中所述第一位线耦合到所述第一NMOS晶体管和所述第一PMOS晶体管两者；
第一逻辑电路，所述第一逻辑电路被配置为将第一控制信号提供给所述第一NMOS晶体管的栅极，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收使能信号的第二输入；
与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD，其中所述第二位线耦合到所述第二NMOS晶体管和所述第二PMOS晶体管两者；和
第二逻辑电路，所述第二逻辑电路被配置为将第二控制信号提供给所述第二NMOS晶体管的栅极，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述使能信号的第四输入。
21.根据条款20所述的装置，还包括控制器和列解码器，其中所述控制器被配置为使所述列解码器生成所述使能信号。
22.根据条款21所述的装置，其中所述使能信号包括写入多路复用信号。
23.根据条款20至22所述的装置，其中所述第一控制信号通过第一反相逻辑电路施加到所述第二PMOS晶体管，并且其中所述第二控制信号通过第二反相逻辑电路施加到所述第一PMOS晶体管。
24.根据条款20至22所述的装置，其中所述第一PMOS晶体管耦合到从所述互补数据信号导出的所述信号，并且其中所述第二PMOS晶体管耦合到从所述数据信号导出的所述信号。
25.根据条款24所述的装置，还包括：
与所述第一PMOS晶体管串联耦合的第三PMOS晶体管；和
与所述第二PMOS晶体管串联耦合的第四PMOS晶体管，其中所述第三PMOS晶体管栅极耦合到写入多路复用信号，并且其中所述第四PMOS晶体管栅极耦合到所述写入多路复用信号。
26.一种片上系统(SOC)，包括：
存储器阵列，所述存储器阵列具有按多个列布置的多个存储器单元；和
耦合到所述多个列的多个写入驱动器电路，其中所述写入驱动器电路中的第一写入驱动器电路包括：
耦合到所述列中的第一列的第一位线和第二位线；
与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)，其中所述第一位线耦合到所述第一NMOS晶体管和所述第一PMOS晶体管两者；
用于根据使能信号和从数据信号导出的信号将第一控制信号提供给所述第一NMOS晶体管的栅极的装置；
与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD，其中所述第二位线耦合到所述第二NMOS晶体管和所述第二PMOS晶体管两者；和
用于根据所述使能信号和从互补数据信号导出的信号将第二控制信号提供给所述第二NMOS晶体管的栅极的装置。
27.根据条款26所述的SOC，其中用于提供所述第一控制信号的所述装置包括第一NOR门，并且其中用于提供第二控制信号的所述装置包括第二NOR门。
28.根据条款26至27所述的SOC，其中用于提供所述第一控制信号的所述装置和用于提供第二控制信号的所述装置包括静态互补金属氧化物半导体(CMOS)电路。
29.根据条款26至28所述的SOC，其中从所述数据信号导出的所述信号还从第三控制信号导出，并且其中从所述互补数据信号导出的所述信号还从所述第三控制信号导出。
30.根据条款29所述的SOC，其中用于提供第一控制信号的所述装置和用于提供第二控制信号的所述装置被配置为根据所述第三控制信号使所述第一位线和所述第二位线浮动。

Claims (30)

1.一种操作半导体器件的方法，所述方法包括：
将位写入到存储器单元，包括：
导通第一PMOS晶体管，其中所述第一PMOS晶体管与第一NMOS晶体管串联耦合，其中导通所述第一PMOS晶体管将第一位线耦合到电源(VDD)的电压电平；
关断所述第一NMOS晶体管，其中所述第一NMOS晶体管由将第一控制信号提供给所述第一NMOS晶体管的栅极的第一逻辑电路控制，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收使能信号的第二输入，其中关断所述第一NMOS晶体管使所述第一位线与地隔离；
关断与第二NMOS晶体管串联耦合的第二PMOS晶体管，
包括使第二位线与VDD隔离；以及
导通第二NMOS晶体管，其中所述第二NMOS晶体管由将第二控制信号提供给所述第二NMOS晶体管的栅极的第二逻辑电路控制，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述使能信号的第四输入，其中导通所述第二NMOS晶体管将所述第二位线耦合到地。
2.根据权利要求1所述的方法，其中所述使能信号包括写入多路复用信号。
3.根据权利要求1所述的方法，还包括：
执行其中所述第一位线和所述第二位线处于浮动电压的屏蔽操作，包括：
响应于写入屏蔽信号，关断所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管。
4.根据权利要求1所述的方法，还包括：
根据所述使能信号而取消选择所述存储器单元，包括关断所述第一NMOS晶体管、所述第二NMOS晶体管、与所述第一PMOS晶体管串联耦合的第三PMOS晶体管，以及与所述第二PMOS晶体管串联耦合的第四PMOS晶体管。
5.根据权利要求1所述的方法，其中导通所述第一PMOS晶体管包括通过反相逻辑电路将所述第二控制信号施加到所述第一PMOS晶体管的栅极。
6.根据权利要求1所述的方法，其中关断所述第二PMOS晶体管包括通过反相逻辑电路将所述第一控制信号施加到所述第二PMOS晶体管的栅极。
7.根据权利要求1所述的方法，其中导通所述第一PMOS晶体管包括将从所述互补数据信号导出的所述信号施加到所述第一PMOS晶体管的栅极。
8.根据权利要求1所述的方法，其中关断所述第二PMOS晶体管包括将从所述数据信号导出的所述信号施加到所述第二PMOS晶体管的栅极。
9.根据权利要求1所述的方法，其中从所述数据信号导出的所述信号还从写入屏蔽信号导出，并且其中从所述互补数据信号导出的所述信号还从所述写入屏蔽信号导出。
10.一种静态随机存取存储器(SRAM)写入电路，包括：
与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)；
与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD；
第一位线，所述第一位线耦合到所述第一NMOS晶体管与所述第一PMOS晶体管之间的第一节点；
第二位线，所述第二位线耦合到所述第二NMOS晶体管与所述第二PMOS晶体管之间的第二节点；
第一逻辑电路，所述第一逻辑电路被配置为将第一控制信号提供给所述第一NMOS晶体管的栅极，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收写入使能信号的第二输入；和
第二逻辑电路，所述第二逻辑电路被配置为将第二控制信号提供给所述第二NMOS晶体管的栅极，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述写入使能信号的第四输入。
11.根据权利要求10所述的SRAM写入电路，其中所述第一控制信号通过第一反相逻辑电路施加到所述第二PMOS晶体管，并且其中所述第二控制信号通过第二反相逻辑电路施加到所述第一PMOS晶体管。
12.根据权利要求10所述的SRAM写入电路，其中所述第一PMOS晶体管耦合到从所述互补数据信号导出的所述信号，并且其中所述第二PMOS晶体管耦合到从所述数据信号导出的所述信号。
13.根据权利要求12所述的SRAM写入电路，还包括：
与所述第一PMOS晶体管串联的第三PMOS晶体管；和
与所述第二PMOS晶体管串联的第四PMOS晶体管，其中所述第三PMOS晶体管栅极耦合到所述写入使能信号，并且其中所述第四PMOS晶体管栅极耦合到所述写入使能信号。
14.根据权利要求10所述的SRAM写入电路，其中所述第一逻辑电路包括NOR门。
15.根据权利要求10所述的SRAM写入电路，其中所述第一逻辑电路和所述第二逻辑电路是静态互补金属氧化物半导体(CMOS)电路。
16.根据权利要求10所述的SRAM写入电路，其中从所述数据信号导出的所述信号还从第三控制信号导出，并且其中从所述互补数据信号导出的所述信号还从所述第三控制信号导出。
17.根据权利要求16所述的SRAM写入电路，其中所述第一逻辑电路和所述第二逻辑电路被配置为根据所述第三控制信号关断所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管。
18.根据权利要求10所述的SRAM写入电路，其中：
当所述写入使能信号为高时，所述第一控制信号和所述第二控制信号是互补的；并且
当所述写入使能信号为低时，所述第一控制信号和所述第二控制信号两者都为低。
19.根据权利要求10所述的SRAM写入电路，其中所述写入使能信号是写入多路复用信号。
20.一种装置，包括：
存储器阵列，所述存储器阵列具有按多个列布置的多个存储器单元；和
耦合到所述多个列的多个写入驱动器电路，其中所述写入驱动器电路中的第一写入驱动器电路包括：
耦合到所述列中的第一列的第一位线和第二位线；
与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)，其中所述第一位线耦合到所述第一NMOS晶体管和所述第一PMOS晶体管两者；
第一逻辑电路，所述第一逻辑电路被配置为将第一控制信号提供给所述第一NMOS晶体管的栅极，所述第一逻辑电路具有被配置为接收从数据信号导出的信号的第一输入和被配置为接收使能信号的第二输入；
与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD，其中所述第二位线耦合到所述第二NMOS晶体管和所述第二PMOS晶体管两者；和
第二逻辑电路，所述第二逻辑电路被配置为将第二控制信号提供给所述第二NMOS晶体管的栅极，所述第二逻辑电路具有被配置为接收从互补数据信号导出的信号的第三输入和被配置为接收所述使能信号的第四输入。
21.根据权利要求20所述的装置，还包括控制器和列解码器，其中所述控制器被配置为使所述列解码器生成所述使能信号。
22.根据权利要求21所述的装置，其中所述使能信号包括写入多路复用信号。
23.根据权利要求20所述的装置，其中所述第一控制信号通过第一反相逻辑电路施加到所述第二PMOS晶体管，并且其中所述第二控制信号通过第二反相逻辑电路施加到所述第一PMOS晶体管。
24.根据权利要求20所述的装置，其中所述第一PMOS晶体管耦合到从所述互补数据信号导出的所述信号，并且其中所述第二PMOS晶体管耦合到从所述数据信号导出的所述信号。
25.根据权利要求24所述的装置，还包括：
与所述第一PMOS晶体管串联耦合的第三PMOS晶体管；和
与所述第二PMOS晶体管串联耦合的第四PMOS晶体管，其中所述第三PMOS晶体管和所述第四PMOS晶体管两者都栅极耦合到写入使能信号。
26.一种片上系统(SOC)，包括：
存储器阵列，所述存储器阵列具有按多个列布置的多个存储器单元；和
耦合到所述多个列的多个写入驱动器电路，其中所述写入驱动器电路中的第一写入驱动器电路包括：
耦合到所述列中的第一列的第一位线和第二位线；
与第一PMOS晶体管串联耦合的第一NMOS晶体管，所述第一NMOS晶体管耦合到地，并且所述第一PMOS晶体管耦合到电源(VDD)，其中所述第一位线耦合到所述第一NMOS晶体管和所述第一PMOS晶体管两者；
用于根据使能信号和从数据信号导出的信号将第一控制信号提供给所述第一NMOS晶体管的栅极的装置；
与第二PMOS晶体管串联耦合的第二NMOS晶体管，所述第二NMOS晶体管耦合到地，并且所述第二PMOS晶体管耦合到所述VDD，其中所述第二位线耦合到所述第二NMOS晶体管和所述第二PMOS晶体管两者；和
用于根据所述使能信号和从互补数据信号导出的信号将第二控制信号提供给所述第二NMOS晶体管的栅极的装置。
27.根据权利要求26所述的SOC，其中用于提供所述第一控制信号的所述装置包括第一NOR门，并且其中用于提供第二控制信号的所述装置包括第二NOR门。
28.根据权利要求26所述的SOC，其中用于提供所述第一控制信号的所述装置和用于提供第二控制信号的所述装置包括静态互补金属氧化物半导体(CMOS)电路。
29.根据权利要求26所述的SOC，其中从所述数据信号导出的所述信号还从第三控制信号导出，并且其中从所述互补数据信号导出的所述信号还从所述第三控制信号导出。
30.根据权利要求29所述的SOC，其中用于提供第一控制信号的所述装置和用于提供第二控制信号的所述装置被配置为根据所述第三控制信号使所述第一位线和所述第二位线浮动。
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