KR100343138B1 - 기입 마스킹 기능을 갖는 반도체 메모리 장치 및 그 기입 마스킹 방법 - Google Patents

기입 마스킹 기능을 갖는 반도체 메모리 장치 및 그 기입 마스킹 방법 Download PDF

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Abstract

본 발명은 기입 마스킹 기능을 갖는 반도체 메모리 장치 및 그 기입 마스킹 방법에 관한 것이다. 본 발명은 다수개의 기입 비트라인들, 다수개의 기입 워드라인들, 다수개의 기입 드라이버들, 다수개의 모스 트랜지스터들, 다수개의 래취 회로들 및 다수개의 프리차지 제어부들을 구비한다. 다수개의 기입 드라이버들은 각각 입력 데이터와 기입 인에이블 신호 및 기입 마스킹 신호를 입력하고 상기 기입 인에이블 신호가 활성화되고 상기 기입 마스킹 신호가 비활성화되면 상기 입력 데이터를 출력하고 상기 기입 마스킹 신호가 활성화되면 상기 입력 데이터를 출력하지 않는다. 다수개의 래취 회로들은 각각 구동 능력이 큰 인버터와 구동 능력이 작은 인버터를 구비한다. 다수개의 프리차지 제어부들은 각각 다수개의 기입 비트라인들 중 하나에 연결되며 각각 프리차지 신호와 기입 마스킹 제어 신호를 입력하고 상기 프리차지 신호가 활성화되고 상기 기입 마스킹 제어 신호가 비활성화되면 상기 다수개의 기입 비트라인들 중 하나를 상기 구동 능력이 큰 인버터의 논리 문턱 전압 레벨로 프리차지시키고 상기 프리차지 신호가 비활성화되고 상기 기입 마스킹 제어 신호가 활성화되면 대응되는 기입 비트라인의 프리차지 구동 능력을 더 크게 해준다. 상기 본 발명에 의하여 메모리 셀들은 기입 마스킹 모드에서 정확하게 마스킹된다.

Description

기입 마스킹 기능을 갖는 반도체 메모리 장치 및 그 기입 마스킹 방법{Semiconductor Memory Device Having Write Masking Function and the Write Masking Method}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 스태틱 램을 가지며 상기 스태틱 램에 기입 마스킹 기능이 확실하게 수행되는 반도체 메모리 장치 및 그의 기입 마스킹 방법에 관한 것이다.
설계 및 타이밍 제어를 용이하게 하기 위하여 데이터를 저장하는 메모리 셀로써 구동 능력이 큰 인버터와 구동 능력이 작은 인버터를 래취 형태로 구현하여 사용하기도 한다. 이 때, 상기 메모리 셀에 데이터를 기입하거나 또는 상기 메모리 셀로부터 데이터를 독출하기 위하여 기입용 비트라인(bit-line)과 독출용 비트라인은 각각 하나의 전선으로 구성된다. 이와 같은 구조에서 하나의 독출용 워드라인에 다수개의 메모리 셀들이 연결된다. 그래서 상기 하나의 워드라인이 활성화되면 상기 다수개의 메모리 셀들이 동시에 상기 기입용 비트라인과 결합된다. 때문에 기입 마스킹 모드(Write Masking Mode)에서 하나의 메모리 셀에 데이터를 기입할 때 다른 메모리 셀은 마스킹이 수행되지 않는 문제점이 발생할 수가 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 기입 마스킹이 정확하게 수행되는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 반도체 메모리 장치에 적합한 기입 마스킹 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블록도.
도 2는 도 1의 스태틱 램의 회로도.
도 3은 도 1의 제1 기입 드라이버 및 제1 프리차지 제어부의 회로도.
도 4a는 도 3에 도시된 프리차지 신호가 활성화되고 기입 마스킹 제어 신호가 비활성화될 때의 제1 프리차지 제어부의 등가 회로도.
도 4b는 도 3에 도시된 프리차지 신호가 비활성화되고 기입 마스킹 제어 신호가 활성화될 때의 제1 프리차지 제어부의 등가 회로도.
도 5a는 상기 도 1에 도시된 반도체 메모리 장치가 정상 기입 모드일 때의 신호들의 타이밍도.
도 5b는 상기 도 1에 도시된 반도체 메모리 장치가 기입 마스킹 모드일 때의 신호들의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은, 다수개의 기입 비트라인들, 다수개의 기입 워드라인들, 다수개의 기입 드라이버들, 다수개의 모스 트랜지스터들, 다수개의 래취 회로들 및 다수개의 프리차지 제어부들을 구비한다.
다수개의 기입 드라이버들은 상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 입력 데이터와 기입 인에이블 신호 및 기입 마스킹 신호를 입력하고 상기 기입 인에이블 신호가 활성화되고 상기 기입 마스킹 신호가 비활성화되면 상기 입력 데이터를 출력하고 상기 기입 마스킹 신호가 활성화되면 상기 입력 데이터를 출력하지 않는다.
다수개의 모스 트랜지스터들은 각각 상기 다수개의 비트라인들 중 하나와 상기 다수개의 기입 워드라인들 중 하나에 연결되며 상기 다수개의 기입 워드라인들 중 하나에 인가되는 신호에 의해 게이팅된다.
다수개의 래취 회로들은 각각 상기 다수개의 모스 트랜지스터들 중 하나에 연결되며 각각 구동 능력이 큰 인버터와 구동 능력이 작은 인버터를 구비하고 상기 다수개의 모스 트랜지스터들과 함께 다수개의 메모리 셀들을 구성한다.
다수개의 프리차지 제어부들은 상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 프리차지 신호와 기입 마스킹 제어 신호를 입력하고 상기 프리차지 신호가 활성화되고 상기 기입 마스킹 제어 신호가 비활성화되면 상기 다수개의 기입 비트라인들 중 하나를 상기 구동 능력이 큰 인버터의 논리 문턱 전압 레벨로 프리차지시키고 상기 프리차지 신호가 비활성화되고 상기 기입 마스킹 제어 신호가 활성화되면 대응되는 기입 비트라인의 프리차지 구동 능력을 더 크게 해준다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한, 다수개의 기입 비트라인들, 다수개의 기입 워드라인들, 상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 입력 데이터와 기입 인에이블 신호 및 기입 마스킹 신호를 입력하고 상기 기입 인에이블 신호가 활성화되고 상기 기입 마스킹 신호가 비활성화되면 상기 입력 데이터를 출력하고 상기 기입 마스킹 신호가 활성화되면 상기 입력 데이터를 출력하지 않는 다수개의 기입 드라이버들, 각각 상기 다수개의 기입 비트라인들 중 하나와 상기 다수개의 기입 워드라인들 중 하나에 연결되며 상기 다수개의 기입 워드라인들 중 하나에 인가되는 신호에 의해 게이팅되는 다수개의 모스 트랜지스터들, 각각 상기 다수개의 모스 트랜지스터들 중 하나에 연결되며 각각 구동 능력이 큰 인버터와 구동 능력이 작은 인버터로 구성된 래취 회로를 구비하는 다수개의 메모리 셀들, 상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 프리차지 신호와 기입 마스킹 제어 신호를 입력하고 상기 프리차지 신호가 활성화되고 상기 기입 마스킹 제어 신호가 비활성화되면 상기 다수개의 기입 비트라인들 중 하나를 상기 구동 능력이 큰 인버터의 논리 문턱 전압 레벨로 프리차지시키고 상기 프리차지 신호가 비활성화되고 상기 기입 마스킹 제어 신호가 활성화되면 대응되는 기입 비트라인의 프리차지 구동 능력을 더 크게 해주는 다수개의 프리차지 제어부들, 다수개의 독출 비트라인들, 다수개의 독출 워드라인들, 각각 상기 다수개의 독출 비트라인들 중 하나와 상기 다수개의 독출 워드라인들 중 하나 및 상기 다수개의 메모리 셀들 중 하나에 연결되며 상기 다수개의 독출 워드라인들 중 하나에 인가되는 신호에 의해 게이팅되는 다른 다수개의 모스 트랜지스터들, 및 상기 다수개의 독출 비트라인들 중 하나에 연결되며 상기 다수개의 독출 비트라인들 중 하나에 실린 데이터를 버퍼링하는 다수개의 출력 버퍼들을 구비한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 다수개의 기입 비트라인들, 다수개의 독출 비트라인들, 각각 상기 다수개의 기입 비트라인들 중 하나를 통해서 입력되는 데이터를 저장하고 상기 저장된 데이터를 각각 상기 다수개의 독출 비트라인들 중 하나를 통해서 출력하는 다수개의 래취 회로들을 구비하고, 상기 각 래취 회로는 상기 입력되는 데이터를 반전시키는 구동 능력이 큰 인버터 및 상기 구동 능력이 큰 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결되는 구동 능력이 작은 인버터를 구비하는 반도체 메모리 장치의 기입 마스킹 방법에 있어서, 클럭 신호가 제1 전압 레벨에서 제2 전압 레벨로 전환되는 단계, 상기 다수개의 기입 비트라인들을 상기 구동 능력이 큰 인버터의 논리 문턱 전압 레벨과 동일한 전압 레벨로 소정 시간 프리차지시키는 단계, 상기 다수개의 기입 비트라인들 중 선택된 기입 비트라인과 상기 구동 능력이 큰 인버터들 중 선택된 인버터의 입력단이 전기적으로 연결되는 단계, 및 상기 선택된 기입 비트라인을 상기 구동 능력이 큰 인버터의 입력 전압 레벨로 구동하는 단계를 포함한다.
상기 본 발명의 반도체 메모리 장치에 의하여 기입 마스킹 모드에서 메모리 셀들은 정확하게 마스킹된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 도시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치(101)는 제1 내지 제n 입력 버퍼들(DIB1∼DIBn), 제1 내지 제n 기입 드라이버들(WD1∼WDn), 제1 내지 제n 프리차지 제어부들(PRC1∼PRCn), 제1 내지 제n 출력 버퍼들(DOB1∼DOBn) 및 스태틱 램(111)을 구비한다.
제1 내지 제n 입력 버퍼들(DIN1∼DINn)은 클럭 신호(CLK)에 동기되어 입력 데이터(DIN1∼DINn)의 전압 레벨을 스태틱 램(111)에 적합한 전압 레벨로 변환하여 데이터(PDIN1∼PDINn)로써 출력한다.
제1 내지 제n 출력 버퍼들(DOUT1∼DOUTn)은 클럭 신호(DQCLK)에 동기되어 스태틱 램(111)으로부터 출력되는 데이터의 전압 레벨을 외부 시스템에 적합한 전압 레벨로 변환하여 출력 데이터(DOUT1∼DOUTn)로써 출력한다.
스태틱 램(111)은 입력되는 데이터를 저장한다. 도 2를 참조하면, 스태틱 램(111)은 다수개의 메모리 셀들(211, 212, 213, 214,…), 다수개의 독출 워드라인들(RWL1, RWL2,…), 다수개의 기입 워드라인들(WWL1, WWL2,…), 다수개의 독출 비트라인들(RBL1, RBL2,…) 및 다수개의 기입 비트라인들(WBL1, WBL2,…)을 구비한다. 다수개의 메모리 셀들(211, 212, 213, 214,…)은 그 구조 및 동작이 동일하므로 중복을 피하기 위해 하나의 메모리 셀(211)에 대해서만 설명하기로 한다.
메모리 셀(211)은 래취 회로(221)와 NMOS 트랜지스터들(231, 232)을 구비한다. NMOS 트랜지스터(231)의 게이트는 기입 워드라인(WWL1)에 연결되고 NMOS 트랜지스터(231)의 드레인은 기입 비트라인(WBL1)에 연결된다. 따라서, NMOS 트랜지스터(231)는 기입 워드라인(WWL1)이 NMOS 트랜지스터(231)의 문턱 전압보다 높은 전압 레벨로써 활성화되면 턴온(turn-on)되고, 기입 워드라인(WWL1)이 NMOS 트랜지스터(231)의 문턱 전압보다 낮은 전압 레벨로써 비활성화되면 턴오프(turn-off)된다. 래취 회로(221)는 NMOS 트랜지스터(231)에 연결되며 구동 능력이 큰 인버터(251)와 구동 능력이 작은 인버터(261)로 구성한다. 구동 능력이 큰 인버터(251)의 출력단과 입력단에 구동 능력이 작은 인버터(261)의 입력단과 출력단이 연결된다. 따라서, 래취 회로(221)는 NMOS 트랜지스터(231)를 통해서 입력되는 데이터를 저장하며, 데이터를 출력할 때는 저장된 데이터의 전압 전달 특성을 크게 하여 출력한다. 래취 회로(221)는 입력되는 데이터를 반전시켜서 출력한다. NMOS 트랜지스터(241)는 래취 회로(221)와 독출 비트라인(RBL1) 및 독출 워드라인(RWL1)에 연결된다. NMOS 트랜지스터(241)는 독출 워드라인(RWL1)이 NMOS 트랜지스터(241)의 문턱 전압보다 높은 전압 레벨로써 활성화되면 턴온되어 래취 회로(221)에 저장된 데이터를 독출 비트라인(RBL1)으로 전달하고, 독출 워드라인(RWL1)이 NMOS 트랜지스터(241)의 문턱 전압보다 낮은 전압 레벨로써 비활성화되면 턴오프되어 래취 회로(221)에 저장된 데이터가 독출 비트라인(RBL1)으로 전달되는 것을 차단한다. 기입 비트라인들(WBL1∼WBLn)과 독출 비트라인(RBL1∼RBLn) 사이에는 다수개의 메모리 셀들 예컨대, 6개 이상의 메모리 셀들이 연결된다.
제1 내지 제n 기입 드라이버들(WD1∼WDn)은 기입 인에이블 신호(WEN)와 기입 마스킹 신호들(IOM1∼IOMn) 및 데이터(PDIN1∼PDINn)를 입력하며, 기입 인에이블신호(WEN)와 기입 마스킹 신호들(IOM1∼IOMn)에 의해 제어되어 데이터(PDIN1∼PDINn)를 반전시켜서 출력한다. 제1 내지 제n 기입 드라이버들(WD1∼WDn)은 데이터(PDIN1∼PDINn)를 강화시켜서 기입 비트라인들(WBL1, WBL2,…)에 실어줌으로써, 데이터(PDIN1∼PDINn)가 메모리 셀들(211, 212, 213, 214,…)에 안정적으로 기입되도록 한다. 제1 내지 제n 기입 드라이버들(WD1∼WDn)은 그 구조 및 동작이 동일하므로 중복을 피하기 위해 제1 기입 드라이버(WD1)에 대해서만 설명하기로 한다. 제1 기입 드라이버(WD1)의 회로가 도 3에 도시되어있다.
도 3을 참조하면, 제1 기입 드라이버(WD1)는 인버터들(311∼313), 낸드 게이트(NAND Gate)(321), PMOS 트랜지스터들(341, 342) 및 NMOS 트랜지스터들(351, 352)을 구비한다. 인버터(311)는 기입 마스킹 신호(IOM1)를 반전시킨다. 낸드 게이트(321)는 인버터(311)의 출력과 기입 인에이블 신호(WEN)를 부정논리곱하여 출력한다. 인버터(312)는 낸드 게이트(321)의 출력을 반전시키고, 인버터(313)는 인버터(312)의 출력을 반전시킨다. PMOS 트랜지스터들(341, 342)과 NMOS 트랜지스터들(351, 352)은 인버터 역할을 한다. 따라서, 인버터(312)의 출력이 논리 하이(logic high)이면 PMOS 트랜지스터(341)와 NMOS 트랜지스터(352)는 턴온되므로 데이터(PDIN1)는 반전되어 노드(N3)에서 출력되고, 인버터(312)의 출력이 논리 로우(logic low)이면 PMOS 트랜지스터(341)와 NMOS 트랜지스터(352)는 턴오프되므로 데이터(PDIN1)는 노드(N3)로 전달되지 않는다. 이와 같이 인버터(312)의 출력이 논리 로우이면 노드(N3)는 기입 인에이블 신호(WEN)에 관계없이 부유(floating)된다.
이와 같이, 제1 기입 드라이버(WD1)는 기입 인에이블 신호(WEN)가 논리 하이로써 활성화되고 기입 마스킹 신호(IOM1)가 논리 로우로써 비활성화되면 데이터(PDIN1)를 반전시켜서 출력한다. 만일 기입 마스킹 신호(IOM1)가 논리 하이로써 활성화되면, 제1 기입 드라이버(WD1)는 기입 인에이블 신호(WEN)의 논리 상태에 관계없이 데이터(PDIN1)를 노드(N3)로 전달하지 않는다. 이 때, 기입 비트라인(WBL1)은 부유(floating)된다.
제1 내지 제n 프리차지 제어부들(PRC1∼PRCn)은 기입 비트라인들(WBL1∼WBLn)에 연결되며, 프리차지 신호(PRCHG)와 기입 마스킹 제어 신호들(IOM1D∼IOMnD)을 입력한다. 제1 내지 제n 프리차지 제어부들(PRC1∼PRCn)은 프리차지 신호(PRCHG)와 기입 마스킹 제어 신호들(IOM1D∼IOMnD)의 활성화 여부에 따라 그 회로 구성이 도 4a 또는 도 4b로 변형된다. 제1 내지 제n 프리차지 제어부들(PRC1∼PRCn)은 그 구조 및 동작이 동일하므로 중복을 피하기 위해 제1 프리차지 제어부(PRC1)에 대해서만 설명하기로 한다. 제1 프리차지 제어부(PRC1)의 회로가 도 3에 도시되어있다.
도 3을 참조하면, 제1 프리차지 제어부(PRC1)는 인버터들(371, 372)과 스위치들(361∼363)을 구비한다. 스위치들(361,362)은 프리차지 신호(PRCHG)가 논리 하이로 되면 온(on)되고, 프리차지 신호(PRCHG)가 논리 로우로 되면 오프(off)된다. 스위치(363)는 기입 마스킹 제어 신호(IOM1D)가 논리 하이로 되면 온되고, 기입 마스킹 제어 신호(IOM1D)가 논리 로우로 되면 오프된다. 제1 프리차지 제어부(PRC1)는 프리차지 신호(PRCHG)가 논리 하이로 되고 기입 마스킹 제어 신호(IOM1D)가 논리 로우로 되면 도 4a와 같은 회로로 구성되고, 프리차지 신호(PRCHG)가 논리 로우로 되고 기입 마스킹 제어 신호(IOM1D)가 논리 하이로 되면 도 4b와 같은 회로로 구성된다.
제1 프리차지 제어부(PRC1)가 도 4a와 같이 구성될 경우, 기입 비트라인(WBL1)은 소정 전압 레벨로 프리차지된다. 이 때, 인버터들(371, 372)은 구동 능력이 큰 인버터(도 2의 251)와 동일한 크기로 형성되기 때문에 그 전압 전달 특성과 논리 문턱 전압도 구동 능력이 큰 인버터(도 2의 251)와 동일하다. 따라서, 기입 비트라인(WBL1)은 구동 능력이 큰 인버터(도 2의 251)의 논리 문턱 전압과 동일한 전압 레벨로 프리차지된다. 여기서, 인버터들(371, 372)은 각각 크기가 동일한 다수개의 인버터들로 구성될 수가 있으며, 이 때 기입 비트라인(WBL1)은 구동 능력이 큰 인버터(도 2의 251)의 논리 문턱 전압 레벨로 강력하게 프리차지된다.
제1 프리차지 제어부(PRC1)가 도 4b와 같이 구성될 경우, 기입 비트라인(WBL1)은 특정 전압 레벨로 빠르게 구동된다. 예컨대, 기입 비트라인(WBL1)이 구동 능력이 큰 인버터(도 2의 251)의 문턱 전압 레벨로 프리차지되어있다가 외부에서 접지 전압(Vss) 또는 전원 전압(Vcc)이 인가될 경우 기입 비트라인(WBL1)은 인버터들(371, 372)에 의해 매우 빠른 속도로 접지 전압(Vss) 레벨 또는 전원 전압(Vcc) 레벨로 차지(charge)된다.
도 1에 도시된 반도체 메모리 장치(101)가 정상 기입 모드일 때의 신호들의 타이밍도가 도 5a에 도시된다. 도 5a를 참조하여, 기입 비트라인(WBL1)에 연결된다수개의 메모리 셀들(도 2의 211, 213,…) 중 메모리 셀(211)에 데이터(PDIN1)가 기입되는 것에 관한 회로들의 동작을 설명하기로 한다.
반도체 메모리 장치(101)가 정상 기입 모드이면, 기입 마스킹 신호(IOM1)와 기입 마스킹 제어 신호(IOM1D)는 논리 로우로써 비활성화 상태로 유지된다. 클럭 신호(CLK)가 제1 레벨에서 제2 레벨로 전환되면, 예컨대 논리 로우에서 논리 하이로 전환되면, 프리차지 신호(PRCHG)가 활성화된다. 프리차지 신호(PRCHG)가 활성화되면 제1 프리차지 제어부(PRC1)는 도 4a와 같은 형태로 구성되므로, 기입 비트라인(WBL1)은 구동 능력이 큰 인버터(도 2의 251)의 논리 문턱 전압과 동일한 전압 레벨로 프리차지된다. 클럭 신호(CLK)가 논리 로우에서 논리 하이로 되면 또한 제1 입력 버퍼(DIB1)로부터 데이터(PDIN1)가 출력되어 제1 기입 드라이버(WD1)에 인가된다. 그러다가, 소정 시간(t1) 후에 프리차지 신호(PRCHG)가 비활성화되면 기입 인에이블 신호(WEN)와 기입 워드라인(WWL1)은 논리 하이로 활성화된다. 기입 인에이블 신호(WEN)가 논리 하이로 되면 인버터(도 3의 312)의 출력이 논리 하이로 되므로 데이터(PDIN1)는 반전되어서 노드(N3)에 논리 로우로써 발생한다. 이 때, 만일 데이터(PDIN1)가 논리 로우이면 노드(N3)에는 논리 하이가 발생한다. 노드(N3)가 논리 로우이므로 기입 비트라인(WBL1)은 프리차지 상태에서 논리 로우로 낮아지고 이것은 NMOS 트랜지스터(도 2의 231)를 통하여 래취 회로(221)에 저장된다.
상기 도 1에 도시된 반도체 메모리 장치(101)가 기입 마스킹 모드일 때의 신호들의 타이밍도가 도 5b에 도시되어있다. 도 5b를 참조하여, 먼저 메모리 셀(211)에 논리 로우 데이터를 기입한 상태에서 메모리 셀(213)에 논리 하이 데이터를 기입하고 다음에 메모리 셀(212)에 논리 하이 데이터를 기입하고자할 경우에 메모리 셀(211)을 마스킹하기 위한 반도체 메모리 장치(101)의 동작을 설명하고자 한다.
클럭 신호(CLK)가 제1 레벨에서 제2 레벨로 전환되면 즉, 논리 로우에서 논리 하이로 전환되면, 프리차지 신호(PRCHG)는 활성화되고, 데이터(DIN2)는 제2 입력 버퍼(DIB2)를 통하여 제2 기입 드라이버(WD2)로 입력되며, 기입 마스킹 신호(IOM1)는 논리 하이로써 활성화된다. 기입 마스킹 신호(IOM1)가 활성화됨에 따라 인버터(도 2의 312)의 출력은 기입 인에이블 신호(WEN)에 관계없이 논리 로우로 된다. 그러면, PMOS 트랜지스터(도 3의 341)와 NMOS 트랜지스터(도 3의 352)가 턴오프되어 기입 비트라인(WBL1)은 부유된다. 부유된 기입 비트라인(WBL1)은 프리차지 신호(PRCHG)가 활성화 상태로 됨에 따라 제1 프리차지 제어부(PRC1)에 의해 프리차지된다. 즉, 프리차지 신호(PRCHG)는 활성화되고 기입 마스킹 제어 신호(IOM1D)는 논리 로우로써 비활성화 상태이므로 제1 프리차지 제어부(PRC1)는 도 4a와 같은 회로로 구성되고 그에 따라 기입 비트라인(WBL1)은 구동 능력이 큰 인버터(도 2의 251)의 논리 문턱 전압 레벨과 동일한 전압 레벨로 프리차지된다.
그러다가, 소정 시간(t1) 후에 프리차지 신호(PRCHG)가 비활성화되면 기입 인에이블 신호(WEN)와 기입 워드라인(WWL1) 및 기입 마스킹 제어 신호(IOM1D)는 논리 하이로 활성화된다. 여기서, 비록 기입 인에이블 신호(WEN)가 논리 하이로 되더라도, 기입 마스킹 신호(IOM1)가 활성화 상태이므로, 제1 기입 드라이버(WD1)는 동작에 아무런 변화를 가져오지 않는다. 그리고, 기입 워드라인(WWL1)은 외부 어드레스에 의해 선택된다. 기입 워드라인(WWL1)이 활성화되면 NMOS 트랜지스터(도 2의231)는 턴온되고, 그로 인하여 래취 회로(도 2의 221)가 기입 비트라인(WBL1)에 전기적으로 연결된다. 접지 전압(Vss) 레벨로 차지된 래취 회로(도 2의 221)의 입력단은 기입 비트라인(WBL1)의 프리차지 전압에 의해 점차 상승하여 기입 비트라인(WBL1)의 프리차지 전압 레벨 가까이 높아진다.
그러다가, 기입 마스킹 제어 신호(IOM1D)가 활성화되어 제1 프리차지 제어부(PRC1)가 도 4b와 같은 형태로 변형됨에 따라, 기입 비트라인(WBL1)은 프리차지 전압 레벨에서 접지 전압(Vss) 레벨로 낮아지고, 그로 인하여 래취 회로(도 2의 221)의 입력단은 접지 전압(Vss) 레벨로 다시 급격하게 낮아진다. 반대로, 만일 래취 회로(도 2의 221)의 입력단이 전원 전압(Vcc) 레벨이면 래취 회로(도 2의 221)의 입력단은 기입 비트라인(WBL1)의 프리차지 전압 레벨에 가깝게 낮아지다가 다시 전원 전압(Vcc) 레벨로 급격하게 높아진다. 이와 같은 동작에 의해 래취 회로(도 2의 221)의 입력단은 원래 상태의 접지 전압(Vss) 레벨로 유지된다. 즉, 메모리 셀(211)은 정확하게 마스킹된다. 메모리 셀(211)이 마스킹되는 동안 메모리 셀(212)에는 정상 동작 모드에 의해 데이터(PDIN2)가 기입된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 반도체 메모리 장치(101)는 제1 내지 제n 프리차지 제어부들(PRC1∼PRCn))을 구비하여 다수개의 메모리 셀들(211, 212, 213, 214,…)에 데이터(PDIN1∼PDINn)를 기입하기 전에 미리 기입 비트라인들(WBL1∼WBLn)을 구동 능력이 큰 인버터(251)의 논리 문턱 전압 레벨과 동일한 전압으로 프리차지시킴으로써 기입 마스킹 신호들(IOM1∼IOMn) 중 일부가 활성화될 때 대응되는 메모리 셀(들)은 정확하게 마스킹된다.

Claims (5)

  1. 다수개의 기입 비트라인들;
    다수개의 기입 워드라인들;
    상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 입력 데이터와 기입 인에이블 신호 및 기입 마스킹 신호를 입력하고 상기 기입 인에이블 신호가 활성화되고 상기 기입 마스킹 신호가 비활성화되면 상기 입력 데이터를 출력하고 상기 기입 마스킹 신호가 활성화되면 상기 입력 데이터를 출력하지 않는 다수개의 기입 드라이버들;
    각각 상기 다수개의 비트라인들 중 하나와 상기 다수개의 기입 워드라인들 중 하나에 연결되며 상기 다수개의 기입 워드라인들 중 하나에 인가되는 신호에 의해 게이팅되는 다수개의 모스 트랜지스터들;
    각각 상기 다수개의 모스 트랜지스터들 중 하나에 연결되며 각각 구동 능력이 큰 인버터와 구동 능력이 작은 인버터를 구비하고 상기 다수개의 모스 트랜지스터들과 함께 다수개의 메모리 셀들을 구성하는 다수개의 래취 회로들; 및
    상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 프리차지 신호와 기입 마스킹 제어 신호를 입력하고 상기 프리차지 신호가 활성화되고 상기 기입 마스킹 제어 신호가 비활성화되면 상기 다수개의 기입 비트라인들 중 하나를 상기 구동 능력이 큰 인버터의 논리 문턱 전압 레벨로 프리차지시키고 상기 프리차지 신호가 비활성화되고 상기 기입 마스킹 제어 신호가 활성화되면 대응되는 기입 비트라인의 프리차지 구동 능력을 더 크게 해주는 다수개의 프리차지 제어부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 다수개의 기입 비트라인들;
    다수개의 기입 워드라인들;
    상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 입력 데이터와 기입 인에이블 신호 및 기입 마스킹 신호를 입력하고 상기 기입 인에이블 신호가 활성화되고 상기 기입 마스킹 신호가 비활성화되면 상기 입력 데이터를 출력하고 상기 기입 마스킹 신호가 활성화되면 상기 입력 데이터를 출력하지 않는 다수개의 기입 드라이버들;
    각각 상기 다수개의 기입 비트라인들 중 하나와 상기 다수개의 기입 워드라인들 중 하나에 연결되며 상기 다수개의 기입 워드라인들 중 하나에 인가되는 신호에 의해 게이팅되는 다수개의 모스 트랜지스터들;
    각각 상기 다수개의 모스 트랜지스터들 중 하나에 연결되며 각각 구동 능력이 큰 인버터와 구동 능력이 작은 인버터를 구비하고 상기 다수개의 모스 트랜지스터들과 함께 다수개의 메모리 셀들을 구성하는 다수개의 래취 회로들;
    상기 다수개의 기입 비트라인들 중 하나에 연결되며 각각 프리차지 신호와 기입 마스킹 제어 신호를 입력하고 상기 프리차지 신호가 활성화되고 상기 기입 마스킹 제어 신호가 비활성화면 상기 다수개의 기입 비트라인들 중 하나를 상기 구동 능력이 큰 인버터의 논리 문턱 전압 레벨로 프리차지시키고 상기 프리차지 신호가 비활성화되고 상기 기입 마스킹 제어 신호가 활성화되면 대응되는 기입 비트라인의 프리차지 구동 능력을 더 크게 해주는 다수개의 프리차지 제어부;
    다수개의 독출 비트라인들;
    다수개의 독출 워드라인들;
    각각 상기 다수개의 독출 비트라인들 중 하나와 상기 다수개의 독출 워드라인들 중 하나 및 상기 다수개의 메모리 셀들 중 하나에 연결되며 상기 다수개의 독출 워드라인들 중 하나에 인가되는 신호에 의해 게이팅되는 다른 다수개의 모스 트랜지스터들; 및
    상기 다수개의 독출 비트라인들 중 하나에 연결되며 상기 다수개의 독출 비트라인들 중 하나에 실린 데이터를 버퍼링하는 다수개의 출력 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 삭제
  5. 다수개의 기입 비트라인들, 다수개의 독출 비트라인들, 각각 상기 다수개의 기입 비트라인들 중 하나를 통해서 입력되는 데이터를 저장하고 상기 저장된 데이터를 각각 상기 다수개의 독출 비트라인들 중 하나를 통해서 출력하는 다수개의 래취 회로들을 구비하고, 상기 각 래취 회로는 상기 입력되는 데이터를 반전시키는 구동 능력이 큰 인버터 및 상기 구동 능력이 큰 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결되는 구동 능력이 작은 인버터를 구비하는 반도체 메모리 장치의 기입 마스킹 방법에 있어서,
    클럭 신호가 제1 전압 레벨에서 제2 전압 레벨로 전환되는 단계;
    상기 다수개의 기입 비트라인들을 상기 구동 능력이 큰 인버터의 논리 문턱 전압 레벨과 동일한 전압 레벨로 소정 시간 프리차지시키는 단계;
    상기 다수개의 기입 비트라인들 중 선택된 기입 비트라인과 상기 구동 능력이 큰 인버터들 중 선택된 인버터의 입력단이 전기적으로 연결되는 단계; 및
    상기 선택된 기입 비트라인을 상기 구동 능력이 큰 인버터의 입력 전압 레벨로 구동하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 기입 마스킹 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP3447640B2 (ja) * 1999-12-28 2003-09-16 日本電気株式会社 半導体記憶装置
KR100528468B1 (ko) * 2003-02-26 2005-11-15 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
US6975554B1 (en) * 2003-04-30 2005-12-13 Advanced Micro Devices, Inc. Method and system for providing a shared write driver
JP6780933B2 (ja) * 2015-12-18 2020-11-04 新光電気工業株式会社 端子構造、端子構造の製造方法、及び配線基板
US11011238B2 (en) 2018-06-28 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Floating data line circuits and methods
KR102638791B1 (ko) * 2018-09-03 2024-02-22 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11450359B1 (en) 2021-07-02 2022-09-20 Qualcomm Incorporated Memory write methods and circuits
CN114281150A (zh) * 2021-12-31 2022-04-05 芯动微电子科技(珠海)有限公司 一种钳位电路及ddr phy电路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594704A (en) * 1992-04-27 1997-01-14 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device

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