KR100528468B1 - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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KR100528468B1 KR10-2003-0012068A KR20030012068A KR100528468B1 KR 100528468 B1 KR100528468 B1 KR 100528468B1 KR 20030012068 A KR20030012068 A KR 20030012068A KR 100528468 B1 KR100528468 B1 KR 100528468B1
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Abstract

여기에 개시되는 반도체 메모리 장치는 쓰기 명령 신호의 입력에 응답하여 동작하며, 외부 데이터에 따라 입출력 라인 쌍들을 구동하는 구동 회로와; 입출력 라인 쌍들을 제 1 전압 (예를 들면, 전원 전압)으로 프리챠지하는 제 1 프리챠지 회로와; 입출력 라인 쌍들을 제 1 전압보다 낮은 제 2 전압 (예를 들면, 접지 전압)으로 프리챠지하는 제 2 프리챠지 회로와; 그리고 액티브 명령 신호의 입력에 응답하여 상기 제 1 프리챠지 회로를 비활성화시키고 상기 제 2 프리챠지 회로를 활성화시키는 타이밍 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 집적 회로 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 반도체 메모리 장치에 관한 것이다.
데이터를 저장하기 위해서, 반도체 메모리 장치들은 다양한 분야에서 사용되어 오고 있다. 특히, 반도체 메모리 장치들이 배터리에서 공급되는 전원을 이용하여 동작하는 전자 장치들에 적용됨에 따라, 전류 소모가 적은 반도체 메모리 장치들이 요구되고 있다. 반도체 메모리 장치에 있어서, 전류 소모를 줄이기 위한 다양한 방법들 중 하나는 쓰기 동작시 입출력 라인들을 구동하는 구동기의 구조를 변경하는 것이다. 예컨대, 입출력 라인을 구동하는 구동기는 풀업 트랜지스터로서 PMOS 트랜지스터 대신에 NMOS 트랜지스터를 사용한다. 풀업 트랜지스터로서 PMOS 트랜지스터를 사용하는 경우, 입출력 라인이 접지 전압에서 전원 전압으로 또는 전원 전압에서 접지 전압으로 스윙한다. 이에 반해서, 풀업 트랜지스터로서 NMOS 트랜지스터를 사용하는 경우, 입출력 라인은 접지 전압에서 (VCC-Vth) (Vth: NMOS 트랜지스터의 문턱 전압)으로 또는 (VCC-Vth)에서 접지 전압으로 스윙한다. 즉, 입출력 라인을 구동할 때 소모되는 전류가 감소될 수 있다.
풀업 트랜지스터로서 NMOS 트랜지스터를 채용하는 입출력 라인 구동 회로가 도 1에 도시되어 있다. 도 1을 참조하면, 입출력 라인 구동 회로 (10)는 입출력 라인들 (IO<0>, IOB<0>)을 각각 구동하기 위한 구동기들 (DRV1, DRV2)을 갖는다. 구동기들 (DRV1, DRV2) 각각은 풀업 및 풀다운 트랜지스터들로서 NMOS 트랜지스터들로 구성되어 있다. 입출력 라인들 (IO<0>, IOB<0>)에는 프리챠지 회로 (20)가 연결되며, 프리챠지 회로 (20)는 PMOS 트랜지스터들 (M5, M6, M7)로 구성된다. 프리챠지 회로 (20)이 활성화될 때, 입출력 라인들 (IO<0>, IOB<0>)은 전원 전압 (VCC)으로 프리챠지된다.
도 1에는 단지 한 쌍의 입출력 라인들에 대응하는 입출력 라인 구동 회로 및 프리챠지 회로가 도시되어 있다. 나머지 입출력 라인 쌍들에 대응하는 입출력 라인 구동 회로들 및 프리챠지 회로들 역시 도 1에 도시된 것과 동일하게 구성된다. 복수의 입출력 라인 쌍들은 복수의 메모리 블록들로 구성된 메모리 뱅크에 연결되며, 도 1은 하나의 메모리 뱅크에 대응한다.
외부 데이터를 메모리 뱅크에 저장하기 위해서, 먼저, 액티브 명령 신호 (PWR)가 활성화되고, 그 다음에 쓰기 명령 신호 (CBA_A)가 활성화된다. 쓰기 명령 신호 (CBA_A)가 활성화됨에 따라 입출력 라인 프리챠지 신호 (PIOPRB_A)가 비활성화됨과 동시에 쓰기 펄스 신호 (PDT_A)가 활성화된다.
쓰기 명령 신호 (CBA_A)가 활성화되기 이전에, 프리챠지 회로 (20)의 PMOS 트랜지스터들 (M5, M6, M7)은 턴 온되어 입출력 라인들 (IO<0>, IOB<0>)은 전원 전압 (VCC)으로 프리챠지된다. 쓰기 펄스 신호 (PDT_A)가 로우로 비활성화되어 있기 때문에, 구동기들 (DRV1, DRV2)의 NMOS 트랜지스터들 (M1-M4)은 모두 턴 오프된다.
쓰기 명령 신호 (CBA_A)가 활성화됨에 따라, 프리챠지 회로 (20)의 PMOS 트랜지스터들 (M5-M7)은 턴 오프되는 반면에, 구동기들 (DRV1, DRV2)의 NMOS 트랜지스터들 (M1-M4)은 입력 데이터 (DIO<0>)에 따라 선택적으로 턴 온된다. 예를 들면, 입력 데이터가 "1"일 때, NMOS 트랜지스터들 (M1, M4)는 턴 오프되는 반면에 NMOS 트랜지스터들 (M2, M3)은 턴 온된다. 이후, 모든 입력 데이터가 선택된 메모리 뱅크에 쓰여지면, 쓰기 명령 신호 (CBA_A)가 비활성화된다. 이는 입출력 라인 프리챠지 신호 (PIOPRB_A)가 로우로 활성화되게 한다. 따라서, 입출력 라인들 (IO<0>, IOB<0>)은 다시 전원 전압 (VCC)으로 프리챠지된다.
데이터 마스킹 신호 (PDMB)는 쓰기 동작이 수행되는 도중에 로우로 활성화될 수 있다. 데이터 마스킹 신호 (PDMB)가 활성화됨에 따라, 각 메모리 뱅크의 입출력 라인들은 전원 전압 (VCC)으로 프리챠지되고, 구동기들 (DRV1, DRV2)의 NMOS 트랜지스터들 (M1-M4)은 모두 턴 오프된다.
앞서 설명된 입출력 라인 제어 방식은 다음과 같은 문제점을 야기한다. 이는 도 2 내지 도 4에 의거하여 이하 설명될 것이다.
입력될 데이터가 입출력 라인 쌍에 처음으로 실릴 때, 한 쌍의 입출력 라인들 (또는 입출력 라인 쌍들) 간에 스큐가 생긴다. 입출력 라인들이 전원 전압 (VCC)으로 프리챠지되어 있기 때문에, 입출력 라인 구동 회로 (10)의 구동기 (DRV1 또는 DRV2)는 (VCC-Vth)으로 입출력 라인을 구동하지 못한다. 예를 들면, "1"의 데이터 (DIO<0>)가 입력될 때, 구동 회로 (10)의 NMOS 트랜지스터들 (M2, M3)이 턴 온된다. 입출력 라인 (IOB<0>)의 전압 (즉, 프리챠지된 전압: VCC)은 NMOS 트랜지스터 (M2)을 통해 접지 전압까지 방전된다. 이에 반해서, NMOS 트랜지스터 (M3)의 게이트 및 소오스 전압들이 모두 VCC이기 때문에, NMOS 트랜지스터 (M3)는 턴 오프된다. 따라서, 입출력 라인 (IOB<0>)의 전압 (즉, 프리챠지된 전압: VCC)은 그대로 유지된다. 이후, "0"의 데이터 (DIO<0>)가 입력될 때, 구동 회로 (10)의 NMOS 트랜지스터들 (M1, M4)이 턴 온된다. 이는 NMOS 트랜지스터 (M1)가 입출력 라인 (IOB<0>)을 (VCC-Vth)으로 구동하게 하고 NMOS 트랜지스터 (M4)가 입출력 라인 (IO<0>)의 전압 (즉, 프리챠지된 전압: VCC)을 접지 전압으로 방전하게 한다.
도 2 내지 도 4에서 점선으로 도시된 바와 같이, 첫 번째 데이터가 입출력 라인 쌍에 실릴 때, 입출력 라인들 (IO<0>, IOB<0>) (또는 입출력 라인 쌍들) 간에는 스큐가 생김을 알 수 있다. 이러한 스큐 현상은 입출력 라인들이 프리챠지되고 데이터가 입출력 라인들에 로드될 때마다 생긴다.
메모리 뱅크들에 연속적으로 데이터를 저장하는 연속 쓰기 동작 (gapless write operation)시, 이전에 선택된 메모리 뱅크의 입출력 라인들은 쓰기 동작이 수행된 후 프리챠지된다. 예를 들면, 도 4에 도시된 바와 같이, A 뱅크 (또는 B 뱅크)의 입출력 라인들은 쓰기 동작이 종료된 후 VCC로 프리챠지된다. 그 다음에, B 뱅크 (또는 A 뱅크)에 대한 쓰기 동작이 종료된 후 다시 A 뱅크 (또는 B 뱅크)에 대한 쓰기 동작이 수행된다. 이때, B 뱅크 (또는 A 뱅크)의 입출력 라인들이 VCC로 프리챠지된다. 따라서, 연속 쓰기 동작이 수행될 때, 선택되지 않은 메모리 뱅크의 입출력 라인들이 불필요하게 프리챠지된다.
본 발명의 목적은 입출력 라인들 간의 스큐를 방지할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 쓰기 동작시 전류 소모를 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 복수의 입출력 라인 쌍들과; 쓰기 명령 신호의 입력에 응답하여 동작하며, 외부 데이터에 따라 상기 입출력 라인 쌍들을 구동하는 구동 회로와; 상기 입출력 라인 쌍들을 제 1 전압 (VCC)으로 프리챠지하는 제 1 프리챠지 회로와; 상기 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 2 전압 (VCC-Vth, GND)으로 프리챠지하는 제 2 프리챠지 회로와; 그리고 액티브 명령 신호의 입력에 응답하여 상기 제 1 프리챠지 회로를 비활성화시키고 상기 제 2 프리챠지 회로를 활성화시키는 타이밍 제어 회로를 포함한다.
이 실시예에 있어서, 상기 타이밍 제어 회로는 상기 쓰기 명령의 입력에 응답하여 상기 제 2 프리챠지 회로를 비활성화시킨다.
이 실시예에 있어서, 상기 제 1 전압은 전원 전압이다.
이 실시예에 있어서, 상기 제 2 전압은 접지 전압이다.
이 실시예에 있어서, 상기 제 2 프리챠지 회로는 상기 입출력 라인 쌍들에 각각 대응하는 입출력 프리챠지부들을 포함하고; 상기 각 입출력 프리챠지부는 상기 타이밍 제어 회로에 의해서 공통으로 제어되는 제 1 및 제 2 NMOS 트랜지스터들로 구성되며; 상기 제 1 NMOS 트랜지스터는 대응하는 쌍의 입출력 라인들 중 제 1 입출력 라인과 상기 접지 전압 사이에 연결되고, 상기 제 2 NMOS 트랜지스터는 상기 대응하는 쌍의 입출력 라인들 중 제 2 입출력 라인과 상기 접지 전압 사이에 연결된다.
이 실시예에 있어서, 상기 제 2 전압은 (VCC-Vth)이고, VCC은 전원 전압이고 Vth는 PMOS 트랜지스터의 문턱 전압이다.
이 실시예에 있어서, 상기 제 2 프리챠지 회로는 상기 입출력 라인 쌍들에 각각 대응하는 입출력 프리챠지부들을 포함하고; 상기 각 입출력 프리챠지부는 상기 타이밍 제어 회로에 의해서 공통으로 제어되는 제 1 및 제 2 PMOS 트랜지스터들로 구성되며; 상기 제 1 PMOS 트랜지스터는 대응하는 쌍의 입출력 라인들 중 제 1 입출력 라인과 상기 접지 전압 사이에 연결되고, 상기 제 2 PMOS 트랜지스터는 상기 대응하는 쌍의 입출력 라인들 중 제 2 입출력 라인과 상기 접지 전압 사이에 연결된다.
이 실시예에 있어서, 상기 구동 회로는 상기 입출력 라인들에 각각 연결된 구동기들을 포함하며, 각 구동기는 NMOS 풀-업 및 풀-다운 트랜지스터들로 구성된다.
이 실시예에 있어서, 상기 타이밍 제어 회로는 상기 액티브 명령 신호의 비활성화에 응답하여 상기 제 1 프리챠지 회로를 활성화시킨다.
본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 복수의 입출력 라인 쌍들과; 쓰기 명령 신호의 입력에 응답하여 동작하며, 외부 데이터에 따라 상기 입출력 라인 쌍들을 구동하는 구동 회로와; 상기 입출력 라인 쌍들을 제 1 전압 (VCC)으로 프리챠지하는 제 1 프리챠지 회로와; 상기 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 2 전압 (VCC-Vth, GND)으로 프리챠지하는 제 2 프리챠지 회로와; 상기 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 3 전압 (VCC-Vth)으로 프리챠지하는 제 3 프리챠지 회로와; 그리고 액티브 명령 신호의 입력에 응답하여 상기 제 1 프리챠지 회로를 비활성화시키고 상기 제 2 프리챠지 회로를 활성화시키며, 데이터 마스킹 신호에 응답하여 상기 제 3 프리챠지 회로를 활성화시키는 타이밍 제어 회로를 포함한다.
본 발명의 또 다른 특징에 따르면, 반도체 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 뱅크와; 상기 메모리 뱅크에 연결되는 복수의 입출력 라인 쌍들과; 쓰기 명령 신호의 활성화에 응답하여 쓰기 동작 구간을 나타내는 쓰기 펄스 신호 (PDT)를 활성화시키는 제 1 신호 발생 회로와; 상기 쓰기 펄스 신호의 활성화에 응답하여 외부 데이터에 따라 대응하는 입출력 라인 쌍들을 구동하는 입출력 라인 구동 회로들과; 액티브 명령 신호의 비활성화시 입출력 라인 프리챠지 신호를 활성화시키고, 상기 액티브 명령 신호의 활성화시 상기 입출력 라인 프리챠지 신호를 비활성화시키는 제 2 신호 발생 회로와; 상기 입출력 라인 프리챠지 신호 (PIOPRB)의 활성화시 제 1 프리챠지 신호 (PRE1)를 활성화시키고, 상기 입출력 라인 프리챠지 신호 (PIOPRB)의 비활성화시 상기 제 1 프리챠지 신호 (PRE1)를 비활성화시키는 제 3 신호 발생 회로와; 상기 제 1 프리챠지 신호 (PRE1)의 활성화에 응답하여 대응하는 입출력 라인 쌍들을 제 1 전압 (VCC)으로 프리챠지하는 제 1 프리챠지 회로들과; 상기 입출력 라인 프리챠지 신호 (PIOPRB)의 비활성화에 응답하여 제 2 프리챠지 신호를 활성화시키고, 상기 쓰기 펄스 신호 (PDT)의 활성화에 응답하여 상기 제 2 프리챠지 신호를 비활성화시키는 제 4 신호 발생 회로와; 그리고 상기 제 2 프리챠지 신호에 응답하여 대응하는 입출력 라인 쌍들을 제 2 전압 (VCC-Vth, GND)으로 프리챠지하는 제 2 프리챠지 회로들을 포함한다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명은 더블 데이터 레이트 (Double Date Rate: DDR) SDRAM을 이용하여 설명될 것이다. 하지만, 본 발명의 사상이 그것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 5는 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다. 도 5를 참조하면, 본 발명의 반도체 메모리 장치 (100)는 메모리 뱅크 (110)를 포함하며, 메모리 뱅크 (110)는 복수 개의 메모리 블록들 (MB0-MBn)로 구성되어 있다. 입출력 라인 쌍들 (IO<i>, IOB<i>)에는 메모리 뱅크 (110), 입출력 라인 구동 회로 (input/output line driver circuit) (120) (도면에서 "IODRV_A"로 표기됨), 제 1 내지 제 3 프리챠지 회로들 (130, 140, 150), 그리고 등화 회로 (160)가 연결되어 있다. 도 5에 있어서, 입출력 라인 구동 회로 (120)는 입출력 라인 쌍들에 각각 대응하는 구동 회로들을 포함하며, 각 구동 회로는 도 1에 도시된 것과 동일하게 구성된다.
쓰기 펄스 발생 회로 (170) (도면에서 "GEN1"로 표기됨)는 신호 발생 회로 (210)로부터의 액티브 명령 신호 (PWR)와 신호 발생 회로 (220)로부터의 쓰기 명령 신호 (CBA_A)에 응답하여 쓰기 펄스 신호 (PDT_A)를 발생한다. 쓰기 펄스 신호 (PDT_A)는 액티브 명령 신호 (PWR)와 쓰기 명령 신호 (CBA_A)가 모두 활성화될 때 활성화되고, 액티브 명령 신호 (PWR)와 쓰기 명령 신호 (CBA_A) 중 하나가 비활성화될 때 비활성화된다. 바람직하게, 쓰기 신호 발생 회로 (170)는 AND 게이트로 구성될 수 있다. 액티브 명령 신호 발생 회로 (210)는 쓰기 인에이블 신호 (WEB)에 응답하여 액티브 명령 신호 (PWR)를 발생한다. 쓰기 명령 신호 발생 회로 (220)는 뱅크 어드레스 (BAi)에 응답하여 쓰기 명령 신호 (CBA_A)를 발생한다. 입출력 라인 구동 회로 (120)는 쓰기 펄스 신호 (PDT_A)가 활성화될 때 기입 데이터 (DIO<i>)에 따라 입출력 라인 쌍들 (IO<i>, IOB<i>)을 구동한다. 입출력 라인 구동 회로 (120)는 쓰기 펄스 신호 (PDT_A)가 비활성화될 때 비활성화된다. 또한, 입출력 라인 구동 회로 (120)는 데이터 마스킹 신호 (PDMB)가 활성화될 때 비활성화된다. 예를 들면, 데이터 마스킹 신호 (PDMB)는 기입 데이터 (DIO<i>)가 입출력 라인 쌍들 (IO<i>, IOB<i>)에 실릴 때 활성화될 수 있다. 이때, 입출력 라인 구동 회로 (120)는 데이터 마스킹 신호 (PDMB)의 활성화에 따라 비활성화된다. 이는 이후 상세히 설명될 것이다.
계속해서 도 5를 참조하면, 마스터 프리챠지 신호 발생 회로 (180) (도면에서 "GEN2"로 표기됨)는 액티브 명령 신호 (PWR)와 쓰기 명령 신호 (CBA_A)에 응답하여 마스터 프리챠지 신호 (PIOPRB_A)를 발생한다. 마스터 프리챠지 신호 (PIOPRB_A)는 액티브 명령 신호 (PWR)가 활성화될 때 활성화되고 액티브 명령 신호 (PWR)가 비활성화될 때 비활성화된다. 신호 발생 회로 (190) (도면에서 "GEN3"로 표기됨)는 데이터 마스킹 신호 (PDMB)와 마스터 프리챠지 신호 (PIOPRB_A)에 응답하여 등화 신호 (EQ)와 제 1 및 제 2 입출력 라인 프리챠지 신호들 (PRE1, PRE2)을 발생한다. 신호 발생 회로 (190)는 마스터 프리챠지 신호 (PIOPRB_A)가 활성화될 때 등화 신호 (EQ)와 제 1 입출력 라인 프리챠지 신호 (PRE1)를 활성화시킨다. 신호 발생 회로 (190)는 마스터 프리챠지 신호 (PIOPRB_A)가 비활성화될 때 등화 신호 (EQ)와 제 1 입출력 라인 프리챠지 신호 (PRE1)를 비활성화시킨다. 신호 발생 회로 (190)는 데이터 마스킹 신호 (PDMB)가 활성화될 때 등화 신호 (EQ)와 제 2 프리챠지 신호 (PRE2)를 활성화시킨다. 신호 발생 회로 (190)는 데이터 마스킹 신호 (PDMB)가 비활성화될 때 등화 신호 (EQ)와 제 2 프리챠지 신호 (PRE2)를 비활성화시킨다. 등화 신호 (EQ)는 데이터 마스킹 신호 (PDMB)가 활성화될 때 또는 마스터 프리챠지 신호 (PIOPRB_A)가 활성화될 때 활성화된다.
제 1 입출력 라인 프리챠지 신호 (PRE1)가 활성화될 때, 제 1 프리챠지 회로 (130)는 입출력 라인 쌍들 (IO<i>, IOB<i>)을 전원 전압 (VCC)으로 프리챠지한다. 제 2 입출력 라인 프리챠지 신호 (PRE2)가 활성화될 때, 제 2 프리챠지 회로 (140)는 입출력 라인 쌍들 (IO<i>, IOB<i>)을 전원 전압 (VCC)보다 낮은 전압으로 프리챠지한다. 예를 들면, 제 2 프리챠지 회로 (140)는 (VCC-Vth) (Vth: NMOS 트랜지스터의 문턱 전압)의 전압으로 입출력 라인 쌍들 (IO<i>, IOB<i>)을 프리챠지한다.
신호 발생 회로 (200)는 쓰기 펄스 신호 (PDT_A)와 마스터 프리챠지 신호 (PIOPRB_A)에 응답하여 제 3 입출력 라인 프리챠지 신호 (PRE3)를 발생한다. 신호 발생 회로 (200)는 마스터 프리챠지 신호 (PIOPRB_A)의 비활성화에 응답하여 제 3 입출력 라인 프리챠지 신호 (PRE3)를 활성화시키고, 쓰기 펄스 신호 (PDT_A)의 활성화에 응답하여 제 3 입출력 라인 프리챠지 신호 (PRE3)를 비활성화시킨다.
제 3 입출력 라인 프리챠지 신호 (PRE3)가 활성화될 때, 제 3 프리챠지 회로 (150)는 입출력 라인 쌍들 (IO<i>, IOB<i>)을 전원 전압 (VCC)보다 낮은 전압으로 프리챠지한다. 예를 들면, 제 3 프리챠지 회로 (150)는 PRE3 신호의 활성화에 응답하여 입출력 라인 쌍들 (IO<i>, IOB<i>)을 접지 전압 또는 (VCC-Vth) (Vth: PMOS 트랜지스터의 문턱 전압)의 전압으로 프리챠지한다.
본 발명의 반도체 메모리 장치에 따르면, 액티브 명령 신호 (PWR)가 활성화될 때, 마스터 프리챠지 신호 (PIOPRB_A)는 비활성화되고 제 3 프리챠지 신호 (PRE3)는 활성화된다. 쓰기 명령 신호 (CBA_A)가 활성화될 때, 제 3 프리챠지 신호 (PRE3)는 비활성화되고 쓰기 데이터가 입출력 라인 쌍들 (IO<i>, IOB<i>)로 전달된다. 이는 액티브 명령 신호 (PWR)의 활성화 시점에서 쓰기 명령 신호 (CBA_A)의 활성화 시점까지 입출력 라인 쌍들 (IO<i>, IOB<i>)이 전원 전압보다 낮은 전압으로 프리챠지됨을 의미한다. 따라서, 첫 번째 쓰기 데이터가 입출력 라인 쌍들 (IO<i>, IOB<i>)로 전달될 때, 각 쌍의 입출력 라인들 (또는 입출력 라인 쌍들) 간의 스큐가 감소된다.
게다가, 데이터 마스킹 신호 (PDMB)가 활성화될 때, 제 2 프리챠지 회로 (140)는 입출력 라인 쌍들 (IO<i>, IOB<i>)을 전원 전압 (VCC)보다 낮은 전압으로 프리챠지한다. 따라서, 데이터 마스킹 신호 (PDMB)가 비활성화되고 쓰기 데이터가 입출력 라인 쌍들로 전달될 때, 각 쌍의 입출력 라인들 (또는 입출력 라인 쌍들) 간의 스큐가 감소된다.
도 6은 본 발명의 바람직한 실시예에 따른 도 5의 신호 발생기 (180)를 보여주는 회로도이다. 도 6을 참조하면, 본 발명의 신호 발생기 (180)는 액티브 명령 신호 (PWR)과 쓰기 명령 신호 (CBA_A)에 응답하여 동작하며, 인버터들 (INV4, INV5, INV6, INV7, INV8, INV9), NOR 게이트 (G4), 그리고 NAND 게이트들 (G5, G6)을 포함한다. 액티브 명령 신호 (PWR)가 로우 레벨일 때, 신호 발생기 (180)는 로우 레벨의 마스터 프리챠지 신호 (PIOPRB_A)를 발생한다. 마스터 프리챠지 신호 (PIOPRB_A)는 액티브 명령 신호 (PWR)가 하이로 활성화될 때 하이로 비활성화된다.
도 7은 본 발명의 바람직한 실시예에 따른 도 5에 도시된 신호 발생기들, 프리챠지 회로들, 그리고 등화 회로를 보여주는 회로도이다. 도 7에 도시된 프리챠지 및 등화 회로들은 한 쌍의 입출력 라인들 (IO<0>, IOB<0>)에 대응하는 것으로, 나머지 입출력 라인 쌍들에 대응하는 회로들 역시 동일하게 구성될 것이다. 메모리 뱅크의 입출력 라인 쌍들에 연결된 프리챠지 및 등화 회로들은 신호 발생기들 (190, 200)에 의해서 공통으로 제어된다.
도 7을 참조하면, 신호 발생 회로 (190)는 인버터들 (INV10, INV11, INV12, INV13)과 NAND 게이트 (G7)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 신호 발생 회로 (190)는 마스터 프리챠지 신호 (PIOPRB_A)와 데이터 마스킹 신호(PDMB)에 응답하여 제 1 및 제 2 프리챠지 신호들 (PRE1, PRE2)과 등화 신호 (EQ)를 발생한다. 제 1 프리챠지 신호 (PRE1)는 마스터 프리챠지 신호 (PIOPRB_A)가 로우로 활성화될 때 로우로 활성화되고, 마스터 프리챠지 신호 (PIOPRB_A)가 하이로 비활성화될 때 하이로 비활성화된다. 제 2 프리챠지 신호 (PRE2)는 데이터 마스킹 신호 (PDMB)가 로우로 활성화될 때 하이로 활성화되고, 데이터 마스킹 신호 (PDMB)가 하이로 비활성화될 때 로우로 비활성화된다. 등화 신호 (EQ)는 데이터 마스킹 신호 (PDMB)와 마스터 프리챠지 신호 (PIOPRB_A) 중 하나가 로우로 활성화될 때 로우로 활성화된다.
신호 발생 회로 (200)는 쓰기 펄스 신호 (PDT_A)와 마스터 프리챠지 신호 (PIOPRB_A)에 응답하여 제 3 프리챠지 신호 (PRE3)를 발생한다. 쓰기 펄스 신호 (PDT_A)는 쓰기 명령 신호 (CBA_A)가 하이로 활성화될 때 하이로 활성화되며, 쓰기 명령 신호 (CBA_A)가 로우로 비활성화될 때 로우로 비활성화된다. 제 3 프리챠지 신호 (PRE3)는 마스터 프리챠지 신호 (PIOPRB_A)가 하이로 비활성화될 때 하이로 활성화되며, 쓰기 펄스 신호 (PDT_A)가 하이로 활성화될 때 로우로 비활성화된다.
계속해서 도 7을 참조하면, 제 1 프리챠지 회로 (130)는 PMOS 트랜지스터들 (M8, M9)로 구성된다. PMOS 트랜지스터 (M8)는 입출력 라인 (IO<0>)과 전원 전압 (VCC) 사이에 연결되며, 제 1 프리챠지 신호 (PRE1)에 의해서 제어된다. PMOS 트랜지스터 (M9)는 전원 전압 (VCC)과 입출력 라인 (IOB<0>) 사이에 연결되며, 제 1 프리챠지 신호 (PRE1)에 의해서 제어된다. 제 2 프리챠지 회로 (130)는 NMOS 트랜지스터들 (M10, M11)로 구성된다. NMOS 트랜지스터 (M10)는 입출력 라인 (IO<0>)과 전원 전압 (VCC) 사이에 연결되며, 제 2 프리챠지 신호 (PRE2)에 의해서 제어된다. NMOS 트랜지스터 (M11)는 전원 전압 (VCC)과 입출력 라인 (IOB<0>) 사이에 연결되며, 제 2 프리챠지 신호 (PRE2)에 의해서 제어된다. 등화 회로 (160)는 입출력 라인들 (IO<0>, IOB<0>) 사이에 연결되며 등화 신호 (EQ)에 의해서 제어되는 PMOS 트랜지스터 (M12)로 구성된다. 제 3 프리챠지 회로 (150)는 NMOS 트랜지스터들 (M13, M14)로 구성된다. NMOS 트랜지스터 (M13)는 입출력 라인 (IO<0>)과 접지 전압 사이에 연결되며, 제 3 프리챠지 신호 (PRE3)에 의해서 제어된다. NMOS 트랜지스터 (M14)는 입출력 라인 (IOB<0>)과 접지 전압 사이에 연결되며, 제 3 프리챠지 신호 (PRE3)에 의해서 제어된다.
이러한 회로 구성에 따르면, 제 1 프리챠지 회로 (130)는 액티브 명령 신호 (PWR)가 활성화되기 이전까지 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)으로 프리챠지한다. 제 2 프리챠지 회로 (140)는 데이터 마스킹 신호 (PDMB)가 활성화될 때 입출력 라인들 (IO<0>, IOB<0>)을 (VCC-Vth) (Vth: NMOS 트랜지스터의 문턱 전압)으로 프리챠지한다. 제 3 프리챠지 회로 (150)는 액티브 명령 신호 (PWR)의 활성화 시점에서부터 쓰기 명령 신호 (CBA_A)의 활성화 시점 이전까지 입출력 라인들 (IO<0>, IOB<0>)을 접지 전압으로 프리챠지한다.
도 8은 본 발명의 바람직한 실시예에 따른 도 5에 도시된 액티브 명령 신호 발생 회로 (210)를 보여주는 회로도이다.
도 8을 참조하면, 본 발명의 액티브 명령 신호 발생 회로 (210)는 인버터 (INV16), 전달 게이트들 (TG1, TG2), 그리고 NMOS 트랜지스터 (M15)를 포함하며, 도면에 도시된 바와 같이 연결된다. 도 8에서, 제어 신호 (SW)는 액티브 상태에서 쓰기 동작이 수행될 때 클록 신호에 동기되어 활성화된다. 제어 신호 (EOB)는 버스트 길이에 대응하는 쓰기 동작이 종료되었음을 나타내는 신호이다. 액티브 명령 신호 (PWR)는 쓰기 인에이블 신호 (WEB)가 활성화될 때 활성화되고, 제어 신호 (EOB)가 활성화될 때 비활성화된다.
도 9는 본 발명의 바람직한 실시예에 따른 도 5에 도시된 쓰기 명령 신호 발생 회로 (220)를 보여주는 회로도이다.
도 9를 참조하면, 본 발명의 쓰기 명령 신호 발생 회로 (220)는 AND 게이트 (G9), NAND 게이트 (G10), NMOS 트랜지스터 (M16), 그리고 전달 게이트들 (TG3-TG8)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 쓰기 명령 신호 (CBA_A)는 뱅크 어드레스 신호들 (BA0, BA1)이 모두 하이가 될 때 클록 신호에 동기되어 활성화되며, 해당 메모리 뱅크의 버스트 길이에 대응하는 쓰기 동작이 종료될 때 (또는 제어 신호 (BL)가 비활성화될 때) 비활성화된다.
도 10은 본 발명에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도이다.
액티브 명령이 입력되기 이전에, 액티브 명령 신호 (PWR), 쓰기 명령 신호 (CBA_A), 그리고 쓰기 펄스 신호 (PDT_A)은 로우로 비활성화되고 마스터 프리챠지 신호 (PIOPRB_A)는 로우로 활성화된다. 마스터 프리챠지 신호 (PIOPRB_A)가 로우로 활성화됨에 따라, 신호 발생 회로 (190)는 등화 신호 (EQ)와 제 1 프리챠지 신호 (PRE1)를 로우로 활성화시킨다. 제 1 프리챠지 회로 (130)는 제 1 프리챠지 신호 (PRE1)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)으로 프리챠지한다. 등화 회로 (160)는 등화 신호 (EQ)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)의 프리챠지된 전압들을 등화한다. 쓰기 펄스 신호 (PDT_A)가 비활성화되어 있기 때문에, 구동 회로 (120)의 NMOS 트랜지스터들 (M1-M4) (도 1 참조)은 턴 오프된다.
액티브 명령이 입력됨에 따라, 액티브 명령 신호 (PWR)는 클록 신호 (CLK)에 동기되어 로우 레벨에서 하이 레벨로 천이한다. 신호 발생 회로 (180)는 액티브 명령 신호 (PWR)의 활성화에 응답하여 마스터 프리챠지 신호 (PIOPRB_A)를 하이로 비활성화시킨다. 마스터 프리챠지 신호 (PIOPRB_A)가 비활성화될 때, 신호 발생 회로 (190)는 프리챠지 신호 (PRE1)와 등화 신호 (EQ)를 비활성화시키고, 신호 발생 회로 (200)는 프리챠지 신호 (PRE3)를 하이로 활성화시킨다. 제 3 프리챠지 회로 (150)는 프리챠지 신호 (PRE3)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)보다 낮은 전압 (즉, 접지 전압)으로 프리챠지한다.
그 다음에, 쓰기 명령이 입력되면, 쓰기 명령 신호 (CBA_A)가 로우 레벨에서 하이 레벨로 천이한다. 쓰기 펄스 발생 회로 (170)는 액티브 명령 신호 (PWR)의 활성화 이후에 쓰기 명령 신호 (CBA_A)가 활성화될 때 쓰기 펄스 신호 (PDT_A)를 활성화시킨다. 신호 발생 회로 (200)는 쓰기 펄스 신호 (PDT_A)의 활성화시 프리챠지 신호 (PRE3)를 비활성화시킨다. 이는 프리챠지 회로 (150)가 비활성화되게 한다. 쓰기 펄스 신호 (PDT_A)가 활성화됨에 따라, 입출력 라인 구동 회로 (120)는 기입 데이터 (DIN<0>)를 입출력 라인 쌍 (IO<0>, IOB<0>)으로 전달한다. 이때, 입출력 라인들 (IO<0>, IOB<0>)은 (VCC-Vth) (Vth: 구동 회로의 NMOS 트랜지스터의 문턱 전압)의 전압으로 선택적으로 구동된다. 이후, 입출력 라인 쌍으로 전달된 데이터는 잘 알려진 방법으로 메모리 뱅크 (110)에 쓰여질 것이다.
버스트 길이에 대응하는 데이터가 모두 쓰여지면, 액티브 명령 신호 (PWR)와 쓰기 명령 신호 (CBA_A)는 하이 레벨에서 로우 레벨로 천이한다. 쓰기 명령 신호 (CBA_A)가 비활성화됨에 따라, 쓰기 펄스 신호 (PDT_A)는 비활성화되는 반면에 마스터 프리챠지 신호 (PIOPRB_A)는 활성화된다. 따라서, 입출력 라인들 (IO<0>, IOB<0>)은 프리챠지 회로 (130)를 통해 다시 전원 전압 (VCC)으로 프리챠지된다.
도 10에서 알 수 있듯이, 액티브 명령 신호 (PWR)가 활성화된 후 입출력 라인들이 전원 전압 (VCC)보다 낮은 전압 (즉, 접지 전압)으로 프리챠지된다. 이는 첫 번째 기입 데이터가 입출력 라인들에 실릴 때 입출력 라인들 간의 스큐가 감소되게 한다.
도 11은 본 발명에 따른 반도체 메모리 장치에서 데이터 마스킹에 의해서 중지되는 쓰기 동작 (write operation interrupted by data masking)을 설명하기 위한 타이밍도이다.
액티브 명령이 입력되기 이전에, 액티브 명령 신호 (PWR), 쓰기 명령 신호 (CBA_A), 그리고 쓰기 펄스 신호 (PDT_A)은 로우로 비활성화되고 마스터 프리챠지 신호 (PIOPRB_A)는 로우로 활성화된다. 마스터 프리챠지 신호 (PIOPRB_A)가 로우로 활성화됨에 따라, 신호 발생 회로 (190)는 등화 신호 (EQ)와 제 1 프리챠지 신호 (PRE1)를 로우로 활성화시킨다. 제 1 프리챠지 회로 (130)는 제 1 프리챠지 신호 (PRE1)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)으로 프리챠지한다. 등화 회로 (160)는 등화 신호 (EQ)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)의 프리챠지된 전압들을 등화한다. 쓰기 펄스 신호 (PDT_A)가 비활성화되어 있기 때문에, 구동 회로 (120)의 NMOS 트랜지스터들 (M1-M4) (도 1 참조)은 턴 오프된다.
액티브 명령이 입력됨에 따라, 액티브 명령 신호 (PWR)는 클록 신호 (CLK)에 동기되어 로우 레벨에서 하이 레벨로 천이한다. 신호 발생 회로 (180)는 액티브 명령 신호 (PWR)의 활성화에 응답하여 마스터 프리챠지 신호 (PIOPRB_A)를 하이로 비활성화시킨다. 마스터 프리챠지 신호 (PIOPRB_A)가 비활성화될 때, 신호 발생 회로 (190)는 프리챠지 신호 (PRE1)와 등화 신호 (EQ)를 비활성화시키고, 신호 발생 회로 (200)는 프리챠지 신호 (PRE3)를 하이로 활성화시킨다. 제 3 프리챠지 회로 (150)는 프리챠지 신호 (PRE3)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)보다 낮은 전압 (즉, 접지 전압)으로 프리챠지한다.
그 다음에, 쓰기 명령이 입력되면, 쓰기 명령 신호 (CBA_A)가 로우 레벨에서 하이 레벨로 천이한다. 쓰기 펄스 발생 회로 (170)는 액티브 명령 신호 (PWR)의 활성화 이후에 쓰기 명령 신호 (CBA_A)가 활성화될 때 쓰기 펄스 신호 (PDT_A)를 활성화시킨다. 신호 발생 회로 (200)는 쓰기 펄스 신호 (PDT_A)의 활성화시 프리챠지 신호 (PRE3)를 비활성화시킨다. 이는 프리챠지 회로 (150)가 비활성화되게 한다. 쓰기 펄스 신호 (PDT_A)가 활성화됨에 따라, 입출력 라인 구동 회로 (120)는 기입 데이터 (DIN<0>)를 입출력 라인 쌍 (IO<0>, IOB<0>)으로 전달한다. 이때, 입출력 라인들은 (VCC-Vth) (Vth: 구동 회로의 NMOS 트랜지스터의 문턱 전압)의 전압으로 선택적으로 구동된다. 이후, 입출력 라인 쌍으로 전달된 데이터는 잘 알려진 방법으로 메모리 뱅크 (110)에 쓰여질 것이다.
쓰기 동작 도중에 데이터 마스킹 신호 (PDMB)가 활성화되는 경우, 반도체 메모리 장치는 대응하는 데이터를 받아들이지 않는다. 이는 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)보다 낮은 전압으로 프리챠지함으로써 이루어진다. 좀 더 구체적으로 설명하면 다음과 같다. 데이터 마스킹 신호 (PDMB)가 하이 레벨에서 로우 레벨로 천이하면, 입출력 라인 구동 회로 (120)는 비활성화됨과 동시에 신호 발생 회로 (190)는 프리챠지 신호 (PRE2)를 하이로 등화 신호 (EQ)를 로우로 각각 활성화시킨다. 이는 프리챠지 회로 (140)가 입출력 라인들 (IO<0>, IOB<0>)을 (VCC-Vth) (Vth: NMOS 트랜지스터의 문턱 전압)으로 프리챠지되게 한다. 데이터 마스킹 신호 (PDMB)가 비활성화됨에 따라, 프리챠지 회로 (140) 및 등화 회로 (160)는 비활성화되고 입출력 라인 구동 회로 (120)는 활성화된다.
도 11에서 알 수 있듯이, 데이터 마스킹 신호 (PDMB)가 활성화될 때 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)보다 낮은 전압 (VCC-Vth)으로 프리챠지된다. 이는 입출력 라인들에 데이터가 다시 실릴 때 입출력 라인들 (또는 입출력 라인 쌍들) 간의 스큐가 감소되게 한다.
도 12는 본 발명의 다른 실시예에 따른 신호 발생 회로 (200a)를 보여주는 회로도이다.
도 12를 참조하면, 신호 발생 회로 (200a)는 인버터들 (INV17, INV18, INV19)과 NAND 게이트 (G11)로 구성된 펄스 발생기와 인버터 (INV20)로 구성되며, 도면에 도시된 바와 같이 연결된다. 신호 발생 회로 (200a)는 액티브 명령 신호 (PWR)가 로우 레벨에서 하이 레벨로 천이할 때 (즉, 액티브 명령 신호 (PWR)가 활성화될 때) 소정의 펄스 폭을 갖는 제 3 프리챠지 신호 (PRE3)를 발생한다. 제 3 프리챠지 신호 (PRE3)의 펄스 폭은 쓰기 명령 신호 (CBA_A)가 활성화되기 전에 (또는 동시에) 제 3 프리챠지 신호 (PRE3)가 비활성화되도록 결정될 것이다.
도 13은 본 발명의 또 다른 실시예에 따른 신호 발생 회로 및 제 3 프리챠지 회로를 보여주는 회로도이다.
도 13을 참조하면, 제 3 프리챠지 회로 (150')는 PMOS 트랜지스터들 (M17, M18)로 구성된다. PMOS 트랜지스터 (M17)는 입출력 라인 (IO<0>)과 접지 전압 사이에 연결되며, 신호 발생 회로 (200b)로부터의 프리챠지 신호 (PRE3)에 의해서 제어된다. PMOS 트랜지스터 (M18)는 입출력 라인 (IOB<0>)과 접지 전압 사이에 연결되며, 신호 발생 회로 (200b)로부터의 프리챠지 신호 (PRE3)에 의해서 제어된다. 신호 발생 회로 (200b)는 인버터 (INV21)와 NAND 게이트 (G12)로 구성되며, 도면에 도시된 바와 같이 연결된다. 프리챠지 신호 (PRE3)는 마스터 프리챠지 신호 (PIOPRB_A)가 하이로 비활성화될 때 로우로 활성화되며, 쓰기 펄스 신호 (PDT_A)가 하이로 활성화될 때 하이로 비활성화된다.
이러한 회로 구성에 따르면, 입출력 라인들 (IO<0>, IOB<0>)은 전원 전압 (VCC)보다 낮은 전압 (VCC-Vth) (Vth: PMOS 트랜지스터의 문턱 전압)으로 프리챠지된다.
도 14는 본 발명의 또 다른 실시예에 따른 신호 발생 회로 및 제 3 프리챠지 회로를 보여주는 회로도이다.
도 14를 참조하면, 신호 발생 회로 (200c)는 인버터들 (INV22, INV23, INV24)과 NAND 게이트 (G13)로 구성된 펄스 발생기로 구성되며, 도면에 도시된 바와 같이 연결된다. 신호 발생 회로 (200c)는 액티브 명령 신호 (PWR)가 로우 레벨에서 하이 레벨로 천이할 때 (즉, 액티브 명령 신호 (PWR)가 활성화될 때) 소정의 펄스 폭을 갖는 프리챠지 신호 (PRE3)를 발생한다. 프리챠지 신호 (PRE3)의 펄스 폭은 쓰기 명령 신호 (CBA_A)가 활성화되기 전에 (또는 동시에) 프리챠지 신호 (PRE3)가 비활성화되도록 결정될 것이다. 프리챠지 회로 (150')는 PMOS 트랜지스터들 (M17, M18)로 구성된다. PMOS 트랜지스터 (M17)는 입출력 라인 (IO<0>)과 접지 전압 사이에 연결되며, 신호 발생 회로 (200c)로부터의 프리챠지 신호 (PRE3)에 의해서 제어된다. PMOS 트랜지스터 (M18)는 입출력 라인 (IOB<0>)과 접지 전압 사이에 연결되며, 신호 발생 회로 (200c)로부터의 프리챠지 신호 (PRE3)에 의해서 제어된다.
이러한 회로 구성에 따르면, 입출력 라인들 (IO<0>, IOB<0>)은 전원 전압 (VCC)보다 낮은 전압 (VCC-Vth) (Vth: PMOS 트랜지스터의 문턱 전압)으로 프리챠지된다.
도 15은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이고, 도 16는 도 15에 도시된 반도체 메모리 장치의 연속 쓰기 동작을 설명하기 위한 타이밍도이다.
도 15에 있어서, A 블록은 메모리 뱅크 (110) 및 그와 관련된 회로들을 포함하며, B 블록은 메모리 뱅크 (110') 및 그와 관련된 회로들을 포함한다. 도 13의 A 및 B 블록들 각각의 구성들은 도 5에 도시된 것과 실질적으로 동일하기 때문에 동일한 참조 번호들로 표기된다. 단지, 도 15의 B 블록의 구성들의 참조 번호들에는 '가 표시되어 있다. 이하, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 연속 쓰기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
액티브 명령이 입력되기 이전에, 액티브 명령 신호 (PWR), 쓰기 명령 신호들 (CBA_A, CBA_B), 그리고 쓰기 펄스 신호들 (PDT_A, PDT_B)은 로우로 비활성화되고 마스터 프리챠지 신호들 (PIOPRB_A, PIOPRB_B)은 로우로 활성화된다. 마스터 프리챠지 신호들 (PIOPRB_A, PIOPRB_B)이 로우로 활성화됨에 따라, 신호 발생 회로들 (190, 190') 각각은 등화 신호 (EQ)와 제 1 프리챠지 신호 (PRE1)를 로우로 활성화시킨다. 메모리 뱅크 (110)와 관련하여, 제 1 프리챠지 회로 (130)는 제 1 프리챠지 신호 (PRE1)의 활성화에 응답하여 메모리 뱅크 (110)의 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)으로 프리챠지한다. 등화 회로 (160)는 등화 신호 (EQ)의 활성화에 응답하여 메모리 뱅크 (110)의 입출력 라인들 (IO<0>, IOB<0>)의 프리챠지된 전압들을 등화한다. 메모리 뱅크 (110')와 관련하여, 제 1 프리챠지 회로 (130')는 제 1 프리챠지 신호 (PRE1)의 활성화에 응답하여 메모리 뱅크 (110')의 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)으로 프리챠지한다. 등화 회로 (160')는 등화 신호 (EQ)의 활성화에 응답하여 메모리 뱅크 (110')의 입출력 라인들 (IO<0>, IOB<0>)의 프리챠지된 전압들을 등화한다.
액티브 명령이 입력됨에 따라, 액티브 명령 신호 (PWR)는 클록 신호 (CLK)에 동기되어 로우 레벨에서 하이 레벨로 천이한다. 신호 발생 회로 (180)는 액티브 명령 신호 (PWR)의 활성화에 응답하여 마스터 프리챠지 신호 (PIOPRB_A)를 하이로 비활성화시킨다. 마스터 프리챠지 신호 (PIOPRB_A)가 비활성화될 때, 신호 발생 회로 (190)는 프리챠지 신호 (PRE1)와 등화 신호 (EQ)를 비활성화시키고, 신호 발생 회로 (200)는 프리챠지 신호 (PRE3)를 하이로 활성화시킨다. 제 3 프리챠지 회로 (150)는 프리챠지 신호 (PRE3)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)보다 낮은 전압 (즉, 접지 전압)으로 프리챠지한다.
마찬가지로, 신호 발생 회로 (180')는 액티브 명령 신호 (PWR)의 활성화에 응답하여 마스터 프리챠지 신호 (PIOPRB_B)를 하이로 비활성화시킨다. 마스터 프리챠지 신호 (PIOPRB_B)가 비활성화될 때, 신호 발생 회로 (190')는 프리챠지 신호 (PRE1)와 등화 신호 (EQ)를 비활성화시키고, 신호 발생 회로 (200')는 프리챠지 신호 (PRE3)를 하이로 활성화시킨다. 제 3 프리챠지 회로 (150')는 프리챠지 신호 (PRE3)의 활성화에 응답하여 입출력 라인들 (IO<0>, IOB<0>)을 전원 전압 (VCC)보다 낮은 전압 (즉, 접지 전압)으로 프리챠지한다.
그 다음에, 메모리 뱅크 (110)과 관련된 쓰기 명령이 입력되면, 쓰기 명령 신호 (CBA_A)가 로우 레벨에서 하이 레벨로 천이한다. 쓰기 펄스 발생 회로 (170)는 액티브 명령 신호 (PWR)의 활성화 이후에 쓰기 명령 신호 (CBA_A)가 활성화될 때 쓰기 펄스 신호 (PDT_A)를 활성화시킨다. 신호 발생 회로 (200)는 쓰기 펄스 신호 (PDT_A)의 활성화시 프리챠지 신호 (PRE3)를 비활성화시킨다. 이는 프리챠지 회로 (150)가 비활성화되게 한다. 쓰기 펄스 신호 (PDT_A)가 활성화됨에 따라, 입출력 라인 구동 회로 (120)는 기입 데이터 (DIN<0>)를 입출력 라인 쌍 (IO<0>, IOB<0>)으로 전달한다. 이때, 입출력 라인들은 (VCC-Vth) (Vth: 구동 회로의 NMOS 트랜지스터의 문턱 전압)의 전압으로 선택적으로 구동된다. 이후, 입출력 라인 쌍으로 전달된 데이터는 잘 알려진 방법으로 메모리 뱅크 (110)에 쓰여질 것이다.
메모리 뱅크 (110)에 대한 쓰기 동작이 수행되는 동안, 메모리 뱅크 (110')의 입출력 라인들 (IO<i>, IOB<i>)은 계속해서 프리챠지 회로 (150')를 통해 접지 전압으로 프리챠지된다.
버스트 길이에 대응하는 데이터가 메모리 뱅크 (110)에 모두 쓰여지고 메모리 뱅크 (110')의 쓰기 동작을 위한 쓰기 명령이 입력되면, 메모리 뱅크 (110')의 쓰기 명령 신호 (CBA_B)가 로우 레벨에서 하이 레벨로 활성화된다. 이때, 액티브 명령 신호 (PWR)가 계속해서 하이 레벨로 유지되기 때문에, 마스터 프리챠지 신호 (PIOPRB_A)는 쓰기 명령 신호 (CBA_A)의 비활성화에 관계없이 계속해서 하이로 비활성화된다. 이는 메모리 뱅크 (110)의 입출력 라인들 (IO<i>, IOB<i>)이 프리챠지없이 마지막으로 로드된 데이터 값에 따라 접지 전압과 (VCC-Vth)의 전압 (또는 (VCC-Vth)의 전압과 접지 전압)으로 유지됨을 의미한다.
메모리 뱅크 (110')과 관련된 쓰기 명령 신호 (CBA_B)가 하이로 활성화됨에 따라, 쓰기 펄스 발생 회로 (170')는 쓰기 펄스 신호 (PDT_B)를 활성화시킨다. 신호 발생 회로 (200')는 쓰기 펄스 신호 (PDT_B)의 활성화시 프리챠지 신호 (PRE3)를 비활성화시킨다. 이는 프리챠지 회로 (150')가 비활성화되게 한다. 쓰기 펄스 신호 (PDT_B)가 활성화됨에 따라, 입출력 라인 구동 회로 (120')는 기입 데이터 (DIN<0>)를 입출력 라인 쌍 (IO<0>, IOB<0>)으로 전달한다. 이때, 입출력 라인들은 (VCC-Vth) (Vth: 구동 회로의 NMOS 트랜지스터의 문턱 전압)의 전압으로 선택적으로 구동된다. 이후, 입출력 라인 쌍으로 전달된 데이터는 잘 알려진 방법으로 메모리 뱅크 (110)에 쓰여질 것이다. 이후의 쓰기 동작은 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다.
연속 쓰기 동작이 수행되는 경우, 먼저, 메모리 뱅크들 (110, 110')의 입출력 라인들이 동시에 전원 전압보다 낮은 전압으로 프리챠지된다. 이는 입출력 라인들 (또는 입출력 라인 쌍들) 간의 스큐가 감소됨을 의미한다. 이후, 메모리 뱅크 (110)의 쓰기 동작이 종료되고 메모리 뱅크 (110')의 쓰기 동작이 수행될 때, 메모리 뱅크 (110)의 입출력 라인들은 프리챠지되지 않는다. 즉, 메모리 뱅크 (110)의 입출력 라인들은 마지막으로 로딩된 데이터 값에 따라 접지 전압과 (VCC-Vth)의 전압으로 유지된다. 마찬가지로, 메모리 뱅크 (110')의 쓰기 동작이 종료되고 메모리 뱅크 (110)의 쓰기 동작이 다시 수행될 때, 메모리 뱅크 (110')의 입출력 라인들은 프리챠지되지 않는다. 즉, 메모리 뱅크 (110')의 입출력 라인들은 마지막으로 로딩된 데이터 값에 따라 접지 전압과 (VCC-Vth)의 전압으로 유지된다. 따라서, 하나의 메모리 뱅크에 데이터가 쓰여지는 동안, 다른 하나의 메모리 뱅크의 입출력 라인들을 프리챠지할 때 생기는 전류 소모를 방지할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 액티브 명령 신호 (PWR)의 활성화 시점에서부터 쓰기 명령 신호 (CBA_A)의 활성화 시점 이전까지 그리고 데이터 마스킹 신호가 활성화될 때 전원 전압 (VCC)보다 낮은 전압으로 입출력 라인들 (IO<i>, IOB<i>)을 프리챠지함으로써 한 쌍의 입출력 라인들 (또는 입출력 라인 쌍들) 간의 스큐를 줄이는 것이 가능하다. 그리고, 연속 쓰기 동작이 수행될 때, 하나의 메모리 뱅크에 데이터가 쓰여지는 동안, 다른 하나의 메모리 뱅크의 입출력 라인들을 프리챠지할 때 생기는 전류 소모를 방지할 수 있다.
도 1은 풀업 트랜지스터로서 NMOS 트랜지스터를 채용하는 일반적인 입출력 라인 구동 회로를 보여주는 회로도;
도 2 내지 도 4는 도 1에 도시된 입출력 라인 구동 회로 및 프리챠지 회로를 채용한 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도;
도 5는 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도;
도 6은 본 발명의 바람직한 실시예에 따른 도 5의 신호 발생기 (180)를 보여주는 회로도;
도 7은 본 발명의 바람직한 실시예에 따른 도 5에 도시된 신호 발생기들, 프리챠지 회로들, 그리고 등화 회로를 보여주는 회로도;
도 8은 본 발명의 바람직한 실시예에 따른 도 5에 도시된 액티브 명령 신호 발생 회로를 보여주는 회로도;
도 9는 본 발명의 바람직한 실시예에 따른 도 5에 도시된 쓰기 명령 신호 발생 회로를 보여주는 회로도;
도 10은 본 발명에 따른 반도체 메모리 장치의 쓰기 동작을 설명하기 위한 타이밍도;
도 11은 본 발명에 따른 반도체 메모리 장치에서 데이터 마스킹에 의해서 중지되는 쓰기 동작을 설명하기 위한 타이밍도;
도 12는 본 발명의 다른 실시예에 따른 신호 발생 회로 (200a)를 보여주는 회로도;
도 13은 본 발명의 또 다른 실시예에 따른 신호 발생 회로 및 제 3 프리챠지 회로를 보여주는 회로도;
도 14는 본 발명의 또 다른 실시예에 따른 신호 발생 회로 및 제 3 프리챠지 회로를 보여주는 회로도;
도 15는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도; 그리고
도 16은 도 15에 도시된 반도체 메모리 장치의 연속 쓰기 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 메모리 장치 110 : 메모리 뱅크
120 : 입출력 라인 구동 회로 130, 140, 150 : 프리챠지 회로
160 : 등화 회로 170 : 쓰기 펄스 발생 회로
180, 190, 200 : 신호 발생 회로

Claims (42)

  1. 복수의 입출력 라인 쌍들과;
    쓰기 펄스 신호에 응답하여 동작하며, 외부 데이터에 따라 상기 입출력 라인 쌍들을 구동하는 구동 회로와;
    상기 입출력 라인 쌍들을 제 1 전압 (VCC)으로 프리챠지하는 제 1 프리챠지 회로와;
    상기 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 2 전압 (VCC-Vth, GND)으로 프리챠지하는 제 2 프리챠지 회로와; 그리고
    쓰기 명령 신호의 입력에 응답하여 상기 쓰기 펄스 신호를 활성화시키며, 상기 입출력 라인 쌍들이 상기 제 2 전압으로 프리챠지되도록 액티브 명령 신호의 입력에 응답하여 상기 제 1 프리챠지 회로를 비활성화시키고 상기 제 2 프리챠지 회로를 활성화시키는 타이밍 제어 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 제어 회로는 상기 쓰기 명령 신호의 입력에 응답하여 상기 제 2 프리챠지 회로를 비활성화시키는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 전압은 전원 전압인 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 2 전압은 접지 전압인 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 프리챠지 회로는 상기 입출력 라인 쌍들에 각각 대응하는 입출력 프리챠지부들을 포함하고; 상기 각 입출력 프리챠지부는 상기 타이밍 제어 회로에 의해서 공통으로 제어되는 제 1 및 제 2 NMOS 트랜지스터들로 구성되며;
    상기 제 1 NMOS 트랜지스터는 대응하는 쌍의 입출력 라인들 중 제 1 입출력 라인과 상기 접지 전압 사이에 연결되고, 상기 제 2 NMOS 트랜지스터는 상기 대응하는 쌍의 입출력 라인들 중 제 2 입출력 라인과 상기 접지 전압 사이에 연결되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제 2 전압은 (VCC-Vth)이고, VCC은 전원 전압이고 Vth는 PMOS 트랜지스터의 문턱 전압인 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 프리챠지 회로는 상기 입출력 라인 쌍들에 각각 대응하는 입출력 프리챠지부들을 포함하고; 상기 각 입출력 프리챠지부는 상기 타이밍 제어 회로에 의해서 공통으로 제어되는 제 1 및 제 2 PMOS 트랜지스터들로 구성되며;
    상기 제 1 PMOS 트랜지스터는 대응하는 쌍의 입출력 라인들 중 제 1 입출력 라인과 상기 접지 전압 사이에 연결되고, 상기 제 2 PMOS 트랜지스터는 상기 대응하는 쌍의 입출력 라인들 중 제 2 입출력 라인과 상기 접지 전압 사이에 연결되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 구동 회로는 상기 입출력 라인들에 각각 연결된 구동기들을 포함하며, 각 구동기는 NMOS 풀-업 및 풀-다운 트랜지스터들로 구성되는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 타이밍 제어 회로는 상기 액티브 명령 신호의 비활성화에 응답하여 상기 제 1 프리챠지 회로를 활성화시키는 반도체 메모리 장치.
  10. 복수의 입출력 라인 쌍들과;
    쓰기 펄스 신호에 응답하여 동작하며, 외부 데이터에 따라 상기 입출력 라인 쌍들을 구동하는 구동 회로와;
    상기 입출력 라인 쌍들을 제 1 전압 (VCC)으로 프리챠지하는 제 1 프리챠지 회로와;
    상기 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 2 전압 (VCC-Vth, GND)으로 프리챠지하는 제 2 프리챠지 회로와;
    상기 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 3 전압 (VCC-Vth)으로 프리챠지하는 제 3 프리챠지 회로와; 그리고
    쓰기 명령 신호의 입력에 응답하여 상기 쓰기 펄스 신호를 활성화시키며, 상기 입출력 라인 쌍들이 상기 제 2 전압으로 프리챠지되도록 액티브 명령 신호의 입력에 응답하여 상기 제 1 프리챠지 회로를 비활성화시키고 상기 제 2 프리챠지 회로를 활성화시키며, 데이터 마스킹 신호에 응답하여 상기 제 3 프리챠지 회로를 활성화시키는 타이밍 제어 회로를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 3 프리챠지 회로는 상기 데이터 마스킹 신호의 활성화에 응답하여 활성화되고 상기 데이터 마스킹 신호의 비활성화에 응답하여 비활성화되는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 타이밍 제어 회로는 상기 쓰기 명령 신호의 입력에 응답하여 상기 제 2 프리챠지 회로를 비활성화시키는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제 1 전압은 전원 전압인 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 제 2 전압은 접지 전압과 (VCC-Vth) 중 어느 하나이며, VCC는 전원 전압이고 Vth은 PMOS 트랜지스터의 문턱 전압인 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 제 3 전압은 (VCC-Vth)이며, VCC는 전원 전압이고 Vth는 NMOS 트랜지스터의 문턱 전압인 반도체 메모리 장치.
  16. 제 10 항에 있어서,
    상기 제 3 프리챠지 회로는 상기 입출력 라인 쌍들에 각각 대응하는 프리챠지부들을 포함하고; 상기 각 프리챠지부는 상기 타이밍 제어 회로에 의해서 공통으로 제어되는 제 1 및 제 2 NMOS 트랜지스터들로 구성되며;
    상기 제 1 NMOS 트랜지스터는 대응하는 쌍의 입출력 라인들 중 제 1 입출력 라인과 전원 전압 사이에 연결되고, 상기 제 2 NMOS 트랜지스터는 상기 대응하는 쌍의 입출력 라인들 중 제 2 입출력 라인과 상기 전원 전압 사이에 연결되는 반도체 메모리 장치.
  17. 제 10 항에 있어서,
    상기 입출력 라인 쌍들에 연결된 등화 회로를 더 포함하며, 상기 타이밍 제어 회로는 상기 액티브 명령 신호의 활성화시 또는 상기 데이터 마스킹 신호의 활성화시 상기 등화 회로를 활성화시키는 반도체 메모리 장치.
  18. 복수의 메모리 블록들을 포함하는 메모리 뱅크와;
    상기 메모리 뱅크에 연결되는 복수의 입출력 라인 쌍들과;
    액티브 명령 신호의 활성화 및 쓰기 명령 신호의 활성화에 응답하여 쓰기 동작 구간을 나타내는 쓰기 펄스 신호 (PDT)를 활성화시키는 제 1 신호 발생 회로와;
    상기 쓰기 펄스 신호의 활성화에 응답하여 외부 데이터에 따라 대응하는 입출력 라인 쌍들을 구동하는 입출력 라인 구동 회로들과;
    상기 액티브 명령 신호의 비활성화시 입출력 라인 프리챠지 신호를 활성화시키고, 상기 액티브 명령 신호의 활성화시 상기 입출력 라인 프리챠지 신호를 비활성화시키는 제 2 신호 발생 회로와;
    상기 입출력 라인 프리챠지 신호 (PIOPRB)의 활성화시 제 1 프리챠지 신호 (PRE1)를 활성화시키고, 상기 입출력 라인 프리챠지 신호 (PIOPRB)의 비활성화시 상기 제 1 프리챠지 신호 (PRE1)를 비활성화시키는 제 3 신호 발생 회로와;
    상기 제 1 프리챠지 신호 (PRE1)의 활성화에 응답하여 대응하는 입출력 라인 쌍들을 제 1 전압 (VCC)으로 프리챠지하는 제 1 프리챠지 회로들과;
    상기 입출력 라인 프리챠지 신호 (PIOPRB)의 비활성화에 응답하여 제 2 프리챠지 신호를 활성화시키고, 상기 쓰기 펄스 신호 (PDT)의 활성화에 응답하여 상기 제 2 프리챠지 신호를 비활성화시키는 제 4 신호 발생 회로와; 그리고
    상기 제 2 프리챠지 신호에 응답하여 대응하는 입출력 라인 쌍들을 제 2 전압 (VCC-Vth, GND)으로 프리챠지하는 제 2 프리챠지 회로들을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 쓰기 펄스 신호는 상기 쓰기 명령 신호가 비활성화될 때 비활성화되는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 전압은 전원 전압인 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 프리챠지 회로들 각각은 상기 제 1 프리챠지 신호에 응답하여 동작하며 대응하는 쌍의 입출력 라인들 사이에 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터들을 포함하는 반도체 메모리 장치.
  22. 제 18 항에 있어서,
    상기 제 2 전압은 접지 전압과 (VCC-Vth) 중 어느 하나이고, VCC는 전원 전압이며 Vth는 PMOS 트랜지스터의 문턱 전압인 반도체 메모리 장치.
  23. 제 18 항에 있어서,
    상기 제 2 프리챠지 회로들 각각은 상기 제 2 프리챠지 신호에 응답하여 동작하는 제 1 및 제 2 NMOS 트랜지스터들을 포함하며,
    상기 제 1 NMOS 트랜지스터는 대응하는 쌍의 입출력 라인들 중 제 1 입출력 라인과 상기 접지 전압 사이에 연결되고, 상기 제 2 NMOS 트랜지스터는 상기 대응하는 쌍의 입출력 라인들 중 제 2 입출력 라인과 상기 접지 전압 사이에 연결되는 반도체 메모리 장치.
  24. 제 18 항에 있어서,
    상기 제 2 프리챠지 회로들 각각은 상기 제 2 프리챠지 신호에 응답하여 동작하는 제 1 및 제 2 PMOS 트랜지스터들로 구성되며;
    상기 제 1 PMOS 트랜지스터는 대응하는 쌍의 입출력 라인들 중 제 1 입출력 라인과 상기 접지 전압 사이에 연결되고, 상기 제 2 PMOS 트랜지스터는 상기 대응하는 쌍의 입출력 라인들 중 제 2 입출력 라인과 상기 접지 전압 사이에 연결되는 반도체 메모리 장치.
  25. 제 18 항에 있어서,
    데이터 마스킹 신호 (PDMB)에 응답하여 제 3 프리챠지 신호 (PRE3)를 발생하는 제 5 신호 발생 회로와; 그리고
    상기 제 3 프리챠지 신호 (PRE3)에 응답하여 대응하는 입출력 라인 쌍들을 제 3 전압 (VCC-Vtn)으로 프리챠지하는 제 3 프리챠지 회로들을 더 포함하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제 3 전압은 (VCC-Vth)이고, VCC는 전원 전압이며 Vth는 NMOS 트랜지스터의 문턱 전압인 반도체 메모리 장치.
  27. 제 25 항에 있어서,
    상기 제 3 프리챠지 회로들 각각은 상기 제 3 프리챠지 신호에 응답하여 동작하며, 대응하는 쌍의 입출력 라인들 사이에 직렬 연결되는 제 1 및 제 2 NMOS 트랜지스터들을 포함하는 반도체 메모리 장치.
  28. 제 18 항에 있어서,
    상기 입출력 라인 구동 회로들 각각은 NMOS 풀-업 및 풀-다운 트랜지스터들로 구성되는 반도체 메모리 장치.
  29. 각각이 복수 개의 메모리 블록들을 포함하는 제 1 및 제 2 메모리 뱅크들과;
    상기 제 1 메모리 뱅크에 연결되는 제 1의 입출력 라인 쌍들과;
    상기 제 2 메모리 뱅크에 연결되는 제 2의 입출력 라인 쌍들과;
    상기 제 1의 입출력 라인 쌍들과 상기 제 2의 입출력 라인 쌍들을 제 1 전압으로 각각 프리챠지하는 제 1 프리챠지 회로들과;
    상기 제 1의 입출력 라인 쌍들과 상기 제 2의 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 2 전압으로 각각 프리챠지하는 제 2 프리챠지 회로들과; 그리고
    액티브 명령 신호와 상기 제 1 및 제 2 메모리 뱅크들에 각각 대응하는 제 1 및 제 2 쓰기 명령 신호들에 응답하여 상기 제 1 및 제 2 프리챠지 회로들의 동작 타이밍을 제어하는 타이밍 제어 회로를 포함하며,
    상기 제 1 및 제 2 메모리 뱅크들에 대한 쓰기 동작이 연속적으로 수행되는 동작 모드시, 상기 타이밍 제어 회로는 상기 제 1 및 제 2 입출력 라인 쌍들이 상기 제 2 전압으로 프리챠지되도록 상기 액티브 명령 신호의 활성화에 응답하여 상기 제 1 프리챠지 회로들을 비활성화시키고 상기 제 2 프리챠지 회로들을 활성화시키며; 그리고
    상기 제 1 및 제 2 쓰기 명령 신호들 중 어느 하나가 활성화될 때, 상기 타이밍 제어 회로는 활성화되는 쓰기 명령 신호에 대응하는 제 2 프리챠지 회로를 비활성화시키고 비활성화되는 쓰기 명령 신호에 대응하는 제 2 프리챠지 회로가 활성화 상태로 유지되게 하는 반도체 메모리 장치.
  30. 삭제
  31. 제 29 항에 있어서,
    상기 제 1 프리챠지 회로들은 상기 액티브 명령 신호의 비활성화시 활성화되는 반도체 메모리 장치.
  32. 제 31 항에 있어서,
    상기 제 1 쓰기 명령 신호가 활성화될 때, 상기 제 1 메모리 뱅크의 제 2 프리챠지 회로는 비활성화되는 반면에 상기 제 2 메모리 뱅크의 제 2 프리챠지 회로는 활성화 상태로 유지되는 반도체 메모리 장치.
  33. 제 32 항에 있어서,
    상기 제 1 쓰기 명령 신호가 비활성화되고 상기 제 2 쓰기 명령 신호가 활성화될 때, 상기 제 1 메모리 뱅크의 제 2 프리챠지 회로는 비활성화 상태로 유지되는 반면에 상기 제 2 메모리 뱅크의 제 2 프리챠지 회로는 비활성화되는 반도체 메모리 장치.
  34. 제 29 항에 있어서,
    상기 제 1 전압은 전원 전압 (VCC)이고, 상기 제 2 전압은 접지 전압과 (VCC-Vth) 중 어느 하나인 반도체 메모리 장치.
  35. 제 34 항에 있어서,
    상기 Vth는 PMOS 및 NMOS 트랜지스터들 중 어느 하나의 문턱 전압인 반도체 메모리 장치.
  36. 제 29 항에 있어서,
    상기 타이밍 제어 회로에 의해서 제어되며, 상기 제 1의 입출력 라인 쌍들과 상기 제 2의 입출력 라인 쌍들을 상기 제 1 전압보다 낮은 제 3 전압으로 각각 프리챠지하는 제 3 프리챠지 회로들을 더 포함하는 반도체 메모리 장치.
  37. 제 36 항에 있어서,
    상기 타이밍 제어 회로는 데이터 마스킹 신호에 응답하여 상기 제 3 프리챠지 회로들을 활성화시키는 반도체 메모리 장치.
  38. 제 36 항에 있어서,
    상기 제 3 전압은 (VCC-Vth)이며, VCC는 전원 전압이고 Vth는 NMOS 트랜지스터의 문턱 전압인 반도체 메모리 장치.
  39. 복수의 메모리 블록들을 포함하는 메모리 뱅크와; 상기 메모리 뱅크에 연결된 입출력 라인 쌍들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    액티브 명령 신호의 활성화에 응답하여 상기 입출력 라인 쌍들을 제 1 전압으로 프리챠지하는 단계와;
    쓰기 명령 신호의 활성화에 응답하여 상기 입출력 라인 쌍들의 프리챠지 동작을 중지시키고, 외부 데이터에 따라 상기 입출력 라인 쌍들을 구동하는 단계와; 그리고
    상기 액티브 명령 신호의 비활성화에 응답하여 상기 입출력 라인 쌍들을 상기 제 1 전압보다 높은 제 2 전압으로 프리챠지하는 단계를 포함하는 것을 특징으로 하는 동작 방법.
  40. 제 41 항에 있어서,
    상기 제 1 전압은 (VCC-Vth) (VCC: 전원 전압, Vth: PMOS 및 NMOS 트랜지스터들 중 하나의 문턱 전압)이고, 상기 제 2 전압은 전원 전압인 것을 특징으로 하는 동작 방법.
  41. 제 41에 있어서,
    데이터 마스킹 신호의 활성화에 응답하여 상기 입출력 라인 쌍들을 상기 제 2 전압보다 낮은 제 3 전압으로 프리챠지하는 단계를 더 포함하는 것을 특징으로 하는 동작 방법.
  42. 제 41 항에 있어서,
    상기 제 3 전압은 (VCC-Vth)이며, VCC: 전원 전압, Vth: NMOS 트랜지스터의 문턱 전압인 것을 특징으로 하는 반도체 메모리 장치.
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