KR100587685B1 - 반도체 메모리장치의 워드라인 디세이블 제어회로 - Google Patents

반도체 메모리장치의 워드라인 디세이블 제어회로 Download PDF

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Abstract

본 발명은 워드라인이 선택되지 않을 시 워드라인이 신속하게 디세이블되도록 하여 셀데이터의 손실을 방지하는 기술이다.
이를 위한 본 발명의 일 예에 따른 반도체 메모리장치의 워드라인 디세이블 제어회로는, 워드라인 선택신호를 미리 설정된 레벨로 다운시키는 전압변환부와, 상기 전압변환부로부터 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 받아 상기 워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와, 상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 워드라인을 설정된 레벨로 풀다운시키는 풀다운 트랜지스터를 포함한다.
서브워드라인, 워드라인 구동, 워드라인 인에이블, 워드라인 디세이블

Description

반도체 메모리장치의 워드라인 디세이블 제어회로{CONTROL CIRCUIT FOR DISABLE WORD LINE OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 통상적인 반도체 메모리장치의 개략적인 구성도
도 2는 도 1의 서브워드라인 드라이버(20)의 상세회로도
도 3은 종래의 워드라인을 디세이블시키는 PXIB의 전압변화 파형도
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도
도 5는 본 발명의 일 실시 에에 따른 워드라인을 디세이블시키는 PXIB의 전압변화 파형도
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도
도 7은 본 발명의 다른 실시 에에 따른 워드라인을 디세이블시키는 PXIB의 전압변화 파형도
본 발명은 반도체 메모리장치의 서브워드라인 구동회로에 관한 것으로, 특히 워드라인이 선택되지 않을 시 인에이블된 워드라인 전압을 신속하게 설정된 전압레벨로 풀다운 시켜 셀데이터의 손실을 방지하는 워드라인 디세이블 제어회로에 관한 것이다.
반도체 메모리장치는 다수의 워드라인 및 다수의 비트라인 쌍 사이에 접속되는 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀에 저장된 데이터를 입출력하기 위한 주변회로들로 구성된다. 상기 메모리 셀과 접속되는 워드라인 및 비트라인 쌍은 각각 고유한 어드레스가 지정되어 있으며, 입력 어드레스 신호를 디코딩하는 로우 디코더 및 컬럼 디코더에 의해 특정 워드라인 및 비트라인 쌍의 선택이 이루어진다.
반도체메모리장치 특히 디램의 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로구성된다. 상기 캐패시터는 데이터를 저장하는 역할을 수행하고, 상기 트랜지스터는 상기 캐패시터에 저장된 데이터의 입출력을 제어하는 역할을 수행하며, 일반적으로 억세스 트랜지스터라 한다. 상기 억세스 트랜지스터의 제어전극은 워드라인과 접속되어 있으며. 이는 당 기술분야에서 널리알려져 있다.
상기 메모리 셀의 캐패시터에 논리 "하이" 데이터를 입출력할 시 워드라인에 논리 하이레벨 즉, 동작전원전압 레벨의 워드라인 인에이블 전압을 인가하게 되는 경우 트랜지스터의 고유한 성질인 문턱전압의 영향으로 인하여 상기 메모리 셀의 캐패시터에 데이터가 충분히 입출력되지 않게 된다. 따라서 워드라인 인에이블 전 압은 승압된 전압을 공급하는 것이 일반적으로 알려져 있고, 이를 위해 워드라인 드라이버는 승압된 전압으로 구동하여야 한다.
반도체 메모리장치가 대용량화될 수록 하나의 워드라인 접속되는 메모리 셀의 수는 증가하고 또한 워드라인의 길이가 길어짐에 따라 워드라인의 부하 캐패시턴스는 증가하게 된다. 이러한 워드라인의 부하 캐패시턴스의 증가로 인하여 워드라인 인에이블 시 동작속도가 느려진다. 이러한 문제를 해결사기 위해 워드라인 드라이버의 크기를 증가시키면 되지만 현재의 고집적 반도체 메모리장치에서 설계룰이 점점 작아짐에 따라 워드라인 간의 피치가 짧아져 워드라인 드라이버의크기를 증가시키는 것은 상당히 어려운 실정이다. 이러한 문제를 해결하기 위해 서브 워드라인 드라이버를 사용한다.
이렇게 서브 워드라인을 사용하여 워드라인을 구동하는 반도체 메모리장치가 대한민국 특허공개 번호 2003-13050호에 개시되어 있다. 공개특허번호 2003-13050호에 개시된 반도체 메모리장치의 개략적인 구성도가 도 1에 도시 되어있다.
도 1을 참조하면, 다수개의 로우 어드레스신호(RA2~RAi)들에 대응하여 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)를 발생시키는 로우 디코더(50)와, 다수개의 컬럼 어드레스신호(CA0~CAi)들에 대응하여 다수개의 컬럼선택라인신호(CSL:Column Select Line)를 발생시키는 컬럼디코더(60)와, 다수개의 메모리 셀들이 로우방향과 컬럼 방향으로 배치되는 메모리 셀어레이(10)와, 다수개의 로우 어드레스(RA0, RA0B, RA1, RA1B)의 조합에 의해 다수의 디코딩 어드레스(DRA01, DRA0B1, DRA01B, DRA0B1B)를 발생시키는 로우어드레스 프리디코딩부(40)와, 로우 어드레스 프리디코딩부(40)의 출력을 받아 디코딩하여 서브 워드라인선택신호(PXI0~PXIi)와 반전된 서브 워드라인 선택신호(PXI0B~PXIiB)를 각각 발생하는 PXI발생부(30)와, 상기 로우디코더(50)의 출력된 정상 워드라인 인에이블신호(NWE)와 PXI발생부(30)로부터 출력된 워드라인 선택신호(PXI)를 입력받아 승압한 뒤 워드라인 인에이블신호(WE)를 출력하는 서브워드라인 드라이버(20)로 구성되어 있다.
도 2는 도 1의 서브워드라인 드라이버(20)의 상세회로도이다.
워드라인 선택신호(PXI)를 반전시켜 출력하는 제1 인버터(10)와, 상기 제1 인버터(10)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXID)를 출력하는 제2 인버터(12)와, 상기 워드라인 선택신호(PXI)를 반전시켜 상기 워드라인 선택신호(PXI)의 위상과 상반되는 워드라인 디세이블 제어신호(PXIB)를 출력하는 제3 인버터(14)와, 승압전압(Vpp)에 의해 동작되어 노말 워드라인 인에이블신호(NWE)를 전달하는 엔모오스 트랜지스터(NT6)와, 상기 엔오모스 트랜지스터(NT6)에 의해 전달된 노말 워드라인 인에이블신호(NWE)에 대응하여 워드라인으로 서브 워드라인 구동신호(PXID)를 출력하는 엔모오스 트랜지스터(NT8)과, 프리차지 시 턴온되는 엔모오스 트랜지스터(NT5)와, 상기 프리차지 초기동안 상기 엔모오스 트랜지스터(NT5)로부터 제공되는 서브 워드라인 구동신호(PXID)에 의해 구동되는 엔모오스 트랜지스터(NT7)와, 상기 제3 인버터(14)로부터 출력되는 워드라인 레벨 제어신호(PXIB)에 대응하여 워드라인의 레벨을 제어하는 엔모오스 트랜지스터(NT9)로 구성되어 있다. 상기 워드라인 레벨 제어신호(PXIB)는 워드라인 선택되지 않을 시 워드라인의 전압을 네가티브전압(VBB)으로 풀다운시키기 위해 엔모오스 트랜지스터(NT9)의 게이트로 인가되는 신호이다. 상기 엔모오스 트랜지스터(NT8)은 풀업 트랜지스터이고, 엔모오스 트랜지스터(NT9)는 풀다운 트랜지스터이다. 상기 제1 인버터(10)는 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙한다. 상기 제2 인버터(12)는 상기 반전된 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss)(혹은 VBB) 사이를 스윙한다. 제3 인버터(14)는 상기 워드라인 선택신호(PXI)에 응답하여 내부 전원전압레벨(AVIC)과 접지전압 레벨(Vss) 사이를 스윙한다. 여기서 제3 인버터(14)는 내부 전원전압 레벨(AVIC)을 인가하도록 하고 있으나 외부 전원전압레벨(EVC) 또는 Vcc를 사용할 수도 있다.
반도체 메모리장치가 액티브 상태가 되면 PXI발생기(30)에서 워드라인 선택신호(PXI)가 발생되어 하이 레벨신호가 제1 및 제3 인버터(10, 14)로 각각 인가된다. 제1 인버터(10)의 피모오스 트랜지스터(PT1)는 오프되고 엔모오스 트랜지스터(NT1)는 턴온된다. 이로 인해 제1 인버터(10)는 접지전압레벨(Vss)의 로우신호를 출력한다. 상기 제 1인버터(10)로 출력된 접지전압레벨(Vss)의 로우신호는 제2 인버터(12)로 인가된다. 제2 인버터(12)의 피모오스 트랜지스터(PT3)는 턴온되고 엔모오스 트랜지스터(NT3)는 턴오프된다. 이로 인해 제2 인버터(12)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 그리고 제3 인버터(14)의 피모오스 트랜지스터(PT2)는 오프되고 엔모오스 트랜지스터(NT2)는 턴온된다. 이로 인해 제3 인버 터(14)는 네가티브전압레벨(VBB)의 PXIB신호를 출력한다. 상기 제3 인버터(14)로부터 네가티브 전압레벨(VBB)의 PXIB신호는 엔모오스 트랜지스터(NT9)의 게이트로 인가되어 엔모오스 트랜지스터(NT9)를 턴오프시킨다. 이때 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)가 발생되어 엔모오스 트랜지스터(NT6)의 드레인으로 인가되므로 엔모오스 트랜지스터(NT6)는 턴온되어 전압강하된 Vpp-Vth레벨의 전압을 엔모오스 트랜지스터(NT8)의 게이트로 인가된다. 이로인해 엔모오스 트랜지스터(NT8)는 턴온되어 워드라인이 승압전압레벨(Vpp)로 인에이블된다.
그러나 반도체 메모리장치가 대기상태이면 PXI발생기(30)에서 로우레벨의 둬드라인 선택신호(PXI)가 발생되어 제1 및 제3 인버터(10, 14)로 각각 인가된다. 제1 인버터(10)의 피모오스 트랜지스터(PT1)는 온되고 엔모오스 트랜지스터(NT1)는 턴오프된다. 이로 인해 제1 인버터(10)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 상기 제 1인버터(10)로부터 출력된 승압전압레벨(Vpp)의 하이신호는 제2 인버터(12)로 인가된다. 제2 인버터(12)의 피모오스 트랜지스터(PT3)는 턴오프되고 엔모오스 트랜지스터(NT3)는 턴온된다. 이로 인해 제2 인버터(12)는 네가티브전압레벨(VBB)의 로우신호를 출력한다. 그리고 제3 인버터(14)의 피모오스 트랜지스터(PT2)는 턴온되고 엔모오스 트랜지스터(NT2)는 턴오프된다. 이로 인해 제3 인버터(14)는 내부전원전압레벨(AIVC)의 PXIB신호를 출력한다. 상기 제3 인버터(14)로부터 네가티브 전압레벨(VBB)의 PXIB신호는 엔모오스 트랜지스터(NT9)의 게이트로 인가되어 엔모오스 트랜지스터(NT9)를 턴온시킨다. 이때 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)를 접지전압레벨(Vss)로 발생하여 엔모오스 트랜지스터(NT6)의 드레인으로 인가된다. 이로 인해 엔모오스 트랜지스터(NT8)의 게이트로 접지전압레벨(Vss)이 인가되므로 엔모오스 트랜지스터(NT8)는 턴오프되어 워드라인(WL)이 승압전압레벨(Vpp)에서 네가티브 전압레벨(VBB)로 방전되어 워드라인(WL)을 디세이블시킨다. 상기 피모오스 트랜지스터(PT1~PT3, NT1~NT9)는 게이트로 승압전압(Vpp)인 고전압을 사용하기 때문에 테스트 시 트랜지스터의 파괴를 방지하기 위해 게이트 옥사이드의 두께가 예컨대 약 35Å 정도로 두껍게 형성하여야 한다.
상기와 같은 종래의 서브 워드라인 구동회로는 피모오스 트랜지스터(PT2)의 게이트 옥사이드가 예를 들어 약 35Å정도로 두껍게 형성되어 있으므로 도 3에서 보는 바와 같이 워드라인 디세이블 전압이 네가티브 전압레벨(VBB)로 떨어진 후에 PXIB가 내부 전원전압레벨(AIVC)이나 외부 전원전압(EVC) 혹은 Vcc 예를 들어 0.9V레벨로 서서히 상승되기 때문에 엔모오스 트랜지스터(NT9)가 턴온되지 못하게 되어 워드라인이 디세이블된 후 즉시 워드라인 구동전압이 네가티브 전압레벨(VBB)로 떨어지지 않게 된다. 따라서 반도체 메모리장치의 대기상태에서 워드라인이 구동되어 메모리 셀의 데이터가 유실되는 문제가 있었다.
따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 대기상태에서 워드라인이 플로팅(Floating)되는 것을 방지하는 반도체 메모리장치의 워드라인 디세이블 제어회로를 제공함에 있다.
본 발명의 다른 목적은 대기상태에서 워드라인 플로팅에 의해 메모리 셀의 데이터가 유실되는 것을 방지할 수 있는 반도체 메모리장치의 워드라인 디세이블 제어회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 예에 따른 반도체 메모리장치의 워드라인 디세이블 제어회로는, 워드라인 선택신호를 미리 설정된 레벨로 다운시키는 전압변환부와, 상기 전압변환부로부터 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 받아 상기 워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와, 상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 인에이블된 워드라인을 설정된 전압레벨로 풀다운시키는 풀다운 트랜지스터로 이루어짐을 특징으로하는 한다.
상기 전압변환부는 게이트가 승압전압(Vpp)이 인가되고 드레인에 상기 워드라인 선택신호가 인가되며 소스가 상기 인버터로 연결되는 제1 엔모오스 트랜지터로 구성함을 특징으로 한다.
상기 인버터는 상기 제1 엔모오스 트랜지스터의 소스에 게이트가 접속되고 소스가 내부전원전압(AIVC)에 연결되는 피모오스 트랜지스터와, 상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 피모오스 트랜지스터의 드레인에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 한다.
상기 피모오스 트랜지스터는 게이트 옥사이드의 두께가 25Å 정도임을 특징으로 한다.
상기 피모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 반도체 메모리장치의 워드라인 디세이블 제어회로는, 워드라인 선택신호를 반전 출력하는 제1 인버터와, 상기 제1 인버터로부터 반전출력된 워드라인 선택신호와 상기 워드라인 선택신호를 받아 워드라인 레벨 제어신호를 출력하는 제2 인버터와, 상기 제2 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 워드라인을 리세트시키는 트랜지스터로 이루어짐을 특징으로하는 한다.
상기 트랜지스터는 제3 엔모오스 트랜지터로 구성함을 특징으로 한다.
상기 제2 인버터는 상기 제1 인버터의 출력단에 게이트가 접속되고 드레인이 내부전원전압(AIVC)에 연결되는 제1 엔모오스 트랜지스터와, 상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 제1 엔모오스 트랜지스터의 소스에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 한다.
상기 제1 엔모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 4는 본 발명의 일 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도이다.
워드라인 선택신호(PXI)를 반전시켜 출력하는 제1 인버터(20)와, 상기 제1 인버터(20)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXID)를 출력하는 제2 인버터(22)와, 상기 워드라인 선택신호(PXI)를 반전시켜 상기 워드라인 선택신호(PXI)의 위상과 상반되는 워드라인 디세이블 제어신호(PXIB)를 출력하는 제3 인버터(24)와, 승압전압(Vpp)에 의해 동작되어 노말 워드라인 인에이블신호(NWE)를 전달하는 엔모오스 트랜지스터(NT17)와, 상기 엔오모스 트랜지스터(NT17)에 의해 전달된 노말 워드라인 인에이블신호(NWE)에 대응하여 워드라인으로 서브 워드라인 구동신호(PXID)를 출력하는 엔모오스 트랜지스터(NT19)과, 프리차지 시 턴온되는 엔모오스 트랜지스터(NT16)와, 상기 프리차지 초기동안 상기 엔모오스 트랜지스터(NT16)로부터 제공되는 서브 워드라인 구동신호(PXID)에 의해 구동되는 엔모오스 트랜지스터(NT18)와, 상기 제3 인버터(24)로부터 출력되는 워드라인 레벨 제어신호(PXIB)에 대응하여 워드라인의 레벨을 제어하는 엔모오스 트랜지스터(NT20)로 구성되어 있다.
상기 제3 인버터(24)는 상기 워드라인 선택신호(PXI)를 드레인에 연결하고 게이트로 워드라인 선택신호(PXI)를 받아 문턱전압(Vth)만큼 다운시켜 출력하는 엔모오스 트랜지스터(NT12)와, 상기 엔모오스 트랜지스터(NT12)로부터 드롭된 워드라인 선택신 호를 게이트로 인가받아 워드라인 레벨 제어신호(PXIB)를 출력하는 피모오스 트랜지스터(PT12)와, 상기 상기 워드라인 선택신호(PXI)를 게이트로 연결하고 상기 피모오스 트랜지스터(PT12)의 드레인과 접지전압레벨(Vss) 사이에 연결되는 엔모오스 트랜지스터(NT13)로 구성되어 있다. 상기 엔모오스 트랜지스터(NT12)는 워드라인 선택신호(PXI)를 문턱전압(Vth)만큼 다운시킨다. 상기 엔모오스 트랜지스터(NT19)는 풀업 트랜지스터이고, 엔모오스 트랜지스터(NT20)는 풀다운 트랜지스터이다. 상기 제1 인버터(20)는 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙한다. 상기 제2 인버터(22)는 상기 반전된 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙한다. 제3 인버터(24)는 상기 워드라인 선택신호(PXI)에 응답하여 내부 전원전압레벨(AVIC)과 접지전압 레벨(Vss) 사이를 스윙한다. 여기서 제3 인버터(24)는 내부 전원전압 레벨(AVIC)을 인가하도록 하고 있으나 외부 전원전압레벨(EVC) 또는 Vcc를 사용할 수도 있다. 그리고 제2 인버터(22)는 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙하도록 하고 있으나 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙하는 것도 가능하다.
도 5는 본 발명의 일 실시 예에 따른 워드라인을 디세이블시키는 PXIB의 전압변화 파형도이다.
상술한 도 4 및 도 5를 참조하여 본 발명의 바람직한 반도체 메모리장치의 워드라인을 디세이블시키는 동작을 상세히 설명한다.
반도체 메모리장치가 액티브 상태가 되면 PXI발생기(30)에서 워드라인 선택신호(PXI)가 발생되어 하이 레벨신호가 제1 및 제3 인버터(20, 24)로 각각 인가된다. 제1 인버터(20)의 피모오스 트랜지스터(PT11)는 오프되고 엔모오스 트랜지스터(NT11)는 턴온된다. 이로 인해 제1 인버터(20)는 접지전압레벨(Vss)의 로우신호를 출력한다. 상기 제 1인버터(20)로 출력된 접지전압레벨(Vss)의 로우신호는 제2 인버터(22)로 인가된다. 제2 인버터(22)의 피모오스 트랜지스터(PT13)는 턴온되고 엔모오스 트랜지스터(NT14)는 턴오프된다. 이로 인해 제2 인버터(22)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 하이 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT12)의 드레인으로 인가된다. 이때 엔모오스 트랜지스터(NT12)의 게이트에는 승압전압레벨(Vpp)이 인가되므로 상기 엔모오스 트랜지스터(NT12)는 턴온되어 전압강하된 PXI-Vth레벨의 전압을 피모오스 트랜지스터(PT12)의 게이트로 인가된다. 이때 전압강하된 PXI-Vth레벨의 전압을 피모오스 트랜지스터(PT12)의 게이트로 인가되므로 피모오스 트랜지스터(PT12)의 파괴를 방지한다. 따라서 피모오스 트랜지스터(PT12)는 턴오프된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 하이 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT13)의 게이트로 인가되어 엔모오스 트랜지스터(NT13)는 턴온되어 드레인으로 접지전압레벨신호(Vss)를 출력한다. 이로 인해 제3 인버터(24)는 접지전압레벨(Vss)의 PXIB신호를 출력한다. 상기 제3 인버터(24)로부터 접지전압레벨(Vss)의 PXIB신호는 엔모오스 트랜지스터(NT20)의 게이트로 인가되어 엔모오스 트랜지스터(NT20)를 턴오프시킨다. 이때 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)가 발생되어 엔모오스 트랜지스터(NT17)의 드레인으로 인가되므로 엔모오스 트랜지스터(NT17)는 턴온되어 전압강된 NWE-Vth레벨의 전압을 엔모오스 트랜지스터(NT19)의 게이트로 인가된다. 이로인해 엔모오스 트랜지스터(NT19)는 턴온되어 워드라인이 승압전압레벨(Vpp)로 인에이블된다.
그러나 반도체 메모리장치가 대기상태이면 PXI발생기(30)에서 로우레벨의 워드라인 선택신호(PXI)가 발생되어 제1 및 제3 인버터(20, 24)로 각각 인가된다. 제1 인버터(20)의 피모오스 트랜지스터(PT11)는 온되고 엔모오스 트랜지스터(NT11)는 턴오프된다. 이로 인해 제1 인버터(20)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 상기 제 1인버터(20)로부터 출력된 승압전압레벨(Vpp)의 하이신호는 제2 인버터(22)로 인가된다. 제2 인버터(22)의 피모오스 트랜지스터(PT13)는 턴오프되고 엔모오스 트랜지스터(NT14)는 턴온된다. 이로 인해 제2 인버터(22)는 네가티브전압레벨(VBB)의 로우신호를 출력한다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 로우 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT12)의 드레인으로 인가된다. 이때 엔모오스 트랜지스터(NT12)의 게이트에는 승압전압레벨(Vpp)이 인가되므로 상기 엔모오스 트랜지스터(NT12)는 턴온되어 전압강된 접지전압레벨(Vss)의 전압을 피모오스 트랜지스터(PT12)의 게이트로 인가된다. 따라서 피모오스 트랜지스터(PT12)는 턴온된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 로우 레벨신호는 제3 인버터(24)의 엔모오스 트랜지스터(NT13)의 게이트로 인가되어 엔모오스 트랜지스터(NT13)는 턴오프된다. 상기 제3 인버터(24)의 피모오스 트랜지스터(PT12)는 게이트 옥사이드가 예컨대 약 25Å정도의 두께로 감소되었기 때문에 도 5에서 보는 바와 같이 피모오스 트랜지스터(PT12)의 소스의 전압레벨이 신속하게 내부 전원전압레벨(AIVC)로 천이된 PXIB신호가 된다. 이로인해 엔모오스 트랜지스터(NT20)를 턴온시키게 되어 워드라인은 승압전압 레벨(Vpp)에서 네가티브 전압레벨(VBB)로 빠른 속도로 천이되므로 메모리 셀의 데이터 유실을 방지한다. 상기 피모오스 트랜지스터(PT12)의 게이트 옥사이드의 두께가 예를들어 약 35Å 정도에서 약 25Å정도로 감소되었기 때문에 Vth 가 낮아지게 되었다. 따라서 피모오스 트랜지스터(PT12)의 게이트에는 PXI-Vth가 인가되어 테스트 모드 시 발생하는 게이트 브레이크 다운을 방지한다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리장치의 서브 워드라인 구동회로도이다.
워드라인 선택신호(PXI)를 반전시켜 출력하는 제1 인버터(30)와, 상기 제1 인버터(30)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXID)를 출력하는 제2 인버터(32)와, 상기 워드라인 선택신호(PXI)를 반전시켜 상기 워드라인 선택신호(PXI)의 위상과 상반되는 워드라인 디세이블 제어신호(PXIB)를 출력하는 제3 인버터(34)와, 프리차지 시 턴온되는 엔모오스 트랜지스터(NT26)와, 승압전압(Vpp)에 의해 동작되어 노말 워드라인 인에이블신호(NWE)를 전달하는 엔모오스 트랜지스터(NT27)와, 상기 엔오모스 트랜지스터(NT26)에 의해 전달된 노말 워드라인 인에이블신호(NWE)에 대응하여 워드라인으로 서브 워드라인 구동신호(PXID)를 출력하는 엔모오스 트랜지스터(NT29)와, 상기 프리차지 초기동안 상기 엔모오스 트랜지스터(NT26)로부터 제공되는 서브 워드라인 구동신호(PXID)에 의해 구동되는 엔모오스 트랜지스터(NT28)와, 상기 제3 인버터(34)로부터 출력되는 워드라인 레벨 제어신호(PXIB)에 대응하여 워드라인의 레벨을 제어하는 엔모오스 트랜지스터(NT30)로 구성되어 있다.
상기 엔모오스 트랜지스터(NT29)는 풀업 트랜지스터이고, 엔모오스 트랜지스터(NT30)는 풀다운 트랜지스터이다. 상기 제1 인버터(30)는 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙한다. 상기 제2 인버터(32)는 상기 반전된 워드라인 선택신호(PXI)에 응답하여 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙한다. 제3 인버터(34)는 상기 워드라인 선택신호(PXI)에 응답하여 내부 전원전압레벨(AVIC)과 접지전압 레벨(Vss) 사이를 스윙한다.
상기 제3 인버터(34)는 상기 제1 인버터(30)의 출력단에 게이트가 연결되어 워드라인 레벨 제어신호(PXIB)를 출력하는 엔모오스 트랜지스터(NT22)와, 상기 상기 워드라인 선택신호(PXI)를 게이트로 연결하고 상기 엔모오스 트랜지스터(NT22)의 드레인과 네가티브전압레벨(VBB) 사이에 연결되는 엔모오스 트랜지스터(NT23)로 구성되어 있다.
여기서 상기 제2 인버터(32)는 승압전압레벨(Vpp)과 네가티브전압 레벨(VBB) 사이를 스윙하도록 하고 있으나, 승압전압레벨(Vpp)과 접지전압 레벨(Vss) 사이를 스윙할 수도 있다. 제3 인버터(34)는 내부 전원전압 레벨(AVIC)을 인가하도록 하고 있으나, 외부 전원전압레벨(EVC) 혹은 Vcc를 사용할 수도 있다.
도 7은 도 3의 제3 인버터(34)에서 워드라인을 디세이블시키는 PXIB의 전압변화 파형도이다.
상술한 도 6 및 도 7를 참조하여 본 발명의 바람직한 반도체 메모리장치의 워드라인을 리세트하는 동작을 상세히 설명한다.
반도체 메모리장치가 액티브 상태가 되면 PXI발생기(30)에서 워드라인 선택신호(PXI)가 발생되어 하이 레벨신호가 제1 및 제3 인버터(30, 34)로 각각 인가된다. 제1 인버터(30)의 피모오스 트랜지스터(PT21)는 오프되고 엔모오스 트랜지스터(NT21)는 턴온된다. 이로 인해 제1 인버터(30)는 접지전압레벨(Vss)의 로우신호를 출력한다. 상기 제 1인버터(30)로 출력된 접지전압레벨(Vss)의 로우신호는 제2 인버터(32)로 인가된다. 제2 인버터(32)의 피모오스 트랜지스터(PT22)는 턴온되고 엔모오스 트랜지스터(NT24)는 턴오프된다. 이로 인해 제2 인버터(32)는 승압전압레벨(Vpp)의 하이신호를 출력한다. 그리고 상기 제1 인버터(30)로부터 출력된 접지전압 레벨신호(Vss)는 제3 인버터(34)의 엔모오스 트랜지스터(NT22)의 게이트로 인가된다. 이때 엔모오스 트랜지스터(NT22)의 드레인에는 내부 전원전압레벨(AIVC)이 인가된다. 이로 인해 상기 엔모오스 트랜지스터(NT22)는 턴오프된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 하이 레벨신호는 제3 인버터(34)의 엔모오스 트랜지스터(NT23)의 게이트로 인가되어 엔모오스 트랜지스터(NT23)는 턴온되어 드레인으로 네가티브전압레벨신호(VBB)를 출력한다. 이로 인해 제3 인버터(34)는 네가티브전압레벨(VBB)의 PXIB신호를 출력한다. 상기 제3 인버터(34)로부터 네가티브 전압레벨(VBB)의 PXIB신호는 엔모오스 트랜지스터(NT30)의 게이트로 인가되어 엔모오스 트랜지스터(NT30)를 턴오프시킨다. 이때 로우디코더(50)에서는 다수개의 노말 워드라인 인에이블신호(NWE: Normal Wordline Enable)가 발생되어 엔모오스 트랜지스터(NT27)의 드레인으로 인가되므로 엔모오스 트랜지스터(NT27)는 턴온되어 전압강된 NWE-VT레벨의 전압을 엔모오스 트랜지스터(NT29)의 게이트로 인가된다. 이로인해 엔모오스 트랜지스터(NT29)는 턴온되어 워드라인이 승압전압레벨(Vpp)로 인에이블된다.
그러나 반도체 메모리장치가 대기상태이면 PXI발생기(30)에서 로우레벨의 워드라인 선택신호(PXI)가 발생되어 제1 및 제3 인버터(30, 34)로 각각 인가된다. 제1 인버터(30)의 피모오스 트랜지스터(PT21)는 온되고 엔모오스 트랜지스터(NT21)는 턴오프된다. 이로 인해 제1 인버터(30)는 Vpp의 하이신호를 출력한다. 상기 제 1인버터(30)로부터 출력된 하이신호는 제2 인버터(32)로 인가된다. 제2 인버터(32)의 피모오스 트랜지스터(PT22)는 턴오프되고 엔모오스 트랜지스터(NT24)는 턴온된다. 이로 인해 제2 인버터(32)는 네가티브전압레벨(VBB)의 로우신호를 출력한다. 그리고 상기 제1 인버터(30)로부터 출력된 Vpp 레벨신호는 제3 인버터(34)의 엔모오스 트랜지스터(NT22)의 게이트로 인가된다. 이때 엔모오스 트랜지스터(NT22)의 게이트에는 Vpp레벨이 인가되므로 상기 엔모오스 트랜지스터(NT22)는 턴온된다. 그리고 PXI발생기(30)로부터 발생된 워드라인 선택신호(PXI)인 로우 레벨신호는 제3 인버터(34)의 엔모오스 트랜지스터(NT23)의 게이트로 인가되어 엔모오스 트랜지스터(NT23)는 턴오프된다. 상기 제3 인버터(24)의 엔모오스 트랜지스터(PT22)는 도 7에서 보는 바와 같이 PXIB신호가 신속하게 내부 전원전압레벨(AIVC)로 천이되어 엔모오스 트랜지스터(NT30)를 턴온시키게 된다. 따라서 워드라인이 승압전압 레벨(Vpp)에서 네가티브 전압레벨(VBB)로 빠른 속도로 천이되므로 메모리 셀의 데이터 유실을 방지한다. 상기 엔모오스 트랜지스터(PT22)는 피모오스 트랜지스터에 비해 Vth가 낮을뿐만 아니라 동작속도가 3~4배 가량 빠르기 때문에 피모오스 트랜지스터에 비하여 폭(Width)을 작게 하더라도 천이시간이 더 빨라진다.
본 발명의 일 실시 예 및 다른 실시 예에서는 워드라인 전압을 Vpp와 VBB의 전압을 사용하고 있으나 Vpp와 Vss의 전압을 사용할 수도 있다.
상술한 바와 같이 본 발명은, 반도체 메모리장치에서 메모리 셀이 액티브상태에서 대기상태로 전환될 때 워드라인을 신속하게 디세이블시켜 메모리 셀의 데이터의 유실을 방지할 수 있다.
또한 본 발명은 레이아웃 변경없이 PXIB의 전압을 신속하게 높일 수 있어 반도체 메모리장치의 동작속도를 향상시킬 수 있는 이점이 있다.

Claims (15)

  1. 반도체 메모리장치의 워드라인 디세이블 제어회로에 있어서,
    워드라인 선택신호를 미리 설정된 레벨로 다운시키는 전압변환부와,
    상기 전압변환부로부터 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 각각 받아 상기 워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와,
    상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 인에이블된 워드라인을 설정된 전압레벨로 풀다운시키는 풀다운 트랜지스터로 이루어짐을 특징으로하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  2. 제1항에 있어서,
    상기 전압변환부는 게이트가 승압전압(Vpp)이 인가되고 드레인에 상기 워드라인 선택신호가 인가되며 소스가 상기 인버터로 연결되는 제1 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  3. 제2항에 있어서,
    상기 인버터는 상기 제1 엔모오스 트랜지스터의 소스에 게이트가 접속되고 소스가 내부 전원전압(AIVC) 또는 외부 전원전압 혹은 Vcc에 연결되는 피모오스 트랜지스터와,
    상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 피모오스 트랜지스터의 드레인에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  4. 제3항에 있어서,
    상기 풀다운 트랜지스터는 제3 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  5. 제4항에 있어서,
    상기 피모오스 트랜지스터는 게이트 옥사이드의 두께가 약 25Å 정도임을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  6. 제5항에 있어서,
    상기 피모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 하는 반도 체 메모리장치의 워드라인 디세이블 제어회로.
  7. 반도체 메모리장치의 워드라인 디세이블 제어회로에 있어서,
    워드라인 선택신호를 반전 출력하는 제1 인버터와,
    상기 제1 인버터로부터 반전출력된 워드라인 선택신호와 상기 워드라인 선택신호를 각각 받아 상기 워드라인 선택신호의 위상과 상반된 워드라인 레벨 제어신호를 출력하는 제2 인버터와,
    상기 제2 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 워드라인을 설정된 레벨로 풀다운시키는 풀 다운 트랜지스터로 이루어짐을 특징으로하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  8. 제7항에 있어서,
    상기 풀다운 트랜지스터는 제3 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  9. 제8항에 있어서,
    상기 제2 인버터는 상기 제1 인버터의 출력단에 게이트가 접속되고 드레인이 내부전원전압(AIVC) 혹은 외부전원전압(EVC) 또는 Vcc에 연결되는 제1 엔모오스 트랜지스터와,
    상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 제1 엔모오스 트랜지스터의 소스에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  10. 제9항에 있어서,
    상기 제1 엔모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  11. 반도체 메모리장치의 워드라인 디세이블 제어회로에 있어서,
    워드라인 선택신호가 미리 설정된 레벨로 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 각각 받아 상기 워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와,
    상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 인에이블된 워드라인을 설정된 전압레벨로 풀다운시키는 풀다운 트랜지스터로 이루어짐을 특징 으로하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  12. 제11항에 있어서, 상기 인버터는,
    게이트로 승압전압(Vpp)이 인가되고 드레인에 상기 워드라인 선택신호가 인가되어 소스로 상기 워드라인 선택신호를 설정된 레벨로 다운시켜 출력하는 제1 엔모오스 트랜지터와,
    상기 제1 엔모오스 트랜지스터의 소스에 게이트가 접속되고 소스가 내부 전원전압(AIVC) 또는 외부 전원전압(EVC) 혹은 Vcc에 연결되는 피모오스 트랜지스터와,
    상기 워드라인 선택신호가 게이트로 인가되고 드레인이 상기 피모오스 트랜지스터의 드레인에 연결되고 소스가 접지전원전압과 연결되는 제2 엔모오스 트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  13. 제12항에 있어서,
    상기 풀다운 트랜지스터는 워드라인과 접지전압 사이에 드레인과 소스가 연결되는 제3 엔모오스 트랜지터로 구성함을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  14. 제13항에 있어서,
    상기 피모오스 트랜지스터는 게이트 옥사이드의 두께가 약 25Å 정도임을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
  15. 제12항에 있어서,
    상기 피모오스 트랜지스터는 임계전압(Vth)이 감소됨을 특징으로 하는 반도체 메모리장치의 워드라인 디세이블 제어회로.
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