JP3729277B2 - 半導体メモリ装置のワード線駆動回路 - Google Patents
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Description
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、行アドレス信号をデコーディングしてワード線を駆動するワード線駆動回路に関するものである。
【従来の技術】
【０００１】
半導体メモリ装置では、高集積、大容量化に伴い、チップの高速動作も求められている。しかし、チップの高集積化は動作電源電圧の低電圧化を必要とし、それによって、データアクセス時の動作速度が低下することとなった。そこで、チップ内に所定の電圧昇圧回路(bootstrap circuit) を備える技術が提示され、動作速度の高速化に対処している。特に、メモリセルからデータを読み出したり、あるいはメモリセルにデータを書き込む場合に、メモリセルを構成するアクセストランジスタのスイッチ動作を制御するワード線の電圧レベル及びこの駆動に関する問題は非常に重要である。
【０００２】
通常、ダイナミックＲＡＭの場合には、一つのアクセストランジスタと所定のデータを貯蔵する一つのストレージキャパシタとからなり、ストレージキャパシタに貯蔵されたデータはアクセストランジスタのチャネルを通じてビット線に伝達されるようになっている。このとき、データがビット線に伝達される速度及びデータの電圧レベルは、アクセストランジスタのゲートに印加されるワード線の電圧レベルによって決定される。しかし、高集積半導体メモリ装置のように、アクセストランジスタのゲートに印加されるワード線の電圧レベルが低電圧の場合、ストレージキャパシタに貯蔵されているデータを十分にビット線に伝達しにくいため、動作速度の低下等の問題が生ずる。これと関連して、上述の電圧昇圧回路を採用した半導体メモリ装置におけるワード線駆動回路の従来例とその動作タイミング図を図６及び図７に各々示す。図６の回路は、この分野でよく知られている構成であって、これは、“行デコーダ”とも言われる（以下、“ワード線駆動回路”という）。
【０００３】
ワード線ブースト信号φＸは、ＮＭＯＳトランジスタ９を通じてワード線ＷＬに伝送される。ワード線ブースト信号φＸは、メモリアレイブロックの外部に存在する周辺回路から、チップのアクティブサイクルの期間中において、Ｖｃｃ＋２Ｖｔ（Ｖｔはトランジスタのしきい電圧である）以上の電圧レベルで発生される。ワード線ブースト信号φＸがワード線ＷＬに伝達されると、ストレージキャパシタに貯蔵されたデータはメモリセルのアクセストランジスタのチャネルを通じてビット線に伝達される。なお、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎはブロック選択に関連する信号である。
【０００４】
図６に示す回路の動作特性をタイミング図である図７を参照して簡単に説明する。信号φＲＤは行アドレスストローブ信号バーＲＡＳを遅延させて発生される信号であって、これは、図６に示す各動作信号をエネーブルさせる役割を担っている。行アドレスストローブ信号バーＲＡＳがアクティブ状態となると、信号ＰＤＰＸが論理“ハイ”となり、プリチャージ用トランジスタ１はＯＦＦとなる。そして、所定のプリデコーダ（図示を省略）からプリデコーディング過程を経た行アドレス信号が入力され、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが全て論理“ハイ”のとき、ノードｎ１は論理“ロウ”となる。これにより、ワード線ＷＬを制御するノードｎ２はＶｃｃ−Ｖｔ８（Ｖｔ８はＮＭＯＳトランジスタ８のしきい電圧である）レベルにプリチャージされる。その後、図７に示すように、ワード線ブースト信号φＸが入力されると、ノードｎ２にはＮＭＯＳトランジスタ９を通じて自己昇圧が発生し、ワード線ブースト信号φＸはＮＭＯＳトランジスタ９を通じてワード線ＷＬに伝達される。なお、上記のプリデコーダは、当該分野でよく知られている回路であって、行デコーダや列デコーダの各々の入力部に位置するものである。
【０００５】
図６に示された回路において、ノードｎ２は、ワード線ブースト信号φＸが入力される前にＶｃｃ−Ｖｔ８レベルにプリチャージされなければならない。しかし、低電源電圧の条件下においては、ノードｎ２のプリチャージレベルが不十分となるので、回路の動作特性が低下し、ワード線ＷＬの電圧上昇レベルが減少してしまう。また、ノードｎ２が十分にプリチャージされた後に、ワード線ブースト信号φＸが入力されなければならないので、これにより回路の動作速度が低下する。更に、この場合、ノードｎ２は一定の電圧レベルを維持せず、Ｖｃｃ−Ｖｔ８＋φＸの電圧レベルへと変化するので、ワード線駆動回路の信頼度が低下するようになる。加えて、ワード線ＷＬの電圧レベルが上昇すると、ＮＭＯＳトランジスタ９のゲート−ソース間の電圧Ｖｇｓが減少するので、ワード線ブースト信号φＸの電圧レベルが降下する部分（φＸＢ）では、ＮＭＯＳトランジスタ９のチャネルを通じたワード線ＷＬとワード線ブースト信号φＸとの間の電荷配分動作が不十分になるという問題が発生する。
【０００６】
このような問題点を解決するために提示されたワード線駆動回路の例を図８に示す。同図に示めす回路は、Komatsuzaki.K 等によって提案されたもので、これは、“Circuit Techniques For a Wide Word I/O Path ６４ Mega ＤＲＡＭ”という題名の論文で、“１９９１ SYMPOSIUM ON VLSICIRCUITS ”に詳細に開示されている。この回路は、図６に示す回路の問題点を解決するため、ワード線ブースト信号φＸがワード線駆動器であるＰＭＯＳトランジスタ３０を通じてワード線ＷＬに伝達されるように構成されている。すなわち、ＰＭＯＳトランジスタのデバイス特性を利用した構成とされている。
【０００７】
ラッチ回路４０はプリデコードされた行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３によって駆動され、ワード線駆動器であるＰＭＯＳトランジスタ３０はラッチ回路４０によって駆動される。ラッチ回路４０の出力信号が昇圧電圧Ｖｐｐ（例えばチップ内の昇圧回路から出力される電圧であって、電源電圧Ｖｃｃより高い電圧レベルである）の電圧レベルで出力されるとき、ワード線ＷＬの電位は、ＮＭＯＳトランジスタ３１がＯＮとなって論理“ロウ”となる。また、ラッチ回路４０の出力信号が論理“ロウ”のときには、ワード線駆動器であるＰＭＯＳトランジスタ３０がＯＮとなり、ワード線ブースト信号φＸが直接的にワード線ＷＬに伝達される。この場合、ワード線駆動器がＰＭＯＳトランジスタ３０であるので、ラッチ回路４０の出力信号が昇圧されることはない。すなわち、ワード線ブースト信号φＸは、ワード線駆動器のゲート電圧をブーストしないで、直接ワード線ＷＬに伝達されることになる。図８に示す回路によれば、上述の問題点、すなわち低電源電圧の条件下で、ワード線駆動器のゲート電圧のプリチャージレベルが不十分なため生じる動作特性の低下及びワード線ＷＬの電圧上昇レベルの低下、そして、ワード線駆動器のゲート電圧が十分にプリチャージされた後にワード線ブースト信号φＸが入力されるため生じる動作速度の低下などの問題を改善することができる。
【０００８】
しかしながら、図８に示す回路には次のような他の問題がある。すなわち、プリデコードされた行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３及びプリチャージ制御信号バーＰＣが、接地電圧Ｖｓｓレベルから電源電圧Ｖｃｃレベルまでスイング動作し、入力回路（トランジスタ１９〜２４）及びインバータ２５の動作電圧が電源電圧Ｖｃｃであるので、ラッチ回路４０が必ず必要となる。このため集積度の向上を達成しにくいという問題が生ずる。なぜならば、図８に示す回路構成は、メモリセルアレイ（“メモリコア”と称される）内の集積度に比例して非常に多く要求されるからである。従って、最近の高集積メモリ素子のように、サブミクロン級の設計が用いられるメモリセルアレイに、同図のようなワード線駆動回路を適用するのは問題が多い。
【０００９】
また、入力回路（トランジスタ１９〜２４）及びインバータ２５にはプリチャージ制御信号バーＰＣとプリデコードされた行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３が各々入力される。図示された構成からわかるように、論理“ロウ”の行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３は、プリチャージ制御信号バーＰＣが完全に論理“ハイ”となってから入力されなければならないので、各信号のエネーブル順序による遅延現象が発生する。さらに、プリチャージ制御信号バーＰＣを、チップ内に多数存在する図８に示す回路のようなワード線駆動回路に印加させるため、信号線の負荷が増すので、プリチャージ制御信号バーＰＣを発生させるプリチャージ発生回路の出力端のチャネルのサイズを大きくしなければならない。したがって、プリチャージ制御信号バーＰＣの出力動作の遅延現象が発生してしまう。
【００１０】
【発明が解決しようとする課題】
したがって本発明の目的は、第一に、設計及びレイアウトが簡単で集積度を向上させ得る半導体メモリ装置のワード線駆動回路を提供することにある。
第二に、入力信号のエネーブル時間を高速化することにより高速出力動作が可能なワード線駆動回路を提供することにある。
第三に、低電源電圧の条件下でも、高速出力動作が可能なワード線駆動回路を提供することにある。
第四に、チップ内部に備えられる昇圧回路の出力電圧を直接ワード線に供給することができるワード線駆動回路を提供することにある。
第五に、ワード線ブースト信号により出力動作のエネーブルが行われるワード線駆動回路を提供することにある。
第六に、昇圧電圧端から接地電圧端への直流電流の漏れを防止できるワード線駆動回路を提供することにある。
第七に、電力消費が低く、また、昇圧電圧Ｖｐｐ端から接地電圧Ｖｓｓ端への直流電流の漏れを防止できるワード線駆動回路を提供することにある。
第八に、行アドレス信号とワード線リセット信号との信号供給タイミングを適宜に制御することができるワード線駆動回路を提供する。
【００１１】
【課題を解決するための手段】
このような目的を達成するために本発明は、半導体メモリ装置において、アドレスの組合入力によって駆動され、ワード線に電源電圧以上の昇圧電圧を出力するワード線駆動回路を提供する。
【００１２】
すなわち、本発明によるワード線駆動回路は、チップ外部から供給される電源電圧より高い電圧が印加される第１供給電圧端と接地電圧が印加される第２供給電圧端とを有する半導体メモリ装置に備えられるワード線駆動回路であって、第１供給電圧端と第２供給電圧端との間に形成され、プリデコードされた行アドレス信号を入力とするデコーディング部と、該デコーディング部の出力端に接続され、前記プリデコードされた行アドレス信号に応答して電圧レベルをプリチャージ状態とするリセット部と、前記デコーディング部の出力端に連結され、ワード線ブースト信号により制御されるプルダウントランジスタを有する伝送部と、第１供給電圧端と第２供給電圧端との間に形成され、ワード線に第１供給電圧を供給するプルアップトランジスタを有するワード線出力部と、を備え、前記伝送部は、デコーディング部の出力ノードに入力端が連結されるＣＭＯＳインバータと、該ＣＭＯＳインバータを構成するＮＭＯＳトランジスタと第２供給電圧端との間にチャネルが接続され、ワード線ブースト信号により制御されるプルダウントランジスタとを有することを特徴とする。
【００１３】
このようなワード線駆動回路では、第１供給電圧は、チップ内部に備えられ、電源電圧より高い昇圧電圧を出力する回路（昇圧回路）による電圧であり、第２供給電圧は接地電圧とするとよい。
【００１４】
さらに、本発明によるワード線駆動回路は、ワード線ブースト信号が直接ワード線に供給されず、第１供給電圧端から供給される電圧が直接ワード線にかかるようになっている。更に、本発明によるワード線駆動回路は、ワード線のプリチャージ動作がアドレスの組合入力のみによって遂行されるようになっている。
【００１５】
【実施例】
以下、本発明の望ましい実施例を添付の図面を参照して詳細に説明する。なお同じ構成要素には同じ符合を付し、重複する説明は省略する。
【００１６】
ここで使用される“ワード線駆動回路”とは、プリデコードされた行アドレス信号を入力とし、ワード線に所定の電圧を供給する回路であり、“ワード線リセット信号”とは、ワード線の非選択時における、ワード線を所定の電圧レベルにリセットするための制御信号であることを意味する。また、“ワード線駆動器”とは、ワード線駆動回路の出力端を構成し、ワード線に直接所定の電圧を供給する回路を意味する。
【００１７】
図１は、本発明によるワード線駆動回路の第１実施例を示す回路図で、図２はこの回路の動作タイミングを示す。デコーディング部１００Ａは、チップ外部から供給される電源電圧を昇圧した電圧が印加される第１供給電圧Ｖｐｐ端と接地電圧が印加される第２供給電圧Ｖｓｓ端との間に設けられ、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎを入力とする。リセット部１００Ｂは、デコーディング部１００Ａの出力端に接続されており、伝送部１００Ｃは、デコーディング部１００Ａの出力信号とワード線ブースト信号φＸｉとを入力とする。このワード線ブースト信号φＸｉは、ワード線活性化時点に立ち上がる必要がある。また、ワード線出力部１００Ｄは、第１供給電圧Ｖｐｐ端と第２供給電圧Ｖｓｓ端との間に形成されワード線ＷＬを駆動するものである。なお、第１供給電圧Ｖｐｐ端に印加される、外部電源電圧より昇圧された電圧は、チップ内部に備えられた昇圧回路によって出力されるようになっている。
【００１８】
ワード線駆動回路の入力端であるデコーディング部１００Ａは、第１供給電圧Ｖｐｐ端にチャネルの一方が接続される第１プルアップトランジスタ５１と、第１供給電圧Ｖｐｐ端にチャネルの一方が接続され、第１プルアップトランジスタ５１と互いにラッチ構成で接続される第２プルアップトランジスタ５５と、第１プルアップトランジスタ５１と第２供給電圧Ｖｓｓ端との間に直列に接続され、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎにより制御される駆動手段５２、５３、５４と、第２プルアップトランジスタ５５にチャネルが直列に接続され、ゲートが第１プルアップトランジスタ５１のラッチ接続端に接続される第１プルダウントランジスタ５６とから構成されている。
【００１９】
リセット部１００Ｂは、デコーディング部１００Ａの出力ノードＮ１１と第２供給電圧Ｖｓｓ端との間にチャネルが接続され、所定のワード線リセット信号φＷＲにより制御される第２プルダウントランジスタ５７からなる。なお、リセット部１００Ｂは、ＮＭＯＳトランジスタではなく、他のトランジスタ又は他の手段で実施することもできる。なお、リセット部１００Ｂはワード線ＷＬに直接接続することもできる。
【００２０】
伝送部１００Ｃは、デコーディング部１００Ａの出力ノードＮ１１に入力端が接続されるＣＭＯＳインバータ（５８、５９）と、このＣＭＯＳインバータを形成するＮＭＯＳトランジスタ５９と第２供給電圧Ｖｓｓ端との間にチャネルが接続され、ワード線ブースト信号φＸｉにより制御される第３プルダウントランジスタ６０とから構成される。なお、第３プルダウントランジスタ６０は、ＮＭＯＳトランジスタではなく、他の手段を利用することもできる。
【００２１】
ワード線出力部１００Ｄは、第１供給電圧Ｖｐｐ端にチャネルの一端が接続される第３プルアップトランジスタ６１と、第１供給電圧Ｖｐｐにチャネルの一端が接続され、第３プルアップトランジスタ６１と互いにラッチ構成で接続される第４プルアップトランジスタ６２と、第４プルアップトランジスタ６２にチャネルが直列接続され、ゲートが伝送手段１００Ｃの出力ノードＮ１２に接続される第４プルダウントランジスタ６３とから構成される。そして、第４プルアップトランジスタ６２と第４プルダウントランジスタ６３の共通の接続ノードはワード線ＷＬに接続される。
【００２２】
なお、デコーディング部１００Ａの制御信号であるプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは、メモリセルアレイの周辺回路から発生されるようになっている。
【００２３】
図２を参照して、図１に示すワード線駆動回路の動作特性を詳細に説明する。この第１実施例のワード線駆動回路は、従来技術と同様に、ワード線ブースト信号φＸｉが直接ワード線ＷＬには供給されず、第１供給電圧ＶｐｐがＰＭＯＳトランジスタ６２を通じて直接ワード線ＷＬに供給されるようになっている。また、ワード線ＷＬがプリチャージされている時は、ワード線ＷＬを常にディスエーブルに保持するため、ワード線出力部１００Ｄをラッチ回路で構成しており、また、そのリセット動作は、ワード線リセット信号φＷＲ及び第２プルダウントランジスタ（リセットトランジスタ）５７によって行われる。
【００２４】
前述のように、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは各メモリセルアレイの周辺回路から発生されるが、これは、図８に示すラッチ回路４０のような回路から出力される。すなわち、チップ外部から所定の行アドレス信号が電源電圧Ｖｃｃレベルの論理“ハイ”にエネーブルされて供給されると、この行アドレス信号は、メモリセルアレイの周辺回路に位置するラッチ回路（図示せず）に入力される。そして、電源電圧Ｖｃｃレベル、又は昇圧電圧Ｖｐｐレベルの論理“ハイ”のプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが、メモリセルアレイの内部に存在するワード線駆動回路に入力される。
【００２５】
行アドレスストローブ信号バーＲＡＳが論理“ハイ”、すなわちプリチャージ時には、行アドレス信号が論理“ロウ”であるので、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは論理“ロウ”となる。したがって、ワード線リセット信号φＷＲが論理“ハイ”となり、ノードＮ１１が論理“ロウ”となって、ノードＮ１２は第１供給電圧Ｖｐｐレベルの論理“ハイ”にプリチャージされる。これにより、ワード線出力部１００Ｄの第４プルアップトランジスタ６２はＯＦＦし、第４プルダウントランジスタ６３はＯＮとなるので、ワード線ＷＬはディスエーブルとなる。このときワード線ブースト信号φＸｉは論理“ロウ”に維持される。なお、このワード線ブースト信号φＸｉは、従来の技術による図８に示すプリデコーダのような回路から出力される。
【００２６】
一方、図２に示す波形図のように、行アドレスストローブ信号バーＲＡＳが論理“ロウ”のアクティブ信号として印加された後、行アドレス信号が入力され、論理“ハイ”のプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが発生する。そして、ワード線リセット信号φＷＲが論理“ロウ”となり、リセットトランジスタ５７をＯＦＦとする。したがって、デコーディング部１００Ａの出力信号となるノードＮ１１電位は、第１供給電圧Ｖｐｐレベルの論理“ハイ”となる。その後、論理“ハイ”のワード線ブースト信号φＸｉが入力されると、ノードＮ１２は接地電圧Ｖｓｓレベルに放電される。すると、第４プルアップトランジスタ６２がＯＮとなり、図２に示すように、ワード線ＷＬに第１供給電圧Ｖｐｐを供給するようになる。
【００２７】
なお、ワード線出力部１００Ｄの第４プルダウントランジスタ６３が接続される第２供給電圧Ｖｓｓ端は、通常の接地電圧Ｖｓｓ端でもよいが、ノイズの特性を向上させるため、Ｑｕｉｅｔ Ｖｓｓ端と接続するようにしている。Ｑｕｉｅｔ Ｖｓｓ端は、通常の接地電圧Ｖｓｓ端とは異なるもので、ノイズ重畳の少ない接地線、例えば、外部接地端子またはリード、あるいはチップボンディングパッドから分岐することにより実現することができ、これはワード線駆動回路のみに連結される接地電圧Ｖｓｓ端である。
【００２８】
この後、行アドレスストローブ信号バーＲＡＳが再び論理“ハイ”、すなわちプリチャージ状態となると、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは論理“ロウ”となり、ワード線リセット信号φＷＲは論理“ハイ”に上昇する。これにより、デコーディング部１００Ａの出力ノードＮ１１は論理“ロウ”にプリチャージされる。したがって、ノードＮ１２は論理“ハイ”にプリチャージされ、ワード線ＷＬの電圧は第４プルダウントランジスタ６３のチャネルを通じて放電される。
【００２９】
この例のワード線出力部１００Ｄ内のワード線駆動器は、図８に示した従来の回路と同様に、ＰＭＯＳトランジスタ６２であるので、図６に示す回路にあった問題点を解決することができる。また、図８に示す回路の場合、プリデコードされた行アドレス信号が接地電圧Ｖｓｓレベルから電源電圧Ｖｃｃレベルまでスイングするために、ラッチ回路をワード線駆動回路内に備えなければならなかった。しかし、第１実施例において、プリデコードされた行アドレス信号は、メモリセルアレイの周辺回路から発生され、接地電圧Ｖｓｓから電源電圧Ｖｃｃ（又は昇圧電圧）へスイングしてからの信号であるので図８に示す回路の問題点を解決でき、チップの集積度の向上を図ることができる。
【００３０】
更に、ワード線ブースト信号φＸｉが直接ワード線ＷＬに印加されない構成となっているので、ワード線ＷＬを高速にエネーブルさせることができ、そして、第１供給電圧Ｖｐｐから高電圧を直接ワード線ＷＬに供給することができる。また、デコーディング部１００Ａに入力される制御信号は、単にプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎであり、これらの信号により回路の動作がエネーブルされるので、図８に示す回路のような入力信号のエネーブル順序による遅延及びタイミングマージンの低下が防止できる。加えて、プリチャージ制御信号バーＰＣの信号線の負荷に関する問題も解消できると共に、第１実施例においては、ワード線電圧の放電時に、ワード線出力部１００Ｄに示されたように、Ｑｕｉｅｔ Ｖｓｓ端を使用するのでノイズの問題をも解決することができる。このことは、ワード線直結のリセット回路でも同様である。
【００３１】
この第１実施例の回路構成に基づいた、シミュレーションの結果を表１に示す。この表１は、第４プルアップトランジスタ（ワード線駆動器）６２がＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの各場合において、電源電圧Ｖｃｃレベルに従い、ワード線ブースト信号φＸｉがエネーブルされた後ワード線ＷＬがエネーブルされるまでの時間を示したものである。
【００３２】
【表１】
【００３３】
図３は、本発明によるワード線駆動回路の第２実施例を示す回路図である。この第２実施例は、リセット部１００Ｂ′の構成のみが第１実施例と異なり、その他の回路構成は同一である。第１実施例では、リセットトランジスタ５７はワード線リセット信号φＷＲにより制御されたが、第２実施例においては、リセットトランジスタ５７Ａは、インバーティングゲート６４を通じて、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎのうちのいずれか一つの信号により制御される。このように構成すると、ワード線リセット信号φＷＲの信号線がワード線駆動回路に連結されないので、ワード線リセット信号φＷＲの信号線の負荷の問題を解消することができ、電力消耗をより抑制することができるという長所がある。この、第２実施例の動作タイミング特性は第１実施例とほぼ類似し、すなわち、図２の動作タイミング図のうちワード線リセット信号φＷＲを除いて同一である。
【００３４】
図４は本発明によるワード線駆動回路の第３実施例を示す回路図である。第２実施例においては、ワード線リセット信号φＷＲの代わりに、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎのうちのいずれか一つの信号によってインバーティングゲート６４を通じてリセットトランジスタ５７Ａを制御したが、第３実施例では、プリデコードされた行アドレス信号ＤＲＡｋｌ、ＤＲＡｍｎによりリセットトランジスタ９４を制御することによって電力消耗を減少させるようになっている。
【００３５】
以下、図４に示す第３実施例の回路構成を説明する。第１供給電圧Ｖｐｐ端と第１ノード７６及び第２ノード９０との間にそれぞれ接続され、レベル変換回路を構成するＰＭＯＳトランジスタ７２、７４と、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎにより各々制御され、第１ノード７６と第２供給電圧Ｖｓｓ端との間にチャネルが直列接続されるＮＭＯＳトランジスタ７８、８０、８２と、ゲートがプリデコードされた行アドレス信号ＤＲＡｋｌに接続され、チャネルが電源電圧Ｖｃｃ端と第３ノード８４との間に接続されるＰＭＯＳトランジスタ８６と、ゲートがプリデコードされた行アドレス信号ＤＲＡｍｎに接続され、チャネルが電源電圧Ｖｃｃ端と第３ノード８４との間に接続されるＰＭＯＳトランジスタ８８と、ゲートが第３ノード８４に接続され、チャネルが第２ノード９０と第２供給電圧Ｖｓｓ端との間に接続されるリセットトランジスタ９４と、ワード線駆動器回路部９６とから第３実施例は構成される。
【００３６】
ワード線駆動器回路部９６は、例えば、図１又は図３の伝送部１００Ｃとワード線出力部１００Ｄとにより構成してもよく、又は他の回路構成によっても実施可能である。図４から分るように、第３ノード８４に各々のチャネルが接続されるＰＭＯＳトランジスタ８６、８８は、ワード線ＷＬの電圧レベルを決定する第２ノード９０のプリチャージレベルを決定する。
【００３７】
第３実施例の動作を図５の動作タイミング図を参照して説明する。同タイミング図において、ｔ１以前のように、行アドレスストローブ信号バーＲＡＳがプリチャージレベルである場合、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは全て論理“ロウ”で入力される。このとき、ＰＭＯＳトランジスタ８６、８８がＯＮで、第３ノード８４は電源電圧Ｖｃｃレベルである。この第３ノード８４により、リセットトランジスタ９４がＯＮとなり、第２ノード９０を第２供給電圧Ｖｓｓレベルにプリチャージする。この動作は、ＰＭＯＳトランジスタ７２、７４を通じてラッチされる。
【００３８】
次に、ｔ１とｔ２との間のように、行アドレスストローブ信号バーＲＡＳがアクティブ状態となる場合、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが全て論理“ハイ”で入力される。このとき、ＮＭＯＳトランジスタ７８、８０、８２は全てＯＮとなる。そして、ＰＭＯＳトランジスタ８６、８８はＯＦＦとなり、第３ノード８４はＮＭＯＳトランジスタ８０、８２のチャネルを通じて第２供給電圧Ｖｓｓレベルに放電する。よって、リセットトランジスタ９４はＯＦＦとなる。第１ノード７６は第２供給電圧ＶｓｓレベルとなってＰＭＯＳトランジスタ７４をＯＮとし、第２ノード９０を第１供給電圧Ｖｐｐとさせる。このとき、リセットトランジスタ９４は、ＯＦＦの状態に保持される。第１供給電圧Ｖｐｐレベルの第２ノード９０によってワード線駆動回路９６が駆動し、その結果、ワード線ＷＬが選択される。
【００３９】
一方、ｔ２以降のように、行アドレスストローブ信号バーＲＡＳがプリチャージ状態に戻る時には次のようになる。ＰＭＯＳトランジスタ８６、８８のゲートに印加されるプリデコードされた行アドレス信号ＤＲＡｋｌ、信号ＤＲＡｍｎのうちいずれか一つがディスエーブルされ論理“ロウ”となると、ＰＭＯＳトランジスタ８６、又は８８によって、第３ノード８４が論理“ハイ”となり、リセットトランジスタ９４はＯＮする。そして、ＮＭＯＳトランジスタ８０又は８２がＯＦＦとなるので第１ノード７６の放電が遮断される。同時に、リセットトランジスタ９４によって、第２ノード９０は第２供給電圧Ｖｓｓレベルとなる。これにより、ＰＭＯＳトランジスタ７２がＯＮして第１ノード７６は第１供給電圧Ｖｐｐレベルとなり、この状態がラッチされる。従って、図３に示す第２実施例と同様に、ワード線リセット信号φＷＲとプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎとの間の信号供給時間の制御が不要となり、プリデコードされた行アドレス信号ＤＲＡｋｌ、ＤＲＡｍｎにより、順次に第２ノード９０のプリチャージ動作が行われる。
【００４０】
なお、図４に示す第３実施例の構成においては、ＰＭＯＳトランジスタ８６、８８をプリデコードされた行アドレス信号ＤＲＡｋｌ、ＤＲＡｍｎにより制御する構成としたが、これに限らず、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ又は信号ＤＲＡｉｊ、ＤＲＡｍｎにより制御するようにしてもよい。
【００４１】
図１、図３、図４に示されたワード線駆動回路は、本発明の思想に立脚した最適の実施例であって、もし、本発明の技術的範囲内において本発明の構成に従い同一の効果が得られるならば、他の構成要素でも実施することができる。
【００４２】
【発明の効果】
以上説明してきたように、本発明によるワード線駆動回路は、プリデコードされた行アドレス信号のみを入力とし、ワード線ブースト信号を直接ワード線に供給せずに済み、設計及びレイアウトが容易で高集積化に好適である。また、入力信号のエネーブル順序による遅延がなく、低電源電圧の条件下でも高速出力動作を行うことができ、出力端に接続される接地電圧Ｖｓｓ端にＱｕｉｅｔ Ｖｓｓを使用してノイズの問題をも解決し得る。その結果、６４Ｍｂ、２５６Ｍｂ等の超高集積半導体メモリ装置に非常に適しているという長所がある。
【図面の簡単な説明】
【図１】本発明によるワード線駆動回路の第１実施例の回路図である。
【図２】第１実施例のワード線のエネーブル過程を示す動作タイミング図である。
【図３】本発明によるワード線駆動回路の第２実施例の回路図である。
【図４】本発明によるワード線駆動回路の第３実施例の回路図である。
【図５】第３実施例の各ノードの電圧上昇を示すタイミング図である。
【図６】従来のワード線駆動回路を示す回路図である。
【図７】図６の従来のワード線駆動回路の動作タイミング図である。
【図８】従来のワード線駆動回路の他の例を示す回路図である。
【符号の説明】
５７ リセットトランジスタ
５７Ａ リセットトランジスタ
９４ リセットトランジスタ
１００Ａ デコーディング部
１００Ｂ リセット部
１００Ｂ′ リセット部
１００Ｃ 伝送部
１００Ｄ ワード線出力部
Ｖｐｐ 第１供給電圧
Ｖｃｃ 電源電圧
Ｖｓｓ 第２供給電圧
φＷＲ ワード線リセット信号
φＸｉ ワード線ブースト信号
本発明は半導体メモリ装置に関し、特に、行アドレス信号をデコーディングしてワード線を駆動するワード線駆動回路に関するものである。
【従来の技術】
【０００１】
半導体メモリ装置では、高集積、大容量化に伴い、チップの高速動作も求められている。しかし、チップの高集積化は動作電源電圧の低電圧化を必要とし、それによって、データアクセス時の動作速度が低下することとなった。そこで、チップ内に所定の電圧昇圧回路(bootstrap circuit) を備える技術が提示され、動作速度の高速化に対処している。特に、メモリセルからデータを読み出したり、あるいはメモリセルにデータを書き込む場合に、メモリセルを構成するアクセストランジスタのスイッチ動作を制御するワード線の電圧レベル及びこの駆動に関する問題は非常に重要である。
【０００２】
通常、ダイナミックＲＡＭの場合には、一つのアクセストランジスタと所定のデータを貯蔵する一つのストレージキャパシタとからなり、ストレージキャパシタに貯蔵されたデータはアクセストランジスタのチャネルを通じてビット線に伝達されるようになっている。このとき、データがビット線に伝達される速度及びデータの電圧レベルは、アクセストランジスタのゲートに印加されるワード線の電圧レベルによって決定される。しかし、高集積半導体メモリ装置のように、アクセストランジスタのゲートに印加されるワード線の電圧レベルが低電圧の場合、ストレージキャパシタに貯蔵されているデータを十分にビット線に伝達しにくいため、動作速度の低下等の問題が生ずる。これと関連して、上述の電圧昇圧回路を採用した半導体メモリ装置におけるワード線駆動回路の従来例とその動作タイミング図を図６及び図７に各々示す。図６の回路は、この分野でよく知られている構成であって、これは、“行デコーダ”とも言われる（以下、“ワード線駆動回路”という）。
【０００３】
ワード線ブースト信号φＸは、ＮＭＯＳトランジスタ９を通じてワード線ＷＬに伝送される。ワード線ブースト信号φＸは、メモリアレイブロックの外部に存在する周辺回路から、チップのアクティブサイクルの期間中において、Ｖｃｃ＋２Ｖｔ（Ｖｔはトランジスタのしきい電圧である）以上の電圧レベルで発生される。ワード線ブースト信号φＸがワード線ＷＬに伝達されると、ストレージキャパシタに貯蔵されたデータはメモリセルのアクセストランジスタのチャネルを通じてビット線に伝達される。なお、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎはブロック選択に関連する信号である。
【０００４】
図６に示す回路の動作特性をタイミング図である図７を参照して簡単に説明する。信号φＲＤは行アドレスストローブ信号バーＲＡＳを遅延させて発生される信号であって、これは、図６に示す各動作信号をエネーブルさせる役割を担っている。行アドレスストローブ信号バーＲＡＳがアクティブ状態となると、信号ＰＤＰＸが論理“ハイ”となり、プリチャージ用トランジスタ１はＯＦＦとなる。そして、所定のプリデコーダ（図示を省略）からプリデコーディング過程を経た行アドレス信号が入力され、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが全て論理“ハイ”のとき、ノードｎ１は論理“ロウ”となる。これにより、ワード線ＷＬを制御するノードｎ２はＶｃｃ−Ｖｔ８（Ｖｔ８はＮＭＯＳトランジスタ８のしきい電圧である）レベルにプリチャージされる。その後、図７に示すように、ワード線ブースト信号φＸが入力されると、ノードｎ２にはＮＭＯＳトランジスタ９を通じて自己昇圧が発生し、ワード線ブースト信号φＸはＮＭＯＳトランジスタ９を通じてワード線ＷＬに伝達される。なお、上記のプリデコーダは、当該分野でよく知られている回路であって、行デコーダや列デコーダの各々の入力部に位置するものである。
【０００５】
図６に示された回路において、ノードｎ２は、ワード線ブースト信号φＸが入力される前にＶｃｃ−Ｖｔ８レベルにプリチャージされなければならない。しかし、低電源電圧の条件下においては、ノードｎ２のプリチャージレベルが不十分となるので、回路の動作特性が低下し、ワード線ＷＬの電圧上昇レベルが減少してしまう。また、ノードｎ２が十分にプリチャージされた後に、ワード線ブースト信号φＸが入力されなければならないので、これにより回路の動作速度が低下する。更に、この場合、ノードｎ２は一定の電圧レベルを維持せず、Ｖｃｃ−Ｖｔ８＋φＸの電圧レベルへと変化するので、ワード線駆動回路の信頼度が低下するようになる。加えて、ワード線ＷＬの電圧レベルが上昇すると、ＮＭＯＳトランジスタ９のゲート−ソース間の電圧Ｖｇｓが減少するので、ワード線ブースト信号φＸの電圧レベルが降下する部分（φＸＢ）では、ＮＭＯＳトランジスタ９のチャネルを通じたワード線ＷＬとワード線ブースト信号φＸとの間の電荷配分動作が不十分になるという問題が発生する。
【０００６】
このような問題点を解決するために提示されたワード線駆動回路の例を図８に示す。同図に示めす回路は、Komatsuzaki.K 等によって提案されたもので、これは、“Circuit Techniques For a Wide Word I/O Path ６４ Mega ＤＲＡＭ”という題名の論文で、“１９９１ SYMPOSIUM ON VLSICIRCUITS ”に詳細に開示されている。この回路は、図６に示す回路の問題点を解決するため、ワード線ブースト信号φＸがワード線駆動器であるＰＭＯＳトランジスタ３０を通じてワード線ＷＬに伝達されるように構成されている。すなわち、ＰＭＯＳトランジスタのデバイス特性を利用した構成とされている。
【０００７】
ラッチ回路４０はプリデコードされた行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３によって駆動され、ワード線駆動器であるＰＭＯＳトランジスタ３０はラッチ回路４０によって駆動される。ラッチ回路４０の出力信号が昇圧電圧Ｖｐｐ（例えばチップ内の昇圧回路から出力される電圧であって、電源電圧Ｖｃｃより高い電圧レベルである）の電圧レベルで出力されるとき、ワード線ＷＬの電位は、ＮＭＯＳトランジスタ３１がＯＮとなって論理“ロウ”となる。また、ラッチ回路４０の出力信号が論理“ロウ”のときには、ワード線駆動器であるＰＭＯＳトランジスタ３０がＯＮとなり、ワード線ブースト信号φＸが直接的にワード線ＷＬに伝達される。この場合、ワード線駆動器がＰＭＯＳトランジスタ３０であるので、ラッチ回路４０の出力信号が昇圧されることはない。すなわち、ワード線ブースト信号φＸは、ワード線駆動器のゲート電圧をブーストしないで、直接ワード線ＷＬに伝達されることになる。図８に示す回路によれば、上述の問題点、すなわち低電源電圧の条件下で、ワード線駆動器のゲート電圧のプリチャージレベルが不十分なため生じる動作特性の低下及びワード線ＷＬの電圧上昇レベルの低下、そして、ワード線駆動器のゲート電圧が十分にプリチャージされた後にワード線ブースト信号φＸが入力されるため生じる動作速度の低下などの問題を改善することができる。
【０００８】
しかしながら、図８に示す回路には次のような他の問題がある。すなわち、プリデコードされた行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３及びプリチャージ制御信号バーＰＣが、接地電圧Ｖｓｓレベルから電源電圧Ｖｃｃレベルまでスイング動作し、入力回路（トランジスタ１９〜２４）及びインバータ２５の動作電圧が電源電圧Ｖｃｃであるので、ラッチ回路４０が必ず必要となる。このため集積度の向上を達成しにくいという問題が生ずる。なぜならば、図８に示す回路構成は、メモリセルアレイ（“メモリコア”と称される）内の集積度に比例して非常に多く要求されるからである。従って、最近の高集積メモリ素子のように、サブミクロン級の設計が用いられるメモリセルアレイに、同図のようなワード線駆動回路を適用するのは問題が多い。
【０００９】
また、入力回路（トランジスタ１９〜２４）及びインバータ２５にはプリチャージ制御信号バーＰＣとプリデコードされた行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３が各々入力される。図示された構成からわかるように、論理“ロウ”の行アドレス信号ＲＡ０、ＲＡ１、ＲＡ２、ＲＡ３は、プリチャージ制御信号バーＰＣが完全に論理“ハイ”となってから入力されなければならないので、各信号のエネーブル順序による遅延現象が発生する。さらに、プリチャージ制御信号バーＰＣを、チップ内に多数存在する図８に示す回路のようなワード線駆動回路に印加させるため、信号線の負荷が増すので、プリチャージ制御信号バーＰＣを発生させるプリチャージ発生回路の出力端のチャネルのサイズを大きくしなければならない。したがって、プリチャージ制御信号バーＰＣの出力動作の遅延現象が発生してしまう。
【００１０】
【発明が解決しようとする課題】
したがって本発明の目的は、第一に、設計及びレイアウトが簡単で集積度を向上させ得る半導体メモリ装置のワード線駆動回路を提供することにある。
第二に、入力信号のエネーブル時間を高速化することにより高速出力動作が可能なワード線駆動回路を提供することにある。
第三に、低電源電圧の条件下でも、高速出力動作が可能なワード線駆動回路を提供することにある。
第四に、チップ内部に備えられる昇圧回路の出力電圧を直接ワード線に供給することができるワード線駆動回路を提供することにある。
第五に、ワード線ブースト信号により出力動作のエネーブルが行われるワード線駆動回路を提供することにある。
第六に、昇圧電圧端から接地電圧端への直流電流の漏れを防止できるワード線駆動回路を提供することにある。
第七に、電力消費が低く、また、昇圧電圧Ｖｐｐ端から接地電圧Ｖｓｓ端への直流電流の漏れを防止できるワード線駆動回路を提供することにある。
第八に、行アドレス信号とワード線リセット信号との信号供給タイミングを適宜に制御することができるワード線駆動回路を提供する。
【００１１】
【課題を解決するための手段】
このような目的を達成するために本発明は、半導体メモリ装置において、アドレスの組合入力によって駆動され、ワード線に電源電圧以上の昇圧電圧を出力するワード線駆動回路を提供する。
【００１２】
すなわち、本発明によるワード線駆動回路は、チップ外部から供給される電源電圧より高い電圧が印加される第１供給電圧端と接地電圧が印加される第２供給電圧端とを有する半導体メモリ装置に備えられるワード線駆動回路であって、第１供給電圧端と第２供給電圧端との間に形成され、プリデコードされた行アドレス信号を入力とするデコーディング部と、該デコーディング部の出力端に接続され、前記プリデコードされた行アドレス信号に応答して電圧レベルをプリチャージ状態とするリセット部と、前記デコーディング部の出力端に連結され、ワード線ブースト信号により制御されるプルダウントランジスタを有する伝送部と、第１供給電圧端と第２供給電圧端との間に形成され、ワード線に第１供給電圧を供給するプルアップトランジスタを有するワード線出力部と、を備え、前記伝送部は、デコーディング部の出力ノードに入力端が連結されるＣＭＯＳインバータと、該ＣＭＯＳインバータを構成するＮＭＯＳトランジスタと第２供給電圧端との間にチャネルが接続され、ワード線ブースト信号により制御されるプルダウントランジスタとを有することを特徴とする。
【００１３】
このようなワード線駆動回路では、第１供給電圧は、チップ内部に備えられ、電源電圧より高い昇圧電圧を出力する回路（昇圧回路）による電圧であり、第２供給電圧は接地電圧とするとよい。
【００１４】
さらに、本発明によるワード線駆動回路は、ワード線ブースト信号が直接ワード線に供給されず、第１供給電圧端から供給される電圧が直接ワード線にかかるようになっている。更に、本発明によるワード線駆動回路は、ワード線のプリチャージ動作がアドレスの組合入力のみによって遂行されるようになっている。
【００１５】
【実施例】
以下、本発明の望ましい実施例を添付の図面を参照して詳細に説明する。なお同じ構成要素には同じ符合を付し、重複する説明は省略する。
【００１６】
ここで使用される“ワード線駆動回路”とは、プリデコードされた行アドレス信号を入力とし、ワード線に所定の電圧を供給する回路であり、“ワード線リセット信号”とは、ワード線の非選択時における、ワード線を所定の電圧レベルにリセットするための制御信号であることを意味する。また、“ワード線駆動器”とは、ワード線駆動回路の出力端を構成し、ワード線に直接所定の電圧を供給する回路を意味する。
【００１７】
図１は、本発明によるワード線駆動回路の第１実施例を示す回路図で、図２はこの回路の動作タイミングを示す。デコーディング部１００Ａは、チップ外部から供給される電源電圧を昇圧した電圧が印加される第１供給電圧Ｖｐｐ端と接地電圧が印加される第２供給電圧Ｖｓｓ端との間に設けられ、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎを入力とする。リセット部１００Ｂは、デコーディング部１００Ａの出力端に接続されており、伝送部１００Ｃは、デコーディング部１００Ａの出力信号とワード線ブースト信号φＸｉとを入力とする。このワード線ブースト信号φＸｉは、ワード線活性化時点に立ち上がる必要がある。また、ワード線出力部１００Ｄは、第１供給電圧Ｖｐｐ端と第２供給電圧Ｖｓｓ端との間に形成されワード線ＷＬを駆動するものである。なお、第１供給電圧Ｖｐｐ端に印加される、外部電源電圧より昇圧された電圧は、チップ内部に備えられた昇圧回路によって出力されるようになっている。
【００１８】
ワード線駆動回路の入力端であるデコーディング部１００Ａは、第１供給電圧Ｖｐｐ端にチャネルの一方が接続される第１プルアップトランジスタ５１と、第１供給電圧Ｖｐｐ端にチャネルの一方が接続され、第１プルアップトランジスタ５１と互いにラッチ構成で接続される第２プルアップトランジスタ５５と、第１プルアップトランジスタ５１と第２供給電圧Ｖｓｓ端との間に直列に接続され、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎにより制御される駆動手段５２、５３、５４と、第２プルアップトランジスタ５５にチャネルが直列に接続され、ゲートが第１プルアップトランジスタ５１のラッチ接続端に接続される第１プルダウントランジスタ５６とから構成されている。
【００１９】
リセット部１００Ｂは、デコーディング部１００Ａの出力ノードＮ１１と第２供給電圧Ｖｓｓ端との間にチャネルが接続され、所定のワード線リセット信号φＷＲにより制御される第２プルダウントランジスタ５７からなる。なお、リセット部１００Ｂは、ＮＭＯＳトランジスタではなく、他のトランジスタ又は他の手段で実施することもできる。なお、リセット部１００Ｂはワード線ＷＬに直接接続することもできる。
【００２０】
伝送部１００Ｃは、デコーディング部１００Ａの出力ノードＮ１１に入力端が接続されるＣＭＯＳインバータ（５８、５９）と、このＣＭＯＳインバータを形成するＮＭＯＳトランジスタ５９と第２供給電圧Ｖｓｓ端との間にチャネルが接続され、ワード線ブースト信号φＸｉにより制御される第３プルダウントランジスタ６０とから構成される。なお、第３プルダウントランジスタ６０は、ＮＭＯＳトランジスタではなく、他の手段を利用することもできる。
【００２１】
ワード線出力部１００Ｄは、第１供給電圧Ｖｐｐ端にチャネルの一端が接続される第３プルアップトランジスタ６１と、第１供給電圧Ｖｐｐにチャネルの一端が接続され、第３プルアップトランジスタ６１と互いにラッチ構成で接続される第４プルアップトランジスタ６２と、第４プルアップトランジスタ６２にチャネルが直列接続され、ゲートが伝送手段１００Ｃの出力ノードＮ１２に接続される第４プルダウントランジスタ６３とから構成される。そして、第４プルアップトランジスタ６２と第４プルダウントランジスタ６３の共通の接続ノードはワード線ＷＬに接続される。
【００２２】
なお、デコーディング部１００Ａの制御信号であるプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは、メモリセルアレイの周辺回路から発生されるようになっている。
【００２３】
図２を参照して、図１に示すワード線駆動回路の動作特性を詳細に説明する。この第１実施例のワード線駆動回路は、従来技術と同様に、ワード線ブースト信号φＸｉが直接ワード線ＷＬには供給されず、第１供給電圧ＶｐｐがＰＭＯＳトランジスタ６２を通じて直接ワード線ＷＬに供給されるようになっている。また、ワード線ＷＬがプリチャージされている時は、ワード線ＷＬを常にディスエーブルに保持するため、ワード線出力部１００Ｄをラッチ回路で構成しており、また、そのリセット動作は、ワード線リセット信号φＷＲ及び第２プルダウントランジスタ（リセットトランジスタ）５７によって行われる。
【００２４】
前述のように、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは各メモリセルアレイの周辺回路から発生されるが、これは、図８に示すラッチ回路４０のような回路から出力される。すなわち、チップ外部から所定の行アドレス信号が電源電圧Ｖｃｃレベルの論理“ハイ”にエネーブルされて供給されると、この行アドレス信号は、メモリセルアレイの周辺回路に位置するラッチ回路（図示せず）に入力される。そして、電源電圧Ｖｃｃレベル、又は昇圧電圧Ｖｐｐレベルの論理“ハイ”のプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが、メモリセルアレイの内部に存在するワード線駆動回路に入力される。
【００２５】
行アドレスストローブ信号バーＲＡＳが論理“ハイ”、すなわちプリチャージ時には、行アドレス信号が論理“ロウ”であるので、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは論理“ロウ”となる。したがって、ワード線リセット信号φＷＲが論理“ハイ”となり、ノードＮ１１が論理“ロウ”となって、ノードＮ１２は第１供給電圧Ｖｐｐレベルの論理“ハイ”にプリチャージされる。これにより、ワード線出力部１００Ｄの第４プルアップトランジスタ６２はＯＦＦし、第４プルダウントランジスタ６３はＯＮとなるので、ワード線ＷＬはディスエーブルとなる。このときワード線ブースト信号φＸｉは論理“ロウ”に維持される。なお、このワード線ブースト信号φＸｉは、従来の技術による図８に示すプリデコーダのような回路から出力される。
【００２６】
一方、図２に示す波形図のように、行アドレスストローブ信号バーＲＡＳが論理“ロウ”のアクティブ信号として印加された後、行アドレス信号が入力され、論理“ハイ”のプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが発生する。そして、ワード線リセット信号φＷＲが論理“ロウ”となり、リセットトランジスタ５７をＯＦＦとする。したがって、デコーディング部１００Ａの出力信号となるノードＮ１１電位は、第１供給電圧Ｖｐｐレベルの論理“ハイ”となる。その後、論理“ハイ”のワード線ブースト信号φＸｉが入力されると、ノードＮ１２は接地電圧Ｖｓｓレベルに放電される。すると、第４プルアップトランジスタ６２がＯＮとなり、図２に示すように、ワード線ＷＬに第１供給電圧Ｖｐｐを供給するようになる。
【００２７】
なお、ワード線出力部１００Ｄの第４プルダウントランジスタ６３が接続される第２供給電圧Ｖｓｓ端は、通常の接地電圧Ｖｓｓ端でもよいが、ノイズの特性を向上させるため、Ｑｕｉｅｔ Ｖｓｓ端と接続するようにしている。Ｑｕｉｅｔ Ｖｓｓ端は、通常の接地電圧Ｖｓｓ端とは異なるもので、ノイズ重畳の少ない接地線、例えば、外部接地端子またはリード、あるいはチップボンディングパッドから分岐することにより実現することができ、これはワード線駆動回路のみに連結される接地電圧Ｖｓｓ端である。
【００２８】
この後、行アドレスストローブ信号バーＲＡＳが再び論理“ハイ”、すなわちプリチャージ状態となると、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは論理“ロウ”となり、ワード線リセット信号φＷＲは論理“ハイ”に上昇する。これにより、デコーディング部１００Ａの出力ノードＮ１１は論理“ロウ”にプリチャージされる。したがって、ノードＮ１２は論理“ハイ”にプリチャージされ、ワード線ＷＬの電圧は第４プルダウントランジスタ６３のチャネルを通じて放電される。
【００２９】
この例のワード線出力部１００Ｄ内のワード線駆動器は、図８に示した従来の回路と同様に、ＰＭＯＳトランジスタ６２であるので、図６に示す回路にあった問題点を解決することができる。また、図８に示す回路の場合、プリデコードされた行アドレス信号が接地電圧Ｖｓｓレベルから電源電圧Ｖｃｃレベルまでスイングするために、ラッチ回路をワード線駆動回路内に備えなければならなかった。しかし、第１実施例において、プリデコードされた行アドレス信号は、メモリセルアレイの周辺回路から発生され、接地電圧Ｖｓｓから電源電圧Ｖｃｃ（又は昇圧電圧）へスイングしてからの信号であるので図８に示す回路の問題点を解決でき、チップの集積度の向上を図ることができる。
【００３０】
更に、ワード線ブースト信号φＸｉが直接ワード線ＷＬに印加されない構成となっているので、ワード線ＷＬを高速にエネーブルさせることができ、そして、第１供給電圧Ｖｐｐから高電圧を直接ワード線ＷＬに供給することができる。また、デコーディング部１００Ａに入力される制御信号は、単にプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎであり、これらの信号により回路の動作がエネーブルされるので、図８に示す回路のような入力信号のエネーブル順序による遅延及びタイミングマージンの低下が防止できる。加えて、プリチャージ制御信号バーＰＣの信号線の負荷に関する問題も解消できると共に、第１実施例においては、ワード線電圧の放電時に、ワード線出力部１００Ｄに示されたように、Ｑｕｉｅｔ Ｖｓｓ端を使用するのでノイズの問題をも解決することができる。このことは、ワード線直結のリセット回路でも同様である。
【００３１】
この第１実施例の回路構成に基づいた、シミュレーションの結果を表１に示す。この表１は、第４プルアップトランジスタ（ワード線駆動器）６２がＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの各場合において、電源電圧Ｖｃｃレベルに従い、ワード線ブースト信号φＸｉがエネーブルされた後ワード線ＷＬがエネーブルされるまでの時間を示したものである。
【００３２】
【表１】
図３は、本発明によるワード線駆動回路の第２実施例を示す回路図である。この第２実施例は、リセット部１００Ｂ′の構成のみが第１実施例と異なり、その他の回路構成は同一である。第１実施例では、リセットトランジスタ５７はワード線リセット信号φＷＲにより制御されたが、第２実施例においては、リセットトランジスタ５７Ａは、インバーティングゲート６４を通じて、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎのうちのいずれか一つの信号により制御される。このように構成すると、ワード線リセット信号φＷＲの信号線がワード線駆動回路に連結されないので、ワード線リセット信号φＷＲの信号線の負荷の問題を解消することができ、電力消耗をより抑制することができるという長所がある。この、第２実施例の動作タイミング特性は第１実施例とほぼ類似し、すなわち、図２の動作タイミング図のうちワード線リセット信号φＷＲを除いて同一である。
【００３４】
図４は本発明によるワード線駆動回路の第３実施例を示す回路図である。第２実施例においては、ワード線リセット信号φＷＲの代わりに、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎのうちのいずれか一つの信号によってインバーティングゲート６４を通じてリセットトランジスタ５７Ａを制御したが、第３実施例では、プリデコードされた行アドレス信号ＤＲＡｋｌ、ＤＲＡｍｎによりリセットトランジスタ９４を制御することによって電力消耗を減少させるようになっている。
【００３５】
以下、図４に示す第３実施例の回路構成を説明する。第１供給電圧Ｖｐｐ端と第１ノード７６及び第２ノード９０との間にそれぞれ接続され、レベル変換回路を構成するＰＭＯＳトランジスタ７２、７４と、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎにより各々制御され、第１ノード７６と第２供給電圧Ｖｓｓ端との間にチャネルが直列接続されるＮＭＯＳトランジスタ７８、８０、８２と、ゲートがプリデコードされた行アドレス信号ＤＲＡｋｌに接続され、チャネルが電源電圧Ｖｃｃ端と第３ノード８４との間に接続されるＰＭＯＳトランジスタ８６と、ゲートがプリデコードされた行アドレス信号ＤＲＡｍｎに接続され、チャネルが電源電圧Ｖｃｃ端と第３ノード８４との間に接続されるＰＭＯＳトランジスタ８８と、ゲートが第３ノード８４に接続され、チャネルが第２ノード９０と第２供給電圧Ｖｓｓ端との間に接続されるリセットトランジスタ９４と、ワード線駆動器回路部９６とから第３実施例は構成される。
【００３６】
ワード線駆動器回路部９６は、例えば、図１又は図３の伝送部１００Ｃとワード線出力部１００Ｄとにより構成してもよく、又は他の回路構成によっても実施可能である。図４から分るように、第３ノード８４に各々のチャネルが接続されるＰＭＯＳトランジスタ８６、８８は、ワード線ＷＬの電圧レベルを決定する第２ノード９０のプリチャージレベルを決定する。
【００３７】
第３実施例の動作を図５の動作タイミング図を参照して説明する。同タイミング図において、ｔ１以前のように、行アドレスストローブ信号バーＲＡＳがプリチャージレベルである場合、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎは全て論理“ロウ”で入力される。このとき、ＰＭＯＳトランジスタ８６、８８がＯＮで、第３ノード８４は電源電圧Ｖｃｃレベルである。この第３ノード８４により、リセットトランジスタ９４がＯＮとなり、第２ノード９０を第２供給電圧Ｖｓｓレベルにプリチャージする。この動作は、ＰＭＯＳトランジスタ７２、７４を通じてラッチされる。
【００３８】
次に、ｔ１とｔ２との間のように、行アドレスストローブ信号バーＲＡＳがアクティブ状態となる場合、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎが全て論理“ハイ”で入力される。このとき、ＮＭＯＳトランジスタ７８、８０、８２は全てＯＮとなる。そして、ＰＭＯＳトランジスタ８６、８８はＯＦＦとなり、第３ノード８４はＮＭＯＳトランジスタ８０、８２のチャネルを通じて第２供給電圧Ｖｓｓレベルに放電する。よって、リセットトランジスタ９４はＯＦＦとなる。第１ノード７６は第２供給電圧ＶｓｓレベルとなってＰＭＯＳトランジスタ７４をＯＮとし、第２ノード９０を第１供給電圧Ｖｐｐとさせる。このとき、リセットトランジスタ９４は、ＯＦＦの状態に保持される。第１供給電圧Ｖｐｐレベルの第２ノード９０によってワード線駆動回路９６が駆動し、その結果、ワード線ＷＬが選択される。
【００３９】
一方、ｔ２以降のように、行アドレスストローブ信号バーＲＡＳがプリチャージ状態に戻る時には次のようになる。ＰＭＯＳトランジスタ８６、８８のゲートに印加されるプリデコードされた行アドレス信号ＤＲＡｋｌ、信号ＤＲＡｍｎのうちいずれか一つがディスエーブルされ論理“ロウ”となると、ＰＭＯＳトランジスタ８６、又は８８によって、第３ノード８４が論理“ハイ”となり、リセットトランジスタ９４はＯＮする。そして、ＮＭＯＳトランジスタ８０又は８２がＯＦＦとなるので第１ノード７６の放電が遮断される。同時に、リセットトランジスタ９４によって、第２ノード９０は第２供給電圧Ｖｓｓレベルとなる。これにより、ＰＭＯＳトランジスタ７２がＯＮして第１ノード７６は第１供給電圧Ｖｐｐレベルとなり、この状態がラッチされる。従って、図３に示す第２実施例と同様に、ワード線リセット信号φＷＲとプリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ、ＤＲＡｍｎとの間の信号供給時間の制御が不要となり、プリデコードされた行アドレス信号ＤＲＡｋｌ、ＤＲＡｍｎにより、順次に第２ノード９０のプリチャージ動作が行われる。
【００４０】
なお、図４に示す第３実施例の構成においては、ＰＭＯＳトランジスタ８６、８８をプリデコードされた行アドレス信号ＤＲＡｋｌ、ＤＲＡｍｎにより制御する構成としたが、これに限らず、プリデコードされた行アドレス信号ＤＲＡｉｊ、ＤＲＡｋｌ又は信号ＤＲＡｉｊ、ＤＲＡｍｎにより制御するようにしてもよい。
【００４１】
図１、図３、図４に示されたワード線駆動回路は、本発明の思想に立脚した最適の実施例であって、もし、本発明の技術的範囲内において本発明の構成に従い同一の効果が得られるならば、他の構成要素でも実施することができる。
【００４２】
【発明の効果】
以上説明してきたように、本発明によるワード線駆動回路は、プリデコードされた行アドレス信号のみを入力とし、ワード線ブースト信号を直接ワード線に供給せずに済み、設計及びレイアウトが容易で高集積化に好適である。また、入力信号のエネーブル順序による遅延がなく、低電源電圧の条件下でも高速出力動作を行うことができ、出力端に接続される接地電圧Ｖｓｓ端にＱｕｉｅｔ Ｖｓｓを使用してノイズの問題をも解決し得る。その結果、６４Ｍｂ、２５６Ｍｂ等の超高集積半導体メモリ装置に非常に適しているという長所がある。
【図面の簡単な説明】
【図１】本発明によるワード線駆動回路の第１実施例の回路図である。
【図２】第１実施例のワード線のエネーブル過程を示す動作タイミング図である。
【図３】本発明によるワード線駆動回路の第２実施例の回路図である。
【図４】本発明によるワード線駆動回路の第３実施例の回路図である。
【図５】第３実施例の各ノードの電圧上昇を示すタイミング図である。
【図６】従来のワード線駆動回路を示す回路図である。
【図７】図６の従来のワード線駆動回路の動作タイミング図である。
【図８】従来のワード線駆動回路の他の例を示す回路図である。
【符号の説明】
５７ リセットトランジスタ
５７Ａ リセットトランジスタ
９４ リセットトランジスタ
１００Ａ デコーディング部
１００Ｂ リセット部
１００Ｂ′ リセット部
１００Ｃ 伝送部
１００Ｄ ワード線出力部
Ｖｐｐ 第１供給電圧
Ｖｃｃ 電源電圧
Ｖｓｓ 第２供給電圧
φＷＲ ワード線リセット信号
φＸｉ ワード線ブースト信号
Claims (13)
- チップ外部から供給される電源電圧より高い電圧が印加される第１供給電圧端と接地電圧が印加される第２供給電圧端とを有する半導体メモリ装置に備えられるワード線駆動回路であって、
第１供給電圧端と第２供給電圧端との間に形成され、プリデコードされた行アドレス信号を入力とするデコーディング部と、
該デコーディング部の出力信号とワード線ブースト信号とを入力とする伝送部と、
第１供給電圧端と第２供給電圧端との間に形成され、ワード線を駆動するワード線出力部と、を備え、
前記伝送部は、デコーディング部の出力ノードに入力端が連結されるＣＭＯＳインバータと、該ＣＭＯＳインバータを構成するＮＭＯＳトランジスタと第２供給電圧端との間にチャネルが接続され、ワード線ブースト信号により制御されるプルダウントランジスタとを有することを特徴とするワード線駆動回路。 - 第１供給電圧端は、チップの内部に備えられた、電源電圧より高い昇圧電圧を出力する昇圧回路に接続されることを特徴とする請求項１記載のワード線駆動回路。
- ワード線出力部に接続される第２供給電圧端は、チップに備えられた接地電圧ピンに接続されたチップ内部のパッドから分枝され、ワード線駆動回路のみに接続される接地電圧端子であることを特徴とする請求項１又は２記載のワード線駆動回路。
- デコーディング部は、
第１供給電圧端にチャネルの一端が接続される第１プルアップトランジスタと、
第１供給電圧端にチャネルが接続され、第１プルアップトランジスタの出力に応答するように連結されてラッチを構成する第２プルアップトランジスタと、
チャネルが第１プルアップトランジスタと第２供給電圧端との間に直列に設けられ、プリデコードされた行アドレス信号により制御される駆動トランジスタと、
第２プルアップトランジスタにチャネルが直列接続され、ゲートが第１プルアップトランジスタのラッチ接続端に接続される第１プルダウントランジスタとを有することを特徴とする請求項１〜３のいずれか１項に記載のワード線駆動回路。 - ワード線出力部は、
第１供給電圧端にチャネルの一端が接続される第３プルアップトランジスタと、
第１供給電圧端にチャネルが接続されると共に、第３プルアップトランジスタと互いにラッチ構成で連結され、ワード線に第１供給電圧を供給する第４プルアップトランジスタと、
第４プルアップトランジスタにチャネルが直列接続され、ゲートが伝送部の出力ノードに接続される第４プルダウントランジスタとを有することを特徴とする請求項１〜４のいずれか１項に記載のワード線駆動回路。 - デコーディング部の出力端に接続され、該デコーディング部の出力端の電圧レベルをプリチャージ状態とするリセット部を更に備えていることを特徴とする請求項１〜５のいずれか１項に記載のワード線駆動回路。
- リセット部は、デコーディング部の出力ノードにチャネルが接続され、ワード線リセット信号により制御される第２プルダウントランジスタを有することを特徴とする請求項６記載のワード線駆動回路。
- チップ外部から供給される電源電圧より高い電圧が印加される第１供給電圧端と接地電圧が印加される第２供給電圧端とを有する半導体メモリ装置に備えられるワード線駆動回路であって、
第１供給電圧端と第２供給電圧端との間に形成され、プリデコードされた行アドレス信号を入力とするデコーディング部と、
該デコーディング部の出力端に接続され、前記プリデコードされた行アドレス信号に応答して電圧レベルをプリチャージ状態とするリセット部と、
前記デコーディング部の出力端に連結され、ワード線ブースト信号により制御されるプルダウントランジスタを有する伝送部と、
第１供給電圧端と第２供給電圧端との間に形成され、ワード線に第１供給電圧を供給するプルアップトランジスタを有するワード線出力部と、を備え、
前記伝送部は、デコーディング部の出力ノードに入力端が連結されるＣＭＯＳインバータと、該ＣＭＯＳインバータを構成するＮＭＯＳトランジスタと第２供給電圧端との間にチャネルが接続され、ワード線ブースト信号により制御されるプルダウントランジスタとを有することを特徴とするワード線駆動回路。 - 第１供給電源端は、チップ内部に備えられた、電源電圧より高い昇圧電圧を出力する昇圧回路に接続されることを特徴とする請求項８記載のワード線駆動回路。
- ワード線出力部に接続された第２供給電圧端は、チップに備えられた接地電圧ピンに接続されたチップ内部のリードから分枝され、ワード線駆動回路のみに接続される接地電圧端であることを特徴とする請求項８又は９記載のワード線駆動回路。
- デコーディング部は、
第１供給電圧端にチャネルの一端が接続される第１プルアップトランジスタと、
第１供給電圧端にチャネルが接続され、第１プルアップトランジスタの出力に応答するように連結されてラッチを構成する第２プルアップトランジスタと、
チャネルが第１プルアップトランジスタと第２供給電圧端との間に直列に形成され、プリデコードされた行アドレス信号に応答するトランジスタと、
第２プルアップトランジスタにチャネルが直列接続され、ゲートが第１プルアップトランジスタのラッチ接続端に接続される第１プルダウントランジスタとを有することを特徴とする請求項８〜１０のいずれか１項に記載のワード線駆動回路。 - チップ外部から供給される電源電圧より高い電圧が印加される第１供給電圧端と接地電圧が印加される第２供給電圧端とを有する半導体メモリ装置に備えられるワード線駆動回路であって、
第１供給電圧端と第２供給電圧端との間に形成され、プリデコードされた行アドレス信号を多数の直列接続されたデコーディングトランジスタを介して入力とするデコーディング部と、
前記デコーディングトランジスタの接続ノードにチャネルが接続され、前記デコーディングトランジスタのスイッチング動作と相補的に動作する制御トランジスタと、
前記接続ノードの電圧レベルに応答してスイッチング動作し、チャネルが前記デコーディング部の出力端に接続され、この出力端の電圧レベルをプリチャージ状態とするリセット部と、
デコーディング部の出力ノードに入力端が連結されるＣＭＯＳインバータと、該ＣＭＯＳインバータを構成するＮＭＯＳトランジスタと第２供給電圧端との間にチャネルが接続され、ワード線ブースト信号により制御されるプルダウントランジスタとを有する伝送部と、
を備えていることを特徴とするワード線駆動回路。 - デコーディングトランジスタはＮＭＯＳトランジスタからなり、制御トランジスタはＰＭＯＳトランジスタからなることを特徴とする請求項１２記載のワード線駆動回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR920020343 | 1992-10-31 | ||
| KR1993P15514 | 1993-08-11 | ||
| KR1019930015514A KR960006373B1 (ko) | 1992-10-31 | 1993-08-11 | 반도체 메모리 장치의 워드라인 구동회로 |
| KR1992P20343 | 1993-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215567A JPH06215567A (ja) | 1994-08-05 |
| JP3729277B2 true JP3729277B2 (ja) | 2005-12-21 |
Family
ID=26629333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27339393A Expired - Fee Related JP3729277B2 (ja) | 1992-10-31 | 1993-11-01 | 半導体メモリ装置のワード線駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5412331A (ja) |
| JP (1) | JP3729277B2 (ja) |
| KR (1) | KR960006373B1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3306682B2 (ja) * | 1993-08-18 | 2002-07-24 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
| JP3451118B2 (ja) * | 1993-12-15 | 2003-09-29 | 株式会社日立製作所 | 半導体不揮発性記憶装置 |
| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| JPH07254275A (ja) | 1994-01-31 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| JP2848235B2 (ja) * | 1994-02-28 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置用電源回路 |
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| US6785186B2 (en) * | 2002-08-21 | 2004-08-31 | Micron Technology, Inc. | Design of an high speed xdecoder driving a large wordline load consuming less switching current for use in high speed syncflash memory |
| JP4828520B2 (ja) * | 2005-02-23 | 2011-11-30 | スパンション エルエルシー | 半導体装置およびその制御方法 |
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| KR100818712B1 (ko) * | 2006-12-29 | 2008-04-01 | 주식회사 하이닉스반도체 | 워드라인 구동회로 및 이를 이용한 반도체 장치 |
| JP5202248B2 (ja) * | 2008-11-26 | 2013-06-05 | パナソニック株式会社 | 半導体記憶装置 |
| FR2959057B1 (fr) * | 2010-04-20 | 2012-07-20 | St Microelectronics Crolles 2 | Dispositif de memoire vive dynamique avec circuiterie amelioree de commande des lignes de mots. |
| US8526266B2 (en) * | 2011-01-21 | 2013-09-03 | Qualcomm Incorporated | Row-decoder circuit and method with dual power systems |
| US9355697B2 (en) | 2011-12-28 | 2016-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wordline driver |
| US8995219B2 (en) * | 2012-03-28 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line driver |
| US11705183B2 (en) * | 2020-08-28 | 2023-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line booster circuit and method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958688A (ja) * | 1982-09-29 | 1984-04-04 | Fujitsu Ltd | デコ−ダ回路 |
| US4782247A (en) * | 1984-08-08 | 1988-11-01 | Fujitsu Limited | Decoder circuit having a variable power supply |
| JPS62275397A (ja) * | 1986-05-22 | 1987-11-30 | Nec Corp | Ｅｐｒｏｍのワ−ド線駆動回路 |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
-
1993
- 1993-08-11 KR KR1019930015514A patent/KR960006373B1/ko not_active IP Right Cessation
- 1993-11-01 US US08/143,894 patent/US5412331A/en not_active Expired - Lifetime
- 1993-11-01 JP JP27339393A patent/JP3729277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010101A (ko) | 1994-05-24 |
| JPH06215567A (ja) | 1994-08-05 |
| US5412331A (en) | 1995-05-02 |
| KR960006373B1 (ko) | 1996-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040806 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050909 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050928 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
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