JPS5958688A

JPS5958688A - デコ−ダ回路

Info

Publication number: JPS5958688A
Application number: JP57168273A
Authority: JP
Inventors: Teruo Seki; 照夫関; Takahiko Yamauchi; 山内　隆彦; Keizo Aoyama; 青山　慶三
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-09-29
Filing date: 1982-09-29
Publication date: 1984-04-04
Also published as: EP0107395A2; DE3381230D1; EP0107395B1; US4571510A; EP0107395A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明はデコーダ回路、特にＣ−ＭＯ８構成のメモリア
ドレスデコーダ回路として好適なデコーダ回路に関する
。

（２）技術の背景デコーダ回路は一般に、ろるディノタル信号を解読して
他のディノタル信号に変換するという機能を果すが、例
えば半導体メモリにあっては、多数のメモリセル毎に交
差する多数のワード線およびビット線に対し、アクセス
すべきメモリセルに対応するメモリアドレス入力を解読
して、その中の１つのワード線およびビット線を選択す
るという場合に用いられる。すなわち、ワードデコーダ
回路およびビットデコーダ（コラムデコーダ）回路であ
る。

ところで、近年半導体メモリとして種々形式のものが提
案され且つ実用にも供されている。これに伴い、前記ワ
ードデコーダ回路およびコラムデコーダ回路についても
種々の形式のものが提案されている。然しいずれの形式
にろってもその共通の課題は小形・高集積化であり又高
速化である。

本発明も又小形・高集積化と高速化を課題とするもので
ある。なお以後の説明は半導体メモリに適用する場合を
例にとって行うが、単に半導体装置リへの適用に限られ
るものではない。

（３）従来技術と問題点第１図は従来のデコーダ回路の第１例を示す回路図であ
る。この第１例によるデコーダ回路は、複数ビットのデ
コード人力Ａ（１、Ａｏ　　、Ａｔ　　＋Ａ１・・・Ａ
ｍ１人ｎ＋　（以下単にＡｉｎとも称す）を各々の制御
入力とし相互に並列接続される複数の入力トランジスタ
と、該デコード人力を各々の制御入力とし相互に直列接
続される直列トランジスタとからなり、並列接続の入力
トランジスタの各出力と共通に接続するノードＱよりデ
コード出力ｘ１を得る。この構成では入力トランジスタ
はＮチャネルトランジスタＮ１０　ｒ　”　１１００．
ＩＸ■１ｍ　Ｊ：”なジ、又、直列トランジスタはＰチ
ャネルトランジスタＰ１０＋ｐＨ・・・Ｐｌｍよシなる
。デコード入力Ａｉｎは（Ａｏ又はＡｏ　）、（Ａｌ又
はＡｎｌ・・（Ａｍ）７１；ｘＡｍ）の組み合わせから
なり、Ａｉｎが全てＬ（ｌｏｗ）レベルのとき、入力ト
ランジスタが全てオフ、直列トランジスタが全てオンと
なシ、ノードＱにはＨレベルが現われ、ワード線（図示
せず）につながるデコード出力Ｘ１をＨレベルにして当
該ワード線を選択する。

第１図のデコーダ回路には第１および第２の問題点があ
る。第１の問題点はデコード人力のビット数（ｍ＋１）
の２倍（ＰチャネルとＮチャネルで）のトランジスタ群
が必要でめることである。

つまり小形・高集積化に反する。第２の問題点は、直列
トランジスタ（ＰＩ３　＋　Ｐ　１１・・・Ｐｔｍ）が
多数あることから高速動作に反することにβる。なぜな
ら、仮シに全てオフになっていたＰチャネルトランジス
タＰ１０＋ｐＨ・・・Ｐｌｍを全てオンに切替えてノー
ドＱのレベルを引上げる場合、各Ｐチャネルトランジス
タに固有の畜生容量を順次充電しながら最終的にノード
ＱのレベルをＨレベルにしなければならないからでおる
。

第２図は従来のデコーダ回路の第２例を示す回路図であ
る。第２例は、前記第１例のチャネルの導電形を反転さ
せたもので、ｌ）、いずれもＣ−ＭＯ８構成である。た
だしノードＱのレベルが第１例のときと逆になるからイ
ンバータＩＮＶ（ＰチャネルトランノスタＰ３１　　と
ＮチャネルトランジスタＩ’Ｊ３ｔとからなる）を介し
てデコード出力Ｘ２を得る必要がある。この第２例も又
、既述の第１および第２の問題点を有する。

第３図は従来のデコーダ回路の第３例を示す回路図であ
る。第３例は、プリデコーダ回路ＰＤとメインデコーダ
回路ＭＤとからなり、プリデコーダ回路ＰＤ（図では１
組しか描いていない）よりノリデコード出力Ｘｏ′・・
・Ｘ３′（同様にＸ４′・・・Ｘ７′・・・Ｘｋ′・・
・Ｘ仔＋３）を得、これをメイン−ｆ′ココ−回路ＭＤ
のデコード入力として、デコード出力Ｘ３を得るもので
ある。なお、プリデコーダ回路ＰＤはＰチャネルトラン
ノスタＰ＠ｏ＋Ｐ６ｔ　とＮナヤネルトランノスタＮ１
１Ｏ＋Ｎ１１１からなり、又、メインデコーダ回路ｈ４
　Ｄ　（ｄ　Ｐチャネルの入力トランジスタＰ４０＋Ｐ
４１・・・Ｐ４ｉと、Ｎチャネルの直列トランジスタＮ
４０　＋　Ｎ　４１　・・・Ｎ４Ｓと、Ｐチャネルトラ
ンジスタｐｓｔおよびＮチャネルトランノスタＮｓ１に
備えたインバータＩＮＶとからなる。したがって第２図
の構成に準する。

第３例によれば既述の＠ｌの問題点、すなわち小形・高
集積化に反する点は解決されるが（トランジスタ総数は
ほぼ半減する）、第３の問題点を生じさせる。これはプ
リデコーダＰＤを経由することによる不可避的な時間遅
延でろυ、結局、高速化に反することになる。なお、第
１図〜第３図において同一の構成４Ｊ、素には同一の参
照記号を付して示しである。（以下の図の説明において
も又同じ）。

（４）発明の目的本発明は上記諸問題点に鑑み、小形・高集積化と高速化
全同時に満足させることのできるデコーダ回路′ｆ：提
案することを目的とするものである。

（５）発明の構成上記目的を達成するために本発明は、前記直列トランジ
スタを排除して小形・高集積化と高速化を同時に満足す
ることを着眼とし、この着眼を実３Ａ″′ｊるために、
デコード入力が選択状態に移行したときにはデコード入
力が変化する毎に生成されるダート・ぐルスで前記ノー
ドのレベルを瞬時のうちに反転せしめるダートトランジ
スタと、該デコード入力に変化があるまで該ノードに与
えられたレベルをそのまま保持するラッチトランジスタ
を設けたことを特徴とするものである。

（６）発明の実施例以下図面に従って本発明を説明する。

第１図は本発明に基つく第１実施例を示す回路図である
。本図において、デコード入力Ａｏ　　。

ＡＯ＋　ＡＩ　　＋　ＡＩ　”・ＡｌＴｌ＋　Ａｒｃ（
Ａｌｎ　）を制御入力とする入力トランジスタはＰチャ
ネルトランジスタＰ　Ｔｏ　ｒ　Ｐ　７１・・・２７ｍ
からなり、相互に並列接続されている。これは第２図の
入力トランジスタ（Ｐｚｏ＋Ｐｓｔ・・・Ｐｚｍ）に相
当する。これら入力トランジスタの各出力はノードＱに
対して並列接続される。そして、Ｐチャネルトランジス
タＰａ１ｌＰ８２ならびにＮチャネルトランジスタＮａ
１ｌＮ８２は、ラッチトランジスタＬＴをなす。ここに
、第１図〜第３図に示された直列トランジスタが第４図
から全く排除されたことに注目すべきでおる。

その代わりに新たなダートトランジスタ（Ｎチャネル）
、Ｎｒｏが導入され又上述のラッチトランジスタＬＴが
設けられる。かくして直列トランジスタが排除されたこ
とは、小形・高集積化と高速化とをもたらす。このこと
は既述の第１、第２および第３の問題点を再考察すれば
明らかである。

次に本第１実施例の動作説明を、第５図を参照して行う
。第５図は第４図の動作説明に用いる要部の波形図であ
る。先ず時刻ｔｌ　（第５図１）欄）以前においてｒコ
ード入力Ａｌｎは不変であシ、このとき当該デコーダ回
路は非選択であるものとする（なお第５図の波形図にお
いて、非選択時は点線で、選択時は実線でそれぞれ区別
する）。この非選択時では、デコード入力ＡＩｎの少な
くとも１ピツトは必ずＬレベルである。このためノード
ＱはＨレベルにある。このノードＱのＨレベルニヨって
トランジスタＮ１１ｆｆｉがオン（Ｐａｔはオフ）とな
シブコード出力Ｘ４はＬレベルにある。このＬレベルは
トランジスタＰ　８１　ｖ　Ｎ　１１１の各デートに帰
還され、トランジスタＰ８１をオン（Ｎ８１をオフ）に
し、ラッチがかかる。つまシラッチトランジスタＬＴは
Ｌレベルのデコード出力Ｘ４を安定に保持する。

次にデコード入力Ａｌｎに変化があつη当該デコード出
力が時刻１１以後において選択されたものとすると、ｒ
コード入力Ａｉｎは全てＨレベルに移行し始める。その
ときにケ°−ト・？ルスφを短期間Ｈレベルにする。こ
のケ”−トｉ４ルスφはケ°−トトランジスタＮｙｏｉ
’こ印加されるものであり、これをオンにする。このた
め、ノードＱのレベルは瞬時に反転される（ＴＩ−＋Ｌ
）。このとき、入力トランジスタＣＰｔｏｓＰｔｌ・・
・Ｐｔｍ）は全てオフになっているから、ダートトラン
ジスタ？’Ｊｙｏを通して電源ショートになることはな
い。かくして、ノードＱのＬレベルによりトランジスタ
ｐａｓがオン（Ｎ８２がオフ）となり、Ｈレベルのデコ
ード出力Ｘ４を送出する。このとき、Ｈレベルのｒコー
ド出力Ｘ４によってトランジスタＮ１１ｌがオン（ＰＰ
２がオフ）となりラッチがかかる。つまりデコード出力
Ｘ４（Ｈレベル）は安定に保持される。

時刻ｔ２で再びデコード入力Ａｌｎに変化があると、当
該デコーダ回路は選択から非選択とな９、入力トランジ
スタ（ＰｔｏｐＰｙｔ・・・２７ｍ）の少なくとも１つ
はオン（デコード入力ＡｌｎのいずれかのビットがＬレ
ベル）となって、ノードＱをＨレベルへ持ち上げる。こ
の場合、デコード入力Ａｉｎの変化を捕えて発生するケ
９−トパルスφにより、短期間ダートトランジスタｌ’
Ｊｙｏがオンになる。このためノードＱは瞬時的にレベ
ル降下を起すが、ｒ−トノソルスφは短時間のうちにＬ
レベルとなシ、ノードＱのレベルは再びＨレベルに囲う
。この状態は、前述した時刻ｔ１以前の状態と等価であ
り、Ｌレベルのｒコード出力Ｘ４が、ラッテトランノー
／一スタＬＴにより安定に保持される。

上記第４図の構成においてトランジスタｐａｔは省略し
ても構わない。なぜなら、デコード出力Ｘ４がＨレベル
にあるときはトランジスタＮ１１１のみがオン（トラン
ジスタＰ８１はオフで無いのに等しい）だからであり、
一方、デコード出力Ｘ４がＬレベルにあるときは（非選
択のときは）、トランジスタＰ７ｏｅＰ７１・・・２７
ｍのいずれか少なくとも１つが、必ずこのトランジスタ
ｐｓｓのオンに代替してオンになるからである。ただし
、ノイズ補償のためにトランジスタｐｓｓを設けておく
意義はある。

第６図は本発明に基づく第２実施例を示す回路でわる。

第２実施例は第１実施例で用いたトランジスタの導電形
を反転させたものであり、グートノ９ルスとしてはφを
用い、ｒ−１−トランジスタとしてはＰチャネノしトラ
ンジスタｐｅｏを用いる。又、入力トランジスタはＮチ
ャネルトランジスタＮ９６＋Ｎ９１・・Ｎ９ｍを用いる
ので、デコーダ入力Ａｌｎも、第１実施例とは反対のレ
ベルで萼えられる。ラッチトランジスタＬＴもＰチャ坏
ルトランノスタＰ　１０１　ｐ　Ｐ　１０２とＮチャネ
ルトランジスタＮ１０１＋Ｎ　１０２からなり、第１実
施例とは反対の導電形となっている。ただし、ノードＱ
に現われるレベルも第１実施例に対し反転したものとな
るから、選択時にＨレベルで非選択時にＬレベルという
正規のデコード出力Ｘ５をイ尋るには、インバータＩＮ
”／（ＰチャネルトランノスクＰ　１Ｇ！　＊　Ｎチャ
ネルトランジスタＮ　１０８からなる）を通してラッチ
トランジスタＬＴの出力をレベル反転しておく必要がら
る。

なお、ＮチャネルトランジスタＮ　１０１も、第１実施
例のトランジスタｐｓｔと同様に、ノイズ補償の目的を
除けば、省略可能でろる。

上記実施例のいずれにおいても、アコ−１゛入力Ａｉｎ
の変化毎に発生されるダートパルスφ（σ）の生成が必
敬である。いわばアドレスチェンジ検出回路である。こ
れはデコード入力のいずれかのビットに生じたＨ　’；
ｉ　Ｉ−のレベル変化を検出するものであり、既存のも
のをに用できる。この−例について述べる。第７Ａ図お
よび第７Ｂ図はダート・ぐルス発生回路の一例を示す回
路図、第７Ｃ図は第７Ａ図および第７Ｂ図の動作説明に
用いる波形図である。第７Ａ図においてＧ「〜Ｇ４はナ
ンドダート、Ｇ５ｐＧ６はノアダート、Ｇ７はオアダー
トで、これらは図示の如く接続され、デコーダ入力Ａｉ
ｎの１ビツトＡｌを受け、クロックｃＫＩを出方する。

この第７Ａ図の回路ＣＫＧｌはｒコーダ入力Ａ　ｉ　ｎ
（７）　各ヒラ）Ａｉに対して設けられ、そしてその各
回路ＣＫＧｏ　　、ＣＫＧ、−ＣＫＧｎ−、の各出力は
第７Ｂ図に示すようにオアダートＧ８で結合きれる。こ
れらの回路の動作を、第７ｃ図を参照しながら説明する
と、ｒツー２人カＡｉｎの１ビツトＡｉが第７Ｃ図の１
）欄のａに示すようにＨ，Ｌに変化するとき、ナントゲ
ートＧ１の出力は第２）欄のｂとなり、ナンドグー）Ｇ
２の出力はキャノＪ？シタＣ１により若干遅延した反転
出力ｄ（ｇｕ欄）となシ、ノアゲートＧ５の出力ｆはデ
コード入力のビットＡｉの立上シ時に発生するノクルス
となる。ナンドダートＧ３　　ｒ　０４　、キャパシタ
ｃ２、ノアグ）Ｇｓの系も同様に動作するがその出力ｇ
（第７）欄）はビットＡｌの立下シ時に発生するパルス
となる。これらをオアゲートＧ７で結合させたものＣＫ
ｉは、ビットＡ４の変化時に発生子る・母ルスとなシ、
オアケートＧ８の出力は、デコード入力Ａｉｎの任意の
ピッ）Ａｉの変化時に発生する目的のダートパルスφと
なる。

上記第４図および第６図の実施例において、全てのワー
ド線毎に、ダートトランジスタＮ７゜、Ｐ、。

が設けられしかもこれらトランジスタはデコード入力の
変化がある毎に必ず一斉にオンとなるから、瞬時的とは
いっても、電源に対し一斉にＤＣパスを形成する。これ
は省電力化の面がらして若干気になる場合もおる。

このようなりＣパスが回路設計上気になるならば、これ
らＣ−））ランノスタＮ７゜＋　　Ｐ、。ノ各各にダー
トをもう一段直列に設け、このケ・−トを必要なときだ
け開成するようにしても良い。例えば、半導体メモリの
メモリエリアが複数ブロックに区分され、必要なブロッ
クのみをアクティブにして動作するような場合には、当
該ブロックをアクティブにする信号をもって前記ダート
を開成するようにしても良い。あるいは、第３図に示し
たノＩＪ　７”コーグＰＤの出力（Ｘｏ′・・・Ｘ３′
等）を利用してグリデコードされた一部のデコード入力
についてのみ前記ケ゛−トを開成するよう′にしても良
い。

（７）発明の詳細な説明したように本発明によれば、小形・高集積化と共
に高速化にも有効なデコーダ回路が実現される。

【図面の簡単な説明】

第１図は従来のデコーダ回路の第１例を示す回路図、第
２図は従来のデコーダ回路の第２例を示す回路図、第３
図は従来のデコーダ回路の第３例を示す回路図、第４図
は本発明に基づく第１実施例を示す回路図、第５図は第
４図の動作説明に用いる要部の波形図、第６図は本発明
に基づく第２実施例を示す回路図、第７Ａ図および第７
Ｂ図はダート・クルス発生回路の一例を示す回路図、第
７Ｃ図は第７Ａ図および第７Ｂ図の動作説明に珀いる波
形図である。Ｐ７０＋Ｐ７１・・・Ｐｙｍ・・・入力トランジスタ、
Ｎ、。。Ｎ９１・・・Ｎ９ｍ・・・入力トランジスタ、ＮＴＯＩ
　Ｐ　９Ｇ・・・ダートトランジスタ、ＬＴ・・・ラッ
チトラン・ゾスタ、Ｑ−・・ノード、Ａｏ　　＋　ＡＱ
　　Ｉ　ＡＩ　　＋　Ａｔ　　”’Ａｒｎ１Ａｒ１１・
・・デコード入力、Ｘ　４　　＋　Ｘｓ　・・・デコー
ド出力、φ。ｆ・・・ダートノぐルス。第４図第５図第６図Ｅ　Ｅ　品第７Ａ回第７Ｂ図第７Ｃ図手続補正書昭和５８年１０月２日特許庁長官着膨　和犬　殿１、事件の表示昭和５７年　特許願　　第１６８２７３　号２、発明の
名称デコーダ回路３、補正をする者事件との関係　　特許出願人名称（５２２）富士通株式会社（外６　名）５、補正の対象（１）明細書の「発明の詳細な説明」の欄（２）図面（
第７Ａ図、第７Ｂ図）６、補正の内容（１）明細書の「発明の詳細な説明」の欄を次のとおり
補正します。（７）第７頁第７行目「第１図はＪを「第４図は」と補正します。（イ）第１２頁第１４〜１５行目「ナントゲート、」を「インバータ、」と補正します。（ロ）第１３頁第５行目［ナントゲートノを「インバータ」と補正します。に）第１６頁第６行目「ナントゲート」を「インバータ」と補正、ます。（６）第１３頁第９〜１０行目「ナンドゲー）Ｊを「インバータ」と補正します。（２）図面（第７Ａ図、第７Ｂ図）を別紙のとおり補正
します。Ｚ　添付書類の目録補正図面（第７Ａ図、第７Ｂ図）　１通ＣにＧ走卒７Ｂ口しＫｎ−＋ぃ−に

Claims

【特許請求の範囲】

１、複数ビットのデコード入力を各々の制御入力とし且
つ相互に並列接続される複数の入力トランジスタと、該
複数の入力トランジスタの各出力を共通に接続するノー
ドと、前記デコード入力に変化がある毎に生成されるり
−ト・々ルスを制御入力とし、前記デコード入力が非選
択状態から選択状態に変化したときは前記ケ°−ト・ぐ
ルスにより前記ノードのレベルを瞬時に反転せしめるケ
゛−トトランジスタと、該ノーげに与えられたレベルを
保持するラッチトランジスタとからなることを特徴とす
るｒゴー１回路。