JPS60235525A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS60235525A
JPS60235525A JP59090960A JP9096084A JPS60235525A JP S60235525 A JPS60235525 A JP S60235525A JP 59090960 A JP59090960 A JP 59090960A JP 9096084 A JP9096084 A JP 9096084A JP S60235525 A JPS60235525 A JP S60235525A
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JP
Japan
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circuit
clock
signal processing
signal
detection
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JP59090960A
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English (en)
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Shoji Hanamura
花村　昭次
Masaaki Aoki
正明 青木
Toshiaki Masuhara
増原　利明
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路に係り、特に外部からの印加゛
クロックを増加することなくスタティック回路をダイナ
ミックに動作できるＭＯ８型半導体回路に関する。
〔発明の背景〕
従来のダイナミック型集積回路では、接合リーク電流に
よる回路節点の電位変化のため回路が安定に動作できな
いという欠点があった。このためダイナミック回路では
周期的に電荷を給電するための多種の内、外部タイミン
グクロックを必要としていた。また、上記ダイナミック
回路の欠点を有しないスタティック回路では、常に回路
節点に電荷を供給する素子が必要となるため集積度が高
くできないという欠点があった。
第１図は従来例としてＮチャネル絶縁ゲート型電界効果
トランジスタ（以下ＭＯ５Ｔと略す。）を用いたダイナ
ミック回路（ａ）およ′び相補型ＭＯ５Ｔ　（以下、Ｃ
ＭＯ５と略す）を用いたスタティック回路（ｂ）で構成
した場合の３人力否定論理和（Ｎ　ＯＲ）回路および動
作波形例を表わす。同図で、ｘｌ。
ｘ、、ｘ、、は入力信号、Ｙｌは出力信号、Ｖｃｃは電
源電位、Ｖｓｓは接地電位、φはタイミング・りロック
である。ダイナミック回路では、波形例に示した回路動
作の場合、あるいは待機時間ｔが長い場合には駆動ＭＯ
Ｓにより、あるいは接合リークにより、出力節点Ｙ、の
電位がｖｓｓとなるため、周期的な外部タイミング・ク
ロックφが必要となる。また、スタティック回路では、
全入力信号がＶｓｓ電位の場合にのみ出力節点Ｙ、に電
荷を供給するためのＨＯ５Ｔが３個必要となり、ダイナ
ミック回路に比べ集積度が低下する。
〔発明の目的〕
本発明の目的は、このような従来技術の欠点を除くため
、回路を極微少接合リーク電源のＨＯ３Ｔで構成する場
合の最適回路構成を提供することにある。
〔発明の概要〕
極微少接合リーク電流のＨＯ５Ｔを実現するひとつの方
法として、素子を２００に以下の極低温域で動作させる
ことがある。第２図はこれを表わしたもので真性キャリ
ア濃度ｎ＋（実線：計算値）および接合リーク電流ＩＬ
　（白ぬき点）を示す。
ＩＬはほぼｎ、に比例するため、極低温域においてＩＬ
は１０桁以上低下するものと考えられる。
したがってこのような方法を用いた場合、回路節点の電
位変化はほとんどなくなるためスタティック回路では回
路節点に常に電荷を給電する必要が無くなり、集積度を
向上できる回路方式が採用できるようになる。
本発明は、該回路方式に関するものであり、従来のダイ
ナミック回路のように複雑な内・外部タイミング・クロ
ックを必要とせずに、且つ該回路と同等の集積度および
性能を有する回路方式を提供するものである。
〔発明の実施例〕
以下、本発明の一実施例を第３図により説明する。同図
は１本発明による集積回路の回路構成を示したもので、
入力信号Ｘ、、Ｘ２．・・・・・・Ｘｌ１ｌ、出力信号
Ｙ、、Ｙ２．・・・・・・Ｙｔ、に対し、入力信号の変
化検出回路１、および該回路からの検出信号により所定
の信号処理動作開始クロックφを発生するクロック発生
回路２、および該クロックによす各回路節点に電荷を供
給するＨＯ５Ｔを具備した信号処理回路３を表すしてい
る。変化検出回路１と、クロック発生回路２とは、複数
のデータ線によって接続している。
検出回路は該回路への入力信号のうち、少なくとも１個
の信号が変化すればそれを検知し、検出信号をクロック
発生回路に送信する。これによりクロック発生回路では
信号処理開始クロックφを発生し、信号処理回路各部分
に同時に送信する。
一方、信号処理回路は、入力が変化するまではそれ以前
の状態を保持し、入力変化により待機状態となる。さら
にクロックφが印加されることにより活性スタティック
動作状態に移行し、信号処理動作を開始する。次にφが
オフすると回路は活性ダイナミック状態となり、信号Ｙ
１〜Ｙｒ、を出力することにより一連の信号処理を完了
し保持状態となる。
極微少接合リーク電流のＨＯ５Ｔで構成されるこれらの
回路では各回路節点に常に電荷を給電する必要が無いた
めダイナミック回路と同等の高集積回路方式が採用でき
る。また、入力信号が変化しない待機時間が十分長い場
合でも各回路節点の電荷は保持されるため、従来のダイ
ナミック回路のような特別の周期を持つタイミングクロ
ックを必要としない。したがって、本実施例によれば高
集積密度の、かつ使用方法の簡便な集積回路を、簡単に
短期間に設計できるため、システムの性能向上、設計期
間の短縮に多大な効果がある。
第４図は、第３図に示した実施例における検出回路１お
よびクロック発生回路２の一例を論理回路で記述したも
のであり、４は遅延回路、５は反転回路、６は否定付排
他的論理和回路、７は否定論理和回路を表わす。動作波
形例を第５図に示す。
入力信号Ｘ　、　、　ｘ、　、・・・・・・Ｘ、Ｉｌの
変化に対応し変化検出信号ｘ、、、ｘ２．．Ｘ、　ｌｌ
、を発生し、これを用いてクロックφを発生している。
ただし同図に示すクロックφは、信号処理回路３の各回
路節点に電荷を供給するＨＯ５ＴをＰチャネルとした場
合の例であり、同ＨＯ５ＴがＮチャネルの場合には、該
クロックを反転すれば良いことは明らかである。
第６図は、本発明の第２の実施例を示したものである。
第１の実施例と異なる点は、入力変化検出回路と並洒に
タイマー回路８を有することである。これは、入力信号
が長期間変化しない場合の回路情報のリークによる破壊
を防ぐためのもので、該回路で発生した長周期クロック
φ′により長周期の動作開始クロックを発生し１回路情
報を覆囲する。　′ また、第７図は本発明の別の実施例を示したものである
。第１の実施例と異なる点は、入力信号Ｘ、、Ｘ２．・
・・・・・Ｘ、ｌｌが直接信号処理回路に入力されるの
ではなく、遅延、移相あるいはラッチ機能等を有するバ
ッファ回路９を介して信号処理回路に入力されることで
ある０本実施例によれば、第１の実施例で述べたスタテ
ィック動作期間を短縮できるようになるため、回路の低
消費電力化、設計の冗長化に効果がある。
〔発明の効果〕
本発明によれば、ダイナミック回路と同等の高集積度と
低消費電力性を有する半導体集積回路を複雑な内・外部
タイミングクロックを用いることなく実現できるので、
該集積回路を用いたシステムの性能向上に多大の効果が
ある。
【図面の簡単な説明】
第１図（ａ）は従来のダイナミック回路を示す図、（ｂ
）は同じくスタティック回路を示す図、第２図は極低温
域でのリーク電流特性を示す、第３図は本発明実施例の
回路ブロック構成を示す図、第４図は本発明の第１の実
施例の論理回路を示す図、第５図は本発明の第１の実施
例の動作波形例、第６図は本発明の第２の実施例の回路
ブロック構成を示す図、第７図は同じく第３の実施例の
回路ブロック構成を示す図である。 １・・・信号変化検出回路、２・・・クロック発生回路
、３・・・信号処理回路、４・・・遅延回路、５・・・
反転回路、６・・・否定付排他的論理和回路、７・・・
否定論理和同第　１　図 （１１） Ｈ （ｂ） １ 肩　２　口 温度７　（Ｋ） ′ｆｆｉ　３　口 ３ 第４−　図 第　５　目 ― １　： ：　； ＝ｐ−１［］ｆ］Ｉ

Claims (1)

  1. 【特許請求の範囲】 １、極微少接合リーク電流（１０−１２Ａ−ＣＩｌｌ−
    ２）を有する絶縁ゲート型電界効果トランジスタより構
    成される半導体集積回路において、該回路への入力信号
    の変化を検出する検出回路と、該検出回路からの検出信
    号により信号処理動作開始クロックを発生するクロック
    発生回路と、前記クロックにより必要回路節点に電荷を
    供給する絶縁ゲート型電界効果トランジスタを具備する
    ことを特徴とする半導体集積回路。 ２、特許請求の範囲第１項記載の半導体集積回路におい
    て、検出回路と並列に、周期性の信号処理動作開始クロ
    ックを発生するタイマー回路を具備することを特徴とす
    る半導体集積回路。
JP59090960A 1984-05-09 1984-05-09 半導体集積回路 Pending JPS60235525A (ja)

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JP59090960A JPS60235525A (ja) 1984-05-09 1984-05-09 半導体集積回路
US06/731,014 US4710648A (en) 1984-05-09 1985-05-06 Semiconductor including signal processor and transient detector for low temperature operation
US07/544,045 US5091325A (en) 1984-05-09 1990-06-26 Process for making mos devices for low-temperature operation

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999029041A1 (fr) * 1997-12-01 1999-06-10 Seiko Epson Corporation Automate fini, dispositif a semiconducteur, et appareil electronique

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958688A (ja) * 1982-09-29 1984-04-04 Fujitsu Ltd デコ−ダ回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958688A (ja) * 1982-09-29 1984-04-04 Fujitsu Ltd デコ−ダ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999029041A1 (fr) * 1997-12-01 1999-06-10 Seiko Epson Corporation Automate fini, dispositif a semiconducteur, et appareil electronique
US6201422B1 (en) 1997-12-01 2001-03-13 Seiko Epson Corporation State machine, semiconductor device and electronic equipment

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