JPS6267617A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6267617A JPS6267617A JP60206482A JP20648285A JPS6267617A JP S6267617 A JPS6267617 A JP S6267617A JP 60206482 A JP60206482 A JP 60206482A JP 20648285 A JP20648285 A JP 20648285A JP S6267617 A JPS6267617 A JP S6267617A
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- JP
- Japan
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- circuit
- supplied
- operating voltage
- signal
- cpg
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、所定の制御信号により、内部回路の電源供給が選択
的に行われる機能を持つ半導体集積回路装置に利用して
有効な技術に関するものである。
ば、所定の制御信号により、内部回路の電源供給が選択
的に行われる機能を持つ半導体集積回路装置に利用して
有効な技術に関するものである。
（背景技術〕
例えば、１チツプのマイクロコンピュータにおいては、
内部回路が何も動作しないとき、その電源供給を停止し
て、低消費電力化を図るような機能、例えばデータ保持
機能又はボルト機能が設けられている〔−日立製作所、
昭和５９年３月発行、「日立４ビツト エチップ マイ
クロコンピュータシステム（ＨＭＣ３４０シリーズ ユ
ーザーズマニアル）」の頁３８参照〕。
内部回路が何も動作しないとき、その電源供給を停止し
て、低消費電力化を図るような機能、例えばデータ保持
機能又はボルト機能が設けられている〔−日立製作所、
昭和５９年３月発行、「日立４ビツト エチップ マイ
クロコンピュータシステム（ＨＭＣ３４０シリーズ ユ
ーザーズマニアル）」の頁３８参照〕。
このように、制御信号によって内部回路の電源供給を選
択的に行うようにする場合、次のような問題の生じるこ
とが判明した。すなわち、クロック発生回路に含まれる
発振回路は、動作電圧が供給されてから安定な発振状態
になるまで、比較的時間を費やすものである。これに対
して、内部回路は、電源供給によって直ちに動作状態に
される。
択的に行うようにする場合、次のような問題の生じるこ
とが判明した。すなわち、クロック発生回路に含まれる
発振回路は、動作電圧が供給されてから安定な発振状態
になるまで、比較的時間を費やすものである。これに対
して、内部回路は、電源供給によって直ちに動作状態に
される。
しかしながら、上記発振回路が安定な発振動作となるま
での間、クロック信号が供給されないことによって、ク
ロックドインバータ回路等においては、その出力がフロ
ーティング状態になってしまう、このため、このような
フローティングレベルを受けるスタティック型ＣＭ Ｏ
Ｓインバータ回路等において、ＰチャンネルＭＯ３ＦＥ
ＴとＮチャンネルＭＯＳＦＥＴとが共にオン状態にされ
るため、比較的大きな貫通電流を流すものとなる。また
、１！源投入直後において、内部電源線と容量結合によ
り一部の回路の電源電圧にオーバーシュートが生じる場
合がある。このようなオーバーシュートと上記ラッシュ
電流による接地電位の浮き上がりとが相乗的に作用する
ことにより、ワーストケースでは、寄生サイリスク素子
によるラッチアンプの生じる虞れがある。
での間、クロック信号が供給されないことによって、ク
ロックドインバータ回路等においては、その出力がフロ
ーティング状態になってしまう、このため、このような
フローティングレベルを受けるスタティック型ＣＭ Ｏ
Ｓインバータ回路等において、ＰチャンネルＭＯ３ＦＥ
ＴとＮチャンネルＭＯＳＦＥＴとが共にオン状態にされ
るため、比較的大きな貫通電流を流すものとなる。また
、１！源投入直後において、内部電源線と容量結合によ
り一部の回路の電源電圧にオーバーシュートが生じる場
合がある。このようなオーバーシュートと上記ラッシュ
電流による接地電位の浮き上がりとが相乗的に作用する
ことにより、ワーストケースでは、寄生サイリスク素子
によるラッチアンプの生じる虞れがある。
この発明の目的は、制御信号による電源投入／遮断機能
を持つ半導体集積回路装置において、上記電源投入時に
おける内部回路の異常動作を防止することにある。
を持つ半導体集積回路装置において、上記電源投入時に
おける内部回路の異常動作を防止することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、遅延回路を用いて、クロック発生回路におけ
る発振回路の発振動作が開始された後に、クロック発生
回路により形成されたクロック信号を受ける内部論理回
路に対して動作電圧の供給を行うようにするものである
。
る発振回路の発振動作が開始された後に、クロック発生
回路により形成されたクロック信号を受ける内部論理回
路に対して動作電圧の供給を行うようにするものである
。
第１図は、この発明の一実施例の回路図が示されている
。
。
同図の各回路素子は、公知のＣＭＯ５ｊｉ積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。同図に
おいて、チャンネル部分に矢印を付したＭＯＳＦＥＴは
、Ｐチャンネル型である。
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。同図に
おいて、チャンネル部分に矢印を付したＭＯＳＦＥＴは
、Ｐチャンネル型である。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。Ｐチャンネル部分 Ｓ Ｆ ＥＴは、上記半
導体基板表面に形成されたＮ型ウェル領域に形成される
。
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。Ｐチャンネル部分 Ｓ Ｆ ＥＴは、上記半
導体基板表面に形成されたＮ型ウェル領域に形成される
。
これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ５ＦＥＴの基板ゲートを構成する。Ｐチャンネ
ルＭＯ３ＦＥＴの基板ゲートすなわちＮ型ウェル領域は
、第１図の電源端子Ｖｃｃに結合される。
この実施例では、クロック発生回路ＣＰＧと、このクロ
ック発生回路ＣＰＧにより形成されたクロック信号を受
ける内部論理回路ＬＯＧとは、それぞれ独立したパワー
スイッチ回路により、それぞれの動作電圧の供給／停止
が行われる。
ック発生回路ＣＰＧにより形成されたクロック信号を受
ける内部論理回路ＬＯＧとは、それぞれ独立したパワー
スイッチ回路により、それぞれの動作電圧の供給／停止
が行われる。
クロック発生回路ＣＰＧは、発振回路と、この発振回路
の発振出力を整流して、内部論理回路ＬＯＧに必要なり
ロック信号を形成する回路とから構成される。このよう
なりロック発生回路ＣＰＧの動作電圧Ｖｃｃ″は、Ｐチ
ャンネル型のパワースイッチＭＯＳＦＥＴＱ３を介して
供給される。なお、このパワースイッチＭＯ３ＦＥＴＱ
３には、直列形態にＮチャンネルＭＯＳ Ｆ Ｅ Ｔ
Ｑ ４が設ケられる。ＮチャンネルＭＯＳ Ｆ ＥＴＱ
４は、電源遮断時にその電源線Ｖｃｃ”を回路の接地
電位に引き抜くためのものである。
の発振出力を整流して、内部論理回路ＬＯＧに必要なり
ロック信号を形成する回路とから構成される。このよう
なりロック発生回路ＣＰＧの動作電圧Ｖｃｃ″は、Ｐチ
ャンネル型のパワースイッチＭＯＳＦＥＴＱ３を介して
供給される。なお、このパワースイッチＭＯ３ＦＥＴＱ
３には、直列形態にＮチャンネルＭＯＳ Ｆ Ｅ Ｔ
Ｑ ４が設ケられる。ＮチャンネルＭＯＳ Ｆ ＥＴＱ
４は、電源遮断時にその電源線Ｖｃｃ”を回路の接地
電位に引き抜くためのものである。
これらのスイッチＭＯ５ＦＥＴＱ３とＱ４のゲートには
、次の回路を通した制御信号ＨＬＴが供給される。内部
回路の電源投入／遮断を制御する制御信号ＨＬＴは、入
力バッファ回路としてのインバータ回路Ｎ１の入力に供
給される。このインバータ回路Ｎ１の出力信号Ａは、ナ
ンド（ＮＡＮＤ）ゲート回路Ｇ１の一方の入力に供給さ
れる。
、次の回路を通した制御信号ＨＬＴが供給される。内部
回路の電源投入／遮断を制御する制御信号ＨＬＴは、入
力バッファ回路としてのインバータ回路Ｎ１の入力に供
給される。このインバータ回路Ｎ１の出力信号Ａは、ナ
ンド（ＮＡＮＤ）ゲート回路Ｇ１の一方の入力に供給さ
れる。
このナントゲート回路Ｇ１の他方の入力には、上記イン
バータ回路Ｎｌの出力信号Ａが遅延回路を構成する縦列
形態のインバータ回路Ｎ２とＮ３を介して供給される。
バータ回路Ｎｌの出力信号Ａが遅延回路を構成する縦列
形態のインバータ回路Ｎ２とＮ３を介して供給される。
上記ナントゲート回路Ｇ１の出力信号は、インバータ回
路Ｎ４の入力に供給される。このインバータ回路Ｎ４の
出力信号Ｂは、上記ＰチャンネルＭＯＳ Ｆ ＥＴＱ
３とＮチャンネル？ＡＯ８ＦＥＴＱ４のゲートに共通に
供給される。
路Ｎ４の入力に供給される。このインバータ回路Ｎ４の
出力信号Ｂは、上記ＰチャンネルＭＯＳ Ｆ ＥＴＱ
３とＮチャンネル？ＡＯ８ＦＥＴＱ４のゲートに共通に
供給される。
一方、上記内部論理回路ＬＯＧの動作電圧Ｖｃｃ′ は
、Ｐチャンネル型のパワースイッチＭＯ３ＦＥＴＱ１を
介して供給される。なお、このパワースイッチＭＯ５Ｆ
ＥＴＱＩには、直列形態にＮチャンネルＭＯ３ＦＥＴＱ
２が設けられる。ＮチャンネルＭＯ５ＦＥＴＱ２は、電
源遮断時にその電源線Ｖｃｃ″を回路の接地電位に引き
抜（ためのものである。これらのスイッチＭＯ３ＦＥＴ
ＱＩとＱ２のゲートには、次の回路を通した制御信号Ｈ
ＬＴがそれぞれ供給される。上記人カバソファ回路とし
てのインバータ回路Ｎｌの出力信号Ａは、ノア（ＮＯＲ
）ゲート回路Ｇ２の一方の入力に供給される。このノア
ゲート回路Ｇ２の他方の入力には、上記同様に信号Ａが
上記遅延回路を構成する縦列形態のインバータ回路Ｎ２
とＮ３を通して供給される。上記ノアゲート回路Ｇ２の
出力信号は、インバータ回路Ｎ５とＮ６の入力に供給さ
れる。一方のインバータ回路Ｎ５の出力信号Ｃは、上記
ＰチャンネルＭＯＳＦＥＴＱＩのゲートに、他方のイン
バータ回路Ｎ６の出力信号りは、上記ＮチャンネルＭＯ
３ＦＥＴＱ２のゲートにそれぞれ供給される。上記イン
バータ回路Ｎ５は、特に制限されないが、そのコンダク
タンスを小さくすることによって、その出力信号Ｃの立
ち下がりを緩やかにするものである。この理由は、内部
論理回路ＬＯＧに供給する動作電圧Ｖｃｃ″の立ち上が
りを緩やかにして、電源電圧Ｖｃｃ″のオーバーシュー
トの発生を防止するものである。
、Ｐチャンネル型のパワースイッチＭＯ３ＦＥＴＱ１を
介して供給される。なお、このパワースイッチＭＯ５Ｆ
ＥＴＱＩには、直列形態にＮチャンネルＭＯ３ＦＥＴＱ
２が設けられる。ＮチャンネルＭＯ５ＦＥＴＱ２は、電
源遮断時にその電源線Ｖｃｃ″を回路の接地電位に引き
抜（ためのものである。これらのスイッチＭＯ３ＦＥＴ
ＱＩとＱ２のゲートには、次の回路を通した制御信号Ｈ
ＬＴがそれぞれ供給される。上記人カバソファ回路とし
てのインバータ回路Ｎｌの出力信号Ａは、ノア（ＮＯＲ
）ゲート回路Ｇ２の一方の入力に供給される。このノア
ゲート回路Ｇ２の他方の入力には、上記同様に信号Ａが
上記遅延回路を構成する縦列形態のインバータ回路Ｎ２
とＮ３を通して供給される。上記ノアゲート回路Ｇ２の
出力信号は、インバータ回路Ｎ５とＮ６の入力に供給さ
れる。一方のインバータ回路Ｎ５の出力信号Ｃは、上記
ＰチャンネルＭＯＳＦＥＴＱＩのゲートに、他方のイン
バータ回路Ｎ６の出力信号りは、上記ＮチャンネルＭＯ
３ＦＥＴＱ２のゲートにそれぞれ供給される。上記イン
バータ回路Ｎ５は、特に制限されないが、そのコンダク
タンスを小さくすることによって、その出力信号Ｃの立
ち下がりを緩やかにするものである。この理由は、内部
論理回路ＬＯＧに供給する動作電圧Ｖｃｃ″の立ち上が
りを緩やかにして、電源電圧Ｖｃｃ″のオーバーシュー
トの発生を防止するものである。
この実施例の動作を第２図に示したタイミング図を参照
して、次に説明する。
して、次に説明する。
制御信号ＨＬ Ｔをロウレベルからハイレベルに変化さ
せると、次のような順序によって内部回路に動作電圧の
供給が行われる。制御信号ＨＬ Ｔのハイレベルへの変
化によって、信号Ａはハイレベル（論理“ｌ”〉からロ
ウレベル（論理“Ｏ”）に変化する。この信号Ａのロウ
レベルによってナントゲート回路Ｇ１の出力信号がハイ
レベルにされる。これに応じて、インバータ回路Ｎ４の
出力信号Ｂがハイレベルからロウレベルに変化して、Ｐ
チャンネルＭＯ５ＦＥＴＱ３をオン状態にして、まずク
ロック発生回路ＣＰＧに対して、その動作電圧Ｖｃｃ”
を先に供給する。
せると、次のような順序によって内部回路に動作電圧の
供給が行われる。制御信号ＨＬ Ｔのハイレベルへの変
化によって、信号Ａはハイレベル（論理“ｌ”〉からロ
ウレベル（論理“Ｏ”）に変化する。この信号Ａのロウ
レベルによってナントゲート回路Ｇ１の出力信号がハイ
レベルにされる。これに応じて、インバータ回路Ｎ４の
出力信号Ｂがハイレベルからロウレベルに変化して、Ｐ
チャンネルＭＯ５ＦＥＴＱ３をオン状態にして、まずク
ロック発生回路ＣＰＧに対して、その動作電圧Ｖｃｃ”
を先に供給する。
一方、上記制御信号ＨＬＴのハイレベルにより信号Ａが
ロウレベルにされるが、ノアゲート回路Ｇ２の他方の入
力にインバータ回路Ｎ２とＮ３による遅延時間ｔ１だけ
遅れてロウレベルが供給される。これにより、時間ｔ１
だけ遅れて、インバータ回路Ｎ６の出力信号りは直ちに
ロウレベルにされる。また、インバータ回路Ｎ５の出力
信号Ｃは、そのコンダクタンスが小さくされるでいるた
め、緩やかにロウレベルにされる。これにより、Ｐチャ
ンネルＭＯ５ＦＥＴＱＩが上記緩やかに変化する信号Ｃ
に従って、動作電圧Ｖｃｃ”を立ち上がらせ、動作電圧
ＹＣＣ″に前述のようなオーバーシュートが発生しない
ようにしている。
ロウレベルにされるが、ノアゲート回路Ｇ２の他方の入
力にインバータ回路Ｎ２とＮ３による遅延時間ｔ１だけ
遅れてロウレベルが供給される。これにより、時間ｔ１
だけ遅れて、インバータ回路Ｎ６の出力信号りは直ちに
ロウレベルにされる。また、インバータ回路Ｎ５の出力
信号Ｃは、そのコンダクタンスが小さくされるでいるた
め、緩やかにロウレベルにされる。これにより、Ｐチャ
ンネルＭＯ５ＦＥＴＱＩが上記緩やかに変化する信号Ｃ
に従って、動作電圧Ｖｃｃ”を立ち上がらせ、動作電圧
ＹＣＣ″に前述のようなオーバーシュートが発生しない
ようにしている。
上記時間差ｔ１を設けて、クロック発生回路ＣＰＧに先
に動作電圧Ｖｃｃ’を供給するものであるので、この時
間ｔ１の間で、その発振回路が安定な発振動作状態にさ
れる。これによって、内部論理回路ＬＯＧに動作電圧Ｖ
ｃｃ’ の供給が開始される時には、クロック信号の供
給が行われるものであるので、前述のようなフーコーテ
ィングレベルによる０Ｍ０５回路での貫通電流が生じな
い。
に動作電圧Ｖｃｃ’を供給するものであるので、この時
間ｔ１の間で、その発振回路が安定な発振動作状態にさ
れる。これによって、内部論理回路ＬＯＧに動作電圧Ｖ
ｃｃ’ の供給が開始される時には、クロック信号の供
給が行われるものであるので、前述のようなフーコーテ
ィングレベルによる０Ｍ０５回路での貫通電流が生じな
い。
なお、制御信号）ＩＬＴをハイレベルからロウレベルに
変化させると、次のような順序によって内部回路に動作
電圧の遮断が行われる。制御信号ＨＬＴＯロウレベルへ
の変化によって、信号Ａはロウレベル（論理“０”）か
らハイレベル（論理“１″）に変、比する。しかし、イ
ンバータ回ｉＮ２とＮ３を通した遅延信号がロウレベル
のままであるので、ナントゲート回路Ｇ１の出力信号は
ハイレベルを維持し、したがって出力信号Ｂはロウレベ
ルを維持する。これにより、ＰチャンネルＭＯ５ＦＥＴ
Ｑ３はオン状態を維持し、クロック発生回路ＣＰＧに対
して、その動作電圧Ｖｃｃ”の供給を続ける。
変化させると、次のような順序によって内部回路に動作
電圧の遮断が行われる。制御信号ＨＬＴＯロウレベルへ
の変化によって、信号Ａはロウレベル（論理“０”）か
らハイレベル（論理“１″）に変、比する。しかし、イ
ンバータ回ｉＮ２とＮ３を通した遅延信号がロウレベル
のままであるので、ナントゲート回路Ｇ１の出力信号は
ハイレベルを維持し、したがって出力信号Ｂはロウレベ
ルを維持する。これにより、ＰチャンネルＭＯ５ＦＥＴ
Ｑ３はオン状態を維持し、クロック発生回路ＣＰＧに対
して、その動作電圧Ｖｃｃ”の供給を続ける。
一方、上記制御信号ＨＬＴのロウレベルにより信号Ａが
ハイレベルにされるため、ノアゲート回路Ｇ２の出力信
号は、直ちにロウレベルに変化する。これにより、イン
バータ回路Ｎ６の出力信号りとインバータ回路Ｎ５の出
力信号Ｃは、ハイレベルに変化して、ＰチャンネルＭＯ
ＳＦＥＴＱＩをオフ状態に、ＮチャンネルＭＯ３ＦＥＴ
Ｑ２をオン状態にして動作電圧Ｖｃｃ’ の遮断を先に
行う。
ハイレベルにされるため、ノアゲート回路Ｇ２の出力信
号は、直ちにロウレベルに変化する。これにより、イン
バータ回路Ｎ６の出力信号りとインバータ回路Ｎ５の出
力信号Ｃは、ハイレベルに変化して、ＰチャンネルＭＯ
ＳＦＥＴＱＩをオフ状態に、ＮチャンネルＭＯ３ＦＥＴ
Ｑ２をオン状態にして動作電圧Ｖｃｃ’ の遮断を先に
行う。
この後、前記同様な遅延時間ｔ１だけ遅れて、信号Ａの
遅延信号がハイレベルに変化する。これにより、ナント
ゲート回路Ｇ１の出力信号がロウレベルに変化し、信号
Ｂがハイレベルに変化するため、ＰチャンネルＭＯ３Ｆ
ＥＴＱ３がオフ状態に、ＮチャンネルＭＯＳ Ｆ ＥＴ
Ｑ ４がオン状態にされる結果、クロックロック発生回
路ＣＰＧに対する動作電圧ＶＣＣ”の遮断が行われるも
のとなる。
遅延信号がハイレベルに変化する。これにより、ナント
ゲート回路Ｇ１の出力信号がロウレベルに変化し、信号
Ｂがハイレベルに変化するため、ＰチャンネルＭＯ３Ｆ
ＥＴＱ３がオフ状態に、ＮチャンネルＭＯＳ Ｆ ＥＴ
Ｑ ４がオン状態にされる結果、クロックロック発生回
路ＣＰＧに対する動作電圧ＶＣＣ”の遮断が行われるも
のとなる。
（１）動作電圧の供給／遮断を制御する制御信号に従っ
て、発振回路を含むクロック発生回路に対して先に動作
電圧供給動作を行わせ、遅延回路を利用して上記クロッ
ク発生回路により形成されるクロック信号を受けて動作
する内部論理回路に対する動作電圧の供給を遅らせるこ
とにより、内部論理回路にクロック信号が供給される状
態でその動作電圧を供給することができる。これにより
、内部論理回路において、クロック信号が供給されない
ことによる不定信号レベルの発生による言過電流の発生
を防止することができるという効果が得られる。
て、発振回路を含むクロック発生回路に対して先に動作
電圧供給動作を行わせ、遅延回路を利用して上記クロッ
ク発生回路により形成されるクロック信号を受けて動作
する内部論理回路に対する動作電圧の供給を遅らせるこ
とにより、内部論理回路にクロック信号が供給される状
態でその動作電圧を供給することができる。これにより
、内部論理回路において、クロック信号が供給されない
ことによる不定信号レベルの発生による言過電流の発生
を防止することができるという効果が得られる。
（２）上記遅れて動作電圧の供給が行われる内部論理回
路の動作電圧の供給を、緩やかに変化する制御信号を形
成して、動作電圧の立ち上がりを緩やかにすることによ
り、内部論理回路における電源線に容量カップリング等
によるオーバーシュートの発生を防止ずきる。これによ
り、上記（１）によるラッシュカレントとが相乗的に作
用することによって生じるラッチアンプをより確実に防
止することができるという効果が得られる。
路の動作電圧の供給を、緩やかに変化する制御信号を形
成して、動作電圧の立ち上がりを緩やかにすることによ
り、内部論理回路における電源線に容量カップリング等
によるオーバーシュートの発生を防止ずきる。これによ
り、上記（１）によるラッシュカレントとが相乗的に作
用することによって生じるラッチアンプをより確実に防
止することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、内部論理回路
として、シフトレジスタや、フリップフロップ回路及び
ＲＡＭ等のように、その記憶情報を保持する必要のある
回路に対しては、定常的に動作電圧を供給するものとし
てもよい、また、動作電圧の遮断は、クロック発生回路
と内部論理回路とを同じタイミングで行うようにするも
のとしてもよい、クロック発生回路と内部論理回路に対
する動作電圧の供給タイミングに時間差を持たせるため
の内部制御信号を形成する回路は、種々の実施形態を取
ることができるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、内部論理回路
として、シフトレジスタや、フリップフロップ回路及び
ＲＡＭ等のように、その記憶情報を保持する必要のある
回路に対しては、定常的に動作電圧を供給するものとし
てもよい、また、動作電圧の遮断は、クロック発生回路
と内部論理回路とを同じタイミングで行うようにするも
のとしてもよい、クロック発生回路と内部論理回路に対
する動作電圧の供給タイミングに時間差を持たせるため
の内部制御信号を形成する回路は、種々の実施形態を取
ることができるものである。
この発明は、１チツプマイクロコンビエータ等のように
、発振回路を含むクロック発生回路と、このクロック発
生回路により形成されたクロック信号により動作する内
部論理回路とを含む各種半導体集積回路装置に広く利用
できるものである。
、発振回路を含むクロック発生回路と、このクロック発
生回路により形成されたクロック信号により動作する内
部論理回路とを含む各種半導体集積回路装置に広く利用
できるものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するためのタイミング図である。
、その動作を説明するためのタイミング図である。
Claims (1)
- 【特許請求の範囲】 １、発振回路を含むクロック発生回路と、このクロック
発生回路により形成されたクロック信号を受ける論理回
路と、所定の制御信号により上記クロック発生回路に動
作電圧の供給を行う第１のパワースイッチ回路と、上記
制御信号の遅延信号を受けて、上記クロック発生回路に
おける発振回路の発振動作が開始された後に動作電圧の
供給を行う第２のパワースイッチ回路とを具備すること
を特徴とする半導体集積回路装置。 ２、論理回路は、ＣＭＯＳ回路により構成されるもので
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206482A JPS6267617A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206482A JPS6267617A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267617A true JPS6267617A (ja) | 1987-03-27 |
Family
ID=16524103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206482A Pending JPS6267617A (ja) | 1985-09-20 | 1985-09-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0433132A (ja) * | 1990-05-29 | 1992-02-04 | Mitsubishi Electric Corp | マイクロコンピユータの時計用クロツク発生回路 |
| EP0993116A1 (en) * | 1998-10-02 | 2000-04-12 | Nec Corporation | Sequential logic circuit with active and sleep modes |
| JP2002543486A (ja) * | 1999-04-26 | 2002-12-17 | メディアキュー， インコーポレイテッド | 集積デバイスを低電力状態からパワーアップする方法および装置 |
-
1985
- 1985-09-20 JP JP60206482A patent/JPS6267617A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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