JP2002543486A - 集積デバイスを低電力状態からパワーアップする方法および装置 - Google Patents
集積デバイスを低電力状態からパワーアップする方法および装置Info
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Abstract
(57)【要約】
集積デバイスを低電力状態からパワーアップする装置が提供される。上記装置において、内部クロックを生成するクロック回路がディセーブルされる。いくつかのプログラム可能なレジスタを１組として、集積デバイスのＣＰＵインターフェースユニット（ＣＩＦ）（例えば、表示／グラフィックスコントローラ）の内部に保存する。上記ＣＩＦは、低電力状態モード（例えば、好適な実施形態の場合、ソフトウェア制御によるスリープモードＤ３）の間にでも、上記ＣＰＵによるアクセスが可能である。上記プログラム可能なレジスタは、プログラムビットを格納する。上記プログラムビットを用いて、パワーマネージメントユニット（ＰＭＵ）に対し、所望の電力状態と、上記クロック回路をイネーブルすべきかそれともディセーブルすべきかとを示す。上記プログラム可能なレジスタはまた、乗法ファクタおよび除法ファクタも格納する。
Description
【０００１】 （発明の分野） 本発明は概して、コンピュータシステムに関し、特に、プロセッサバスインタ
ーフェースに関する。
ーフェースに関する。
【０００２】 （発明の背景） 半導体およびコンピュータ技術の発展に伴い、コンピュータシステムの高速化
と同時に小型化が進んでいる。デスクトップコンピュータシステムはもちろん、
ラップトップコンピュータシステムでさえも、今や、小さな部屋を占有するよう
なメインフレームコンピュータの処理速度を有している。現在普及が広がってい
るハンドヘルドコンピュータシステム（例えば、パーソナルデジタルアシスタン
ト（ＰＤＡ））でさえも、より高性能になってきている。コンピュータシステム
の小型化および廉価化が進むにつれ、コンピュータシステムへの要求も常にかつ
より多く発生する。このような要求の例として、速度および性能がある。
と同時に小型化が進んでいる。デスクトップコンピュータシステムはもちろん、
ラップトップコンピュータシステムでさえも、今や、小さな部屋を占有するよう
なメインフレームコンピュータの処理速度を有している。現在普及が広がってい
るハンドヘルドコンピュータシステム（例えば、パーソナルデジタルアシスタン
ト（ＰＤＡ））でさえも、より高性能になってきている。コンピュータシステム
の小型化および廉価化が進むにつれ、コンピュータシステムへの要求も常にかつ
より多く発生する。このような要求の例として、速度および性能がある。
【０００３】 コンピュータシステムの高性能化および小型化が進むと、電力の節約の問題を
解決するのががますます困難になってくる。ハンドヘルドコンピュータシステム
の場合、サイズが小さいため、動作時間が限られているバッテリによって電力供
給される。高速かつ高性能なプロセッサにはより多くの電力が必要となるため、
電力を節約することにより、バッテリの動作時間を伸ばすための革新的な解決法
が必要とされている。
解決するのががますます困難になってくる。ハンドヘルドコンピュータシステム
の場合、サイズが小さいため、動作時間が限られているバッテリによって電力供
給される。高速かつ高性能なプロセッサにはより多くの電力が必要となるため、
電力を節約することにより、バッテリの動作時間を伸ばすための革新的な解決法
が必要とされている。
【０００４】 各コンピュータシステム内には、様々な機能（例えば、メモリコントローラ、
ハードディスクコントローラ、グラフィックス／映像コントローラ、通信コント
ローラおよび他の周辺コントローラ）を行うよう設計された集積回路が多数存在
する。周知のように、これらの集積回路はそれぞれ、集積回路の動作を同期させ
る際にタイミング基準（ｒｅｆｅｒｅｎｃｅ）として用いられるクロック信号を
必要とする。一般的に、集積回路のクロック速度が高速化すると、電力消費は増
加する。
ハードディスクコントローラ、グラフィックス／映像コントローラ、通信コント
ローラおよび他の周辺コントローラ）を行うよう設計された集積回路が多数存在
する。周知のように、これらの集積回路はそれぞれ、集積回路の動作を同期させ
る際にタイミング基準（ｒｅｆｅｒｅｎｃｅ）として用いられるクロック信号を
必要とする。一般的に、集積回路のクロック速度が高速化すると、電力消費は増
加する。
【０００５】 集積回路は周期的に不要となり、システム機能が関連する動作の間、アイドル
状態となる。別の場合において、サブ回路（例えば、論理およびデータ経路の組
み合わせ）がデータ処理を行い、集積回路における転送が動作している間、当該
集積回路中の他のサブ回路はアイドル状態である。これらのサブ回路はクロック
信号の受信動作を継続し続けるため、これらのサブ回路の各内部サブ回路も継続
的に動作し、アイドル状態のときでも有意な量の電力を消費する。そのため、電
力を節約するために、アイドル状態のサブ回路へのクロック信号はディセーブル
される。次いで、これらのサブ回路へのクロック信号は、必要に応じてイネーブ
ルされる。集積サブ回路中のうち選択されたサブ回路をパワーアップ（イネーブ
ル）およびパワーダウン（ディセーブル）する動作は、必要な順序で行われ得る
。このような電力供給の順序付けが必要なのは、他のサブ回路に依存するサブ回
路もあるからである。例えば、あるサブ回路の場合、別のサブ回路がパワーアッ
プされ得る前にそのサブ回路をパワーアップする必要がある。また、ある同期式
ダイナミックランダムアクセスメモリ（ＲＡＭ）または液晶ディスプレイ（ＬＣ
Ｄ）フラットパネルモニタの場合のようにオンオフ時にサブ回路が一連の入力信
号を必要とする場合にも、電力供給の順序付けが必要となる。このような電力供
給の順序は重要である。なぜならば、電力供給の順序が適切に行なわれないと、
いくつかの回路ブロックが適切にイネーブルされなくなるからである。電力状態
に関連して所望の電力供給の順序付けを提供するために、パワーマネージメント
ユニット（ＰＭＵ）が用いられている。
状態となる。別の場合において、サブ回路（例えば、論理およびデータ経路の組
み合わせ）がデータ処理を行い、集積回路における転送が動作している間、当該
集積回路中の他のサブ回路はアイドル状態である。これらのサブ回路はクロック
信号の受信動作を継続し続けるため、これらのサブ回路の各内部サブ回路も継続
的に動作し、アイドル状態のときでも有意な量の電力を消費する。そのため、電
力を節約するために、アイドル状態のサブ回路へのクロック信号はディセーブル
される。次いで、これらのサブ回路へのクロック信号は、必要に応じてイネーブ
ルされる。集積サブ回路中のうち選択されたサブ回路をパワーアップ（イネーブ
ル）およびパワーダウン（ディセーブル）する動作は、必要な順序で行われ得る
。このような電力供給の順序付けが必要なのは、他のサブ回路に依存するサブ回
路もあるからである。例えば、あるサブ回路の場合、別のサブ回路がパワーアッ
プされ得る前にそのサブ回路をパワーアップする必要がある。また、ある同期式
ダイナミックランダムアクセスメモリ（ＲＡＭ）または液晶ディスプレイ（ＬＣ
Ｄ）フラットパネルモニタの場合のようにオンオフ時にサブ回路が一連の入力信
号を必要とする場合にも、電力供給の順序付けが必要となる。このような電力供
給の順序は重要である。なぜならば、電力供給の順序が適切に行なわれないと、
いくつかの回路ブロックが適切にイネーブルされなくなるからである。電力状態
に関連して所望の電力供給の順序付けを提供するために、パワーマネージメント
ユニット（ＰＭＵ）が用いられている。
【０００６】 ＰＭＵは典型的には、様々な電力状態（例えば、通常の電力状態および低電力
状態。但し、これらに限定されない）をサポートする。通常の電力状態の場合、
集積回路中のサブ回路（例えば、グラフィックス／表示コントローラ）は全て、
イネーブルされ得る。逆に言うと、低電力状態の場合、集積回路中のサブ回路は
、格納データをリフレッシュするためのメモリバッファリフレッシュ論理を除い
て全てディセーブルされ得る。このような低電力状態は、ラップトップコンピュ
ータシステムおよびハンドヘルドコンピュータシステムにおいて重要となる電力
の節約を行うために用いられる。しかし、集積回路が低電力状態が通常の電力状
態へと遷移しているときに集積回路をパワーアップするのは、集積回路用の内部
クロック信号を生成するために用いられるクロック回路をオフにしなければなら
ないため、問題がある。クロック信号はクロック回路をパワーアップする際に必
要であるが、低電力状態の間に集積回路において利用可能となり得る内部クロッ
クはいずれも、クロック回路のパワーアップ用途には適していない。集積回路が
同期式バスに結合されている場合、同期式バスからの外部クロック信号が、クロ
ック回路のパワーアップ用途に利用可能となり得る。一方、集積回路が同期式バ
スに結合されている場合において、位相ロックループ（ＰＬＬ）がオフにされる
と、上記のような外部クロックは、クロック回路のパワーアップ用途に利用でき
なくなる。低電力状態の間にＰＬＬがイネーブル状態のままであると、ＰＬＬは
電力を大量に消費するため、望ましくない。
状態。但し、これらに限定されない）をサポートする。通常の電力状態の場合、
集積回路中のサブ回路（例えば、グラフィックス／表示コントローラ）は全て、
イネーブルされ得る。逆に言うと、低電力状態の場合、集積回路中のサブ回路は
、格納データをリフレッシュするためのメモリバッファリフレッシュ論理を除い
て全てディセーブルされ得る。このような低電力状態は、ラップトップコンピュ
ータシステムおよびハンドヘルドコンピュータシステムにおいて重要となる電力
の節約を行うために用いられる。しかし、集積回路が低電力状態が通常の電力状
態へと遷移しているときに集積回路をパワーアップするのは、集積回路用の内部
クロック信号を生成するために用いられるクロック回路をオフにしなければなら
ないため、問題がある。クロック信号はクロック回路をパワーアップする際に必
要であるが、低電力状態の間に集積回路において利用可能となり得る内部クロッ
クはいずれも、クロック回路のパワーアップ用途には適していない。集積回路が
同期式バスに結合されている場合、同期式バスからの外部クロック信号が、クロ
ック回路のパワーアップ用途に利用可能となり得る。一方、集積回路が同期式バ
スに結合されている場合において、位相ロックループ（ＰＬＬ）がオフにされる
と、上記のような外部クロックは、クロック回路のパワーアップ用途に利用でき
なくなる。低電力状態の間にＰＬＬがイネーブル状態のままであると、ＰＬＬは
電力を大量に消費するため、望ましくない。
【０００７】 従って、クロック信号を供給するクロック回路がオフにされるときに、低電力
状態から遷移しようとする集積回路をパワーアップするための装置、システムお
よび方法が必要とされている。
状態から遷移しようとする集積回路をパワーアップするための装置、システムお
よび方法が必要とされている。
【０００８】 （発明の要旨） 従って、本発明は、クロック信号を供給するクロック回路がオフにされるとき
に、低電力状態から遷移しようとする集積回路をパワーアップするための装置、
システムおよび方法を提供する。
に、低電力状態から遷移しようとする集積回路をパワーアップするための装置、
システムおよび方法を提供する。
【０００９】 本発明は、中央プロセッサに結合された集積回路に関する上記の必要事項を満
たす。この集積回路は、プロセッサインターフェースと、プロセッサインターフ
ェース回路に結合されたパワーマネージメント回路と、プロセッサインターフェ
ース回路に結合されたクロック生成回路と、パワーマネージメント回路とを含む
。
たす。この集積回路は、プロセッサインターフェースと、プロセッサインターフ
ェース回路に結合されたパワーマネージメント回路と、プロセッサインターフェ
ース回路に結合されたクロック生成回路と、パワーマネージメント回路とを含む
。
【００１０】 プロセッサインターフェース回路は、集積回路と中央プロセッサとの間にイン
ターフェースを提供する。プロセッサインターフェース回路は、中央プロセッサ
からプログラム情報を格納する１組のレジスタを含む。この１組のレジスタにお
いて、プログラム情報は、集積回路の所望の電力状態に関する情報と、イネーブ
ル化データビットとを含む。これは、第１の（低）電力状態の間にアクセス可能
な１組のレジスタである。パワーマネージメント回路は、１組のレジスタによっ
て格納されたプログラム情報に応答して、集積回路の所望の電力状態を制御する
。パワーマネージメント回路は、少なくとも第１の（低）電力状態および第２の
（通常の）電力状態をサポートする。パワーマネージメント回路は、２つの電力
状態間の遷移に対し、電力供給の順序付けを行う。クロック生成回路は、パワー
マネージメント回路と、１組のレジスタ中に格納されたプログラム情報とによっ
て制御され、これにより、第１の電力状態の間、クロック生成回路は、電力節約
のために実質的にディセーブルされ、第２の電力状態の間、クロック生成回路は
、集積回路を動作させるためにイネーブルされる。
ターフェースを提供する。プロセッサインターフェース回路は、中央プロセッサ
からプログラム情報を格納する１組のレジスタを含む。この１組のレジスタにお
いて、プログラム情報は、集積回路の所望の電力状態に関する情報と、イネーブ
ル化データビットとを含む。これは、第１の（低）電力状態の間にアクセス可能
な１組のレジスタである。パワーマネージメント回路は、１組のレジスタによっ
て格納されたプログラム情報に応答して、集積回路の所望の電力状態を制御する
。パワーマネージメント回路は、少なくとも第１の（低）電力状態および第２の
（通常の）電力状態をサポートする。パワーマネージメント回路は、２つの電力
状態間の遷移に対し、電力供給の順序付けを行う。クロック生成回路は、パワー
マネージメント回路と、１組のレジスタ中に格納されたプログラム情報とによっ
て制御され、これにより、第１の電力状態の間、クロック生成回路は、電力節約
のために実質的にディセーブルされ、第２の電力状態の間、クロック生成回路は
、集積回路を動作させるためにイネーブルされる。
【００１１】 別の実施形態において、クロック生成回路は、発振器回路と、発振器回路に結
合された複数の位相ロックループ（ＰＬＬ）回路とをさらに含む。発振器回路は
、基準クロック信号を生成する。複数のＰＬＬ回路は、基準クロック信号に基づ
いて誘導クロック信号を生成する。プログラム情報は、ＰＬＬ回路が誘導クロッ
ク信号を生成する際にＰＬＬ回路によって用いられる乗法ファクタおよび除法フ
ァクタをさらに含む。
合された複数の位相ロックループ（ＰＬＬ）回路とをさらに含む。発振器回路は
、基準クロック信号を生成する。複数のＰＬＬ回路は、基準クロック信号に基づ
いて誘導クロック信号を生成する。プログラム情報は、ＰＬＬ回路が誘導クロッ
ク信号を生成する際にＰＬＬ回路によって用いられる乗法ファクタおよび除法フ
ァクタをさらに含む。
【００１２】 本発明の全ての特徴および利点は、以下の本発明の好適な実施形態の詳細な説
明から明らかとなる。本発明の好適な実施形態の説明は、添付の図面と共に参照
されるべきである。
明から明らかとなる。本発明の好適な実施形態の説明は、添付の図面と共に参照
されるべきである。
【００１３】 （発明の詳細な説明） 以下の本発明の詳細な説明において、本発明に対するより深い理解を提供する
ために、多くの特定の詳細について説明する。しかし、これらの特定の詳細が無
くとも本発明が実施可能であることは、当業者にとって明らかである。別の場合
において、本発明の局面を不必要に分かりにくくしないよう、周知の方法、手順
、構成要素および回路についての詳細な説明は控えた。以下の本発明の詳細な説
明では、表示／グラフィックスコントローラを含む一実施形態における本発明の
用途について説明するが、本発明は通信デバイス等の他の周辺デバイスにも適用
可能であることが理解される。
ために、多くの特定の詳細について説明する。しかし、これらの特定の詳細が無
くとも本発明が実施可能であることは、当業者にとって明らかである。別の場合
において、本発明の局面を不必要に分かりにくくしないよう、周知の方法、手順
、構成要素および回路についての詳細な説明は控えた。以下の本発明の詳細な説
明では、表示／グラフィックスコントローラを含む一実施形態における本発明の
用途について説明するが、本発明は通信デバイス等の他の周辺デバイスにも適用
可能であることが理解される。
【００１４】 本発明によれば、いくつかのプログラム可能なレジスタを一組として、集積デ
バイスのＣＰＵインターフェースユニット（ＣＩＦ）（例えば、表示／グラフィ
ックスコントローラ）の内部に保存する。このＣＩＦは、低電力状態モード（好
適な実施形態の場合、例えばソフトウェア制御によるスリープモードＤ３）の間
でも、ＣＰＵによるアクセスが可能である。プログラム可能なレジスタは、プロ
グラムビットを格納する。これらのプログラムビットは、パワーマネージメント
ユニット（ＰＭＵ）に対し、所望の電力状態と、クロック回路がイネーブルされ
るかまたはディセーブルされるかとを示すために用いられる。これらのプログラ
ム可能なレジスタはまた、乗法ファクタおよび除法ファクタも格納する。これら
の乗法ファクタおよび除法ファクタは、クロック回路が自身のクロック速度を判
定する際にクロック回路によって用いられる。言い換えれば、プログラムされた
レジスタを用いて、集積デバイスが低電力状態から通常の状態に遷移することを
可能にするために必要な情報を規定する。この情報と、約１６ｋＨｚの低速クロ
ック速度を有するリアルタイムクロック信号ＰＭＣＬＫＩとを用いて、ＰＭＵは
、所定の電力供給順序を通じて、低電力状態から通常の状態へと遷移する。この
遷移は、クロック回路のパワーアップを含む。こうすることにより、本発明を、
同期式プロセッサバスまたは非同期式プロセッサバスのいずれかでインプリメン
トすることが可能となる。
バイスのＣＰＵインターフェースユニット（ＣＩＦ）（例えば、表示／グラフィ
ックスコントローラ）の内部に保存する。このＣＩＦは、低電力状態モード（好
適な実施形態の場合、例えばソフトウェア制御によるスリープモードＤ３）の間
でも、ＣＰＵによるアクセスが可能である。プログラム可能なレジスタは、プロ
グラムビットを格納する。これらのプログラムビットは、パワーマネージメント
ユニット（ＰＭＵ）に対し、所望の電力状態と、クロック回路がイネーブルされ
るかまたはディセーブルされるかとを示すために用いられる。これらのプログラ
ム可能なレジスタはまた、乗法ファクタおよび除法ファクタも格納する。これら
の乗法ファクタおよび除法ファクタは、クロック回路が自身のクロック速度を判
定する際にクロック回路によって用いられる。言い換えれば、プログラムされた
レジスタを用いて、集積デバイスが低電力状態から通常の状態に遷移することを
可能にするために必要な情報を規定する。この情報と、約１６ｋＨｚの低速クロ
ック速度を有するリアルタイムクロック信号ＰＭＣＬＫＩとを用いて、ＰＭＵは
、所定の電力供給順序を通じて、低電力状態から通常の状態へと遷移する。この
遷移は、クロック回路のパワーアップを含む。こうすることにより、本発明を、
同期式プロセッサバスまたは非同期式プロセッサバスのいずれかでインプリメン
トすることが可能となる。
【００１５】 ここで、図１を参照して、図１は、例えば、本発明のインプリメンテーション
または実施が可能なコンピュータシステム１００の高レベル図を示す。より詳細
には、コンピュータシステム１００は、ラップトップコンピュータシステムまた
はハンドヘルドコンピュータシステムであり得る。コンピュータシステム１００
は例示的なものに過ぎず、本発明は、複数の異なるコンピュータシステム（例え
ば、デスクトップコンピュータシステム、汎用コンピュータシステム、埋設型コ
ンピュータシステム等）においても動作可能であることが、理解される。
または実施が可能なコンピュータシステム１００の高レベル図を示す。より詳細
には、コンピュータシステム１００は、ラップトップコンピュータシステムまた
はハンドヘルドコンピュータシステムであり得る。コンピュータシステム１００
は例示的なものに過ぎず、本発明は、複数の異なるコンピュータシステム（例え
ば、デスクトップコンピュータシステム、汎用コンピュータシステム、埋設型コ
ンピュータシステム等）においても動作可能であることが、理解される。
【００１６】 図１に示すように、コンピュータシステム１００は、高集積型システムであり
、集積プロセッサ回路１０１と、周辺コントローラ１０２と、読取り専用メモリ
（ＲＯＭ）１０３と、ランダムアクセスメモリ（ＲＡＭ）１０４とからなる。こ
の高集積型アーキテクチャにより、高性能および低電力消費が可能となる。集積
プロセッサ回路１０１内に提供されていない複雑かつ／または高ピンカウント型
の周辺機器とインターフェースをとることが必要な場合、コンピュータシステム
アーキテクチャ１００は、周辺コントローラも含み得る。
、集積プロセッサ回路１０１と、周辺コントローラ１０２と、読取り専用メモリ
（ＲＯＭ）１０３と、ランダムアクセスメモリ（ＲＡＭ）１０４とからなる。こ
の高集積型アーキテクチャにより、高性能および低電力消費が可能となる。集積
プロセッサ回路１０１内に提供されていない複雑かつ／または高ピンカウント型
の周辺機器とインターフェースをとることが必要な場合、コンピュータシステム
アーキテクチャ１００は、周辺コントローラも含み得る。
【００１７】 周辺コントローラ１０２は集積プロセッサ回路１０１の一端に接続され、ＲＯ
Ｍ１０３およびＲＡＭ１０４は、集積プロセッサ回路１０１のもう一方の一端に
接続される。集積プロセッサ回路１０１は、処理ユニット１０５と、メモリイン
ターフェース１０６と、グラフィックス／表示コントローラ１０７と、ダイレク
トメモリアクセス（ＤＭＡ）コントローラ１０８と、符号器／復号器（ＣＯＤＥ
Ｃ）インターフェース１０９を含むコア論理機能と、パラレルインターフェース
１１０と、シリアルインターフェース１１１と、入力デバイスインターフェース
１１２と、フラットパネルインターフェース（ＦＰＩ）１１３とを含む。処理ユ
ニット１０５は、中央処理ユニット（ＣＰＵ）およびメモリ管理ユニット（ＭＭ
Ｕ）を、命令／データキャッシュと統合する。
Ｍ１０３およびＲＡＭ１０４は、集積プロセッサ回路１０１のもう一方の一端に
接続される。集積プロセッサ回路１０１は、処理ユニット１０５と、メモリイン
ターフェース１０６と、グラフィックス／表示コントローラ１０７と、ダイレク
トメモリアクセス（ＤＭＡ）コントローラ１０８と、符号器／復号器（ＣＯＤＥ
Ｃ）インターフェース１０９を含むコア論理機能と、パラレルインターフェース
１１０と、シリアルインターフェース１１１と、入力デバイスインターフェース
１１２と、フラットパネルインターフェース（ＦＰＩ）１１３とを含む。処理ユ
ニット１０５は、中央処理ユニット（ＣＰＵ）およびメモリ管理ユニット（ＭＭ
Ｕ）を、命令／データキャッシュと統合する。
【００１８】 ＣＯＤＥＣインターフェース１０９は、音声ソースおよび／またはモデムが集
積プロセッサ回路１０１に接続するためのインターフェースを提供する。パラレ
ルインターフェース１１０は、パラレル入力／出力（Ｉ／Ｏ）デバイス（例えば
、ハードディスク、プリンタ等）が集積プロセッサ回路１０１に接続することを
可能にする。シリアルインターフェース１１１は、シリアルＩ／Ｏデバイス（例
えば、ユニバーサル非同期型レシーバトランスミッタ（ＵＡＲＴ））を集積プロ
セッサ回路１０１に接続するためのインターフェースを提供する。入力デバイス
インターフェース１１２は、入力デバイス（例えば、キーボード、マウスおよび
タッチパッド）を集積プロセッサ回路１０１と接続するためのインターフェース
を提供する。
積プロセッサ回路１０１に接続するためのインターフェースを提供する。パラレ
ルインターフェース１１０は、パラレル入力／出力（Ｉ／Ｏ）デバイス（例えば
、ハードディスク、プリンタ等）が集積プロセッサ回路１０１に接続することを
可能にする。シリアルインターフェース１１１は、シリアルＩ／Ｏデバイス（例
えば、ユニバーサル非同期型レシーバトランスミッタ（ＵＡＲＴ））を集積プロ
セッサ回路１０１に接続するためのインターフェースを提供する。入力デバイス
インターフェース１１２は、入力デバイス（例えば、キーボード、マウスおよび
タッチパッド）を集積プロセッサ回路１０１と接続するためのインターフェース
を提供する。
【００１９】 ＤＭＡコントローラ１０８は、ＲＡＭ１０４中に格納されているデータにメモ
リインターフェース１０６を介してアクセスし、そのデータを、ＣＯＤＥＣイン
ターフェース１０９、パラレルインターフェース１１０、シリアルインターフェ
ース１１１または入力デバイスインターフェース１１２に接続された周辺デバイ
スに提供する。グラフィックス／表示コントローラ１０７は、ＲＡＭ１０４から
の映像／グラフィックスデータにメモリインターフェース１０６を介してリクエ
ストおよびアクセスする。次いで、グラフィックス／表示コントローラ１０７は
、データを処理し、処理したデータをフォーマット化し、フォーマット化された
データを、表示デバイス（例えば、液晶ディスプレイ（ＬＣＤ）、陰極線管（Ｃ
ＲＴ）またはテレビ（ＴＶ）モニタ）に送る。コンピュータシステム１００にお
いて、１つのメモリバスを用いて、集積プロセッサ回路１０１をＲＯＭ１０３お
よびＲＡＭ１０４に接続する。
リインターフェース１０６を介してアクセスし、そのデータを、ＣＯＤＥＣイン
ターフェース１０９、パラレルインターフェース１１０、シリアルインターフェ
ース１１１または入力デバイスインターフェース１１２に接続された周辺デバイ
スに提供する。グラフィックス／表示コントローラ１０７は、ＲＡＭ１０４から
の映像／グラフィックスデータにメモリインターフェース１０６を介してリクエ
ストおよびアクセスする。次いで、グラフィックス／表示コントローラ１０７は
、データを処理し、処理したデータをフォーマット化し、フォーマット化された
データを、表示デバイス（例えば、液晶ディスプレイ（ＬＣＤ）、陰極線管（Ｃ
ＲＴ）またはテレビ（ＴＶ）モニタ）に送る。コンピュータシステム１００にお
いて、１つのメモリバスを用いて、集積プロセッサ回路１０１をＲＯＭ１０３お
よびＲＡＭ１０４に接続する。
【００２０】 好適な実施形態において、本発明は、グラフィックス／表示コントローラ１０
７の一部としてインプリメントされる。ここで図２を参照して、図２は、グラフ
ィックス／表示コントローラ１０７をより詳細に示したものである。グラフィッ
クス／表示コントローラ１０７は一般的には、ＣＰＵインターフェースユニット
（ＣＩＦ）２０１と、フレームバッファ２０２と、位相ロックループ（ＰＬＬ）
回路２０３と、発振器２０４と、パワーマネージメントユニット（ＰＭＵ）２０
５と、グラフィックスエンジン（ＧＥ）ｗ／ＦＩＦＯインターフェース２０６と
、メモリインターフェースユニット（ＭＩＵ）２０７と、表示コントローラ１＆
２（ＤＣ１＆ＤＣ２）２０８と、フラットパネルインターフェース（ＦＰＩ）２
０９と、ＣＲＴデジタル／アナログ変換器（ＤＡＣ）２１０と、マスターモード
モジュール２１１とを含む。ＣＩＦ２０１は、処理ユニット１０５およびＤＭＡ
コントローラ１０８に対するインターフェースを提供する。そのため、ＣＩＦ２
０１は、処理ユニット１０５から受け取ったリクエストおよびデータを所望の宛
先に経路設定する。特に、ＣＩＦ２０１は、ホストＣＰＵ処理ユニット１０５お
よびＤＭＡコントローラ１０８からのレジスタ読出し／書込みリクエストおよび
メモリ読出し／書込みリクエストを、グラフィックス／表示コントローラ１０７
内の適切なモジュールに送る。例えば、メモリ読出し／書込みリクエストはＭＩ
Ｕ２０７へと送られ、次いで、ＭＩＵ２０７は、フレームバッファ２０２へのデ
ータの読出し／書込みの出入力を行う。ＣＩＦ２０１はまた、ＤＭＡコントロー
ラ１０８との連絡（ｌｉａｉｓｏｎ）としても機能し、システムメモリ（ＲＯＭ
１０３およびＲＡＭ１０４）からのデータをフェッチし、そのデータをＧＥ２０
６およびＭＩＵ２０７に提供する。さらに、ＣＩＦ２０１は、処理ユニット１０
５内のホストＣＰＵによってプログラム可能な電力モードレジスタＰＭＣＳＲも
有し、これにより、グラフィックス／表示コントローラ１０７の電力状態を制御
する。
７の一部としてインプリメントされる。ここで図２を参照して、図２は、グラフ
ィックス／表示コントローラ１０７をより詳細に示したものである。グラフィッ
クス／表示コントローラ１０７は一般的には、ＣＰＵインターフェースユニット
（ＣＩＦ）２０１と、フレームバッファ２０２と、位相ロックループ（ＰＬＬ）
回路２０３と、発振器２０４と、パワーマネージメントユニット（ＰＭＵ）２０
５と、グラフィックスエンジン（ＧＥ）ｗ／ＦＩＦＯインターフェース２０６と
、メモリインターフェースユニット（ＭＩＵ）２０７と、表示コントローラ１＆
２（ＤＣ１＆ＤＣ２）２０８と、フラットパネルインターフェース（ＦＰＩ）２
０９と、ＣＲＴデジタル／アナログ変換器（ＤＡＣ）２１０と、マスターモード
モジュール２１１とを含む。ＣＩＦ２０１は、処理ユニット１０５およびＤＭＡ
コントローラ１０８に対するインターフェースを提供する。そのため、ＣＩＦ２
０１は、処理ユニット１０５から受け取ったリクエストおよびデータを所望の宛
先に経路設定する。特に、ＣＩＦ２０１は、ホストＣＰＵ処理ユニット１０５お
よびＤＭＡコントローラ１０８からのレジスタ読出し／書込みリクエストおよび
メモリ読出し／書込みリクエストを、グラフィックス／表示コントローラ１０７
内の適切なモジュールに送る。例えば、メモリ読出し／書込みリクエストはＭＩ
Ｕ２０７へと送られ、次いで、ＭＩＵ２０７は、フレームバッファ２０２へのデ
ータの読出し／書込みの出入力を行う。ＣＩＦ２０１はまた、ＤＭＡコントロー
ラ１０８との連絡（ｌｉａｉｓｏｎ）としても機能し、システムメモリ（ＲＯＭ
１０３およびＲＡＭ１０４）からのデータをフェッチし、そのデータをＧＥ２０
６およびＭＩＵ２０７に提供する。さらに、ＣＩＦ２０１は、処理ユニット１０
５内のホストＣＰＵによってプログラム可能な電力モードレジスタＰＭＣＳＲも
有し、これにより、グラフィックス／表示コントローラ１０７の電力状態を制御
する。
【００２１】 フレームバッファ２０２は、モニタに表示される画像のピックスマップを格納
するために用いられ、また、様々な目的のための一時バッファとして機能するた
めにも用いられる。発振器２０４は、基準クロック信号をＰＬＬ回路２０３に提
供し、次いで、ＰＬＬ回路２０３は、グラフィックス／表示コントローラ１０７
中の異なるモジュール用に、３つのプログラム可能な位相ロックループクロック
信号ＰＬＬ１、ＰＬＬ２およびＰＬＬ３を生成する。より詳細には、クロック信
号ＰＬＬ１はＧＥ２０６およびＭＩＵ２０７用に用いられ、クロック信号ＰＬＬ
２およびＰＬＬ３は、表示コントローラ１＆２（ＤＣ１＆ＤＣ２）２０８用に用
いられる。ＰＭＵ２０５は、ＣＩＦ２０１中のＰＭＣＳＲレジスタと外部信号Ｐ
ＤＷＮＬＩとをモニタリングして、所望の電力状態を判定する。次いで、ＰＭＵ
２０５は、異なるモジュールをイネーブルまたはディセーブルし、特定の電力状
態について、様々なモジュールに必要なパワーオンおよびパワーオフの順序付け
を行う。ＧＥ２０６は、グラフィックス画像データを処理し、処理されたグラフ
ィックス画像データは、ホストＣＰＵによって発行されたコマンドに基づいて、
フレームバッファ２０２内に格納される。フレームバッファ２０２およびシステ
ムメモリ双方からのデータを必要とし得るコマンド（例えば、ラスター動作（Ｒ
ＯＰ）を行うためのコマンド）も存在することは、当業者にとって明らかである
。マスターモードモジュール２１１は、ＧＥ２０６が、ホストＣＰＵによって発
行されたシステムメモリ（ＲＯＭ１０３およびＲＡＭ１０４）中のキューコマン
ドをフェッチすることを可能にする。
するために用いられ、また、様々な目的のための一時バッファとして機能するた
めにも用いられる。発振器２０４は、基準クロック信号をＰＬＬ回路２０３に提
供し、次いで、ＰＬＬ回路２０３は、グラフィックス／表示コントローラ１０７
中の異なるモジュール用に、３つのプログラム可能な位相ロックループクロック
信号ＰＬＬ１、ＰＬＬ２およびＰＬＬ３を生成する。より詳細には、クロック信
号ＰＬＬ１はＧＥ２０６およびＭＩＵ２０７用に用いられ、クロック信号ＰＬＬ
２およびＰＬＬ３は、表示コントローラ１＆２（ＤＣ１＆ＤＣ２）２０８用に用
いられる。ＰＭＵ２０５は、ＣＩＦ２０１中のＰＭＣＳＲレジスタと外部信号Ｐ
ＤＷＮＬＩとをモニタリングして、所望の電力状態を判定する。次いで、ＰＭＵ
２０５は、異なるモジュールをイネーブルまたはディセーブルし、特定の電力状
態について、様々なモジュールに必要なパワーオンおよびパワーオフの順序付け
を行う。ＧＥ２０６は、グラフィックス画像データを処理し、処理されたグラフ
ィックス画像データは、ホストＣＰＵによって発行されたコマンドに基づいて、
フレームバッファ２０２内に格納される。フレームバッファ２０２およびシステ
ムメモリ双方からのデータを必要とし得るコマンド（例えば、ラスター動作（Ｒ
ＯＰ）を行うためのコマンド）も存在することは、当業者にとって明らかである
。マスターモードモジュール２１１は、ＧＥ２０６が、ホストＣＰＵによって発
行されたシステムメモリ（ＲＯＭ１０３およびＲＡＭ１０４）中のキューコマン
ドをフェッチすることを可能にする。
【００２２】 ＭＩＵ２０７は、フレームバッファ２０２から出入力される読出しトランザク
ションおよび書込みトランザクション全てを制御する。このような読出しリクエ
ストおよび書込みリクエストは、ホストＣＰＵから、ＣＩＦ２０１、ＧＥ２０６
、表示コントローラ１＆２（ＤＣ１＆ＤＣ２）２０８、ＦＰＩ２０９等を介して
、送られ得る。表示コントローラ２０８は、ＭＩＵ２０７を介してフレームバッ
ファ２０２から画像データを取り出し、その画像データを画素としてシリアル化
し、その後、そのデータをＦＰＩ２０９またはＣＲＴ ＤＡＣ２１０に出力する
。従って、表示コントローラ１＆２ ２０８は、必要な水平方向の表示タイミン
グ信号および垂直方向の表示タイミング信号を生成する。関連の表示デバイスが
ＬＣＤである場合、表示コントローラ２０８からの画素データはＦＰＩ２０９へ
と送られ、その後、ＬＣＤへと送られる。好適な実施形態において、表示コント
ローラ１＆２ ２０８は、通常はフラットパネルディスプレイ（ＦＰＤ）に用い
られる表示コントローラ１（ＤＣ１）と、通常はＣＲＴに用いられる表示コント
ローラ２（ＤＣ２）とを含む。さらに、ＦＰＩ２０９は、異なる色相またはグレ
ーシェードを表示用にさらに追加することにより、データを処理する。さらに、
薄膜トランジスタ（ＴＦＴ）ＬＣＤ（アクティブマトリクスＬＣＤともいう）ま
たはスーパーツイスト型ネマチック（ＳＴＮ）ＬＣＤ（パッシブマトリクスＬＣ
Ｄともいう）のいずれが用いられるかに応じて、ＦＰＩ２０９は、データを表示
形式に適するようにフォーマット化する。さらに、モノクロのＬＣＤが用いられ
る場合、ＦＰＩ２０９は、カラーデータのモノクロデータへの変換を可能にする
。逆に言えば、表示デバイスが陰極線管（ＣＲＴ）である場合、画素データは、
ＣＲＴへと送られる前に、ＣＲＴデジタル／アナログ変換器（ＤＡＣ）２１０に
提供される。ＣＲＴ ＤＡＣ２１０は、表示コントローラ２０８からのデジタル
画素データを、ＣＲＴモニタ上への表示用として、アナログ赤緑青（ＲＧＢ）信
号に変換する。
ションおよび書込みトランザクション全てを制御する。このような読出しリクエ
ストおよび書込みリクエストは、ホストＣＰＵから、ＣＩＦ２０１、ＧＥ２０６
、表示コントローラ１＆２（ＤＣ１＆ＤＣ２）２０８、ＦＰＩ２０９等を介して
、送られ得る。表示コントローラ２０８は、ＭＩＵ２０７を介してフレームバッ
ファ２０２から画像データを取り出し、その画像データを画素としてシリアル化
し、その後、そのデータをＦＰＩ２０９またはＣＲＴ ＤＡＣ２１０に出力する
。従って、表示コントローラ１＆２ ２０８は、必要な水平方向の表示タイミン
グ信号および垂直方向の表示タイミング信号を生成する。関連の表示デバイスが
ＬＣＤである場合、表示コントローラ２０８からの画素データはＦＰＩ２０９へ
と送られ、その後、ＬＣＤへと送られる。好適な実施形態において、表示コント
ローラ１＆２ ２０８は、通常はフラットパネルディスプレイ（ＦＰＤ）に用い
られる表示コントローラ１（ＤＣ１）と、通常はＣＲＴに用いられる表示コント
ローラ２（ＤＣ２）とを含む。さらに、ＦＰＩ２０９は、異なる色相またはグレ
ーシェードを表示用にさらに追加することにより、データを処理する。さらに、
薄膜トランジスタ（ＴＦＴ）ＬＣＤ（アクティブマトリクスＬＣＤともいう）ま
たはスーパーツイスト型ネマチック（ＳＴＮ）ＬＣＤ（パッシブマトリクスＬＣ
Ｄともいう）のいずれが用いられるかに応じて、ＦＰＩ２０９は、データを表示
形式に適するようにフォーマット化する。さらに、モノクロのＬＣＤが用いられ
る場合、ＦＰＩ２０９は、カラーデータのモノクロデータへの変換を可能にする
。逆に言えば、表示デバイスが陰極線管（ＣＲＴ）である場合、画素データは、
ＣＲＴへと送られる前に、ＣＲＴデジタル／アナログ変換器（ＤＡＣ）２１０に
提供される。ＣＲＴ ＤＡＣ２１０は、表示コントローラ２０８からのデジタル
画素データを、ＣＲＴモニタ上への表示用として、アナログ赤緑青（ＲＧＢ）信
号に変換する。
【００２３】 ここで図３を参照して、図３は、ＰＭＵ２０５をより詳細に示したものである
。図３に示すように、ＰＭＵ２０５は、状態機器回路３０１と、カウンタ回路３
０２と、復号器３０３と、クロックイネーブル回路３０４と、メモリイネーブル
回路３０５と、表示イネーブル回路３０６と、フラットパネルイネーブル回路３
０７と、バッファ３０８〜３０９と、インバータ３１０とを含む。チップリセッ
ト信号ＣＣＲＳＴＬは、バッファ３０８によってバッファされる。バッファ３０
８の出力信号ＰＭＲＳＴＬを用いて、状態機器回路３０１をデフォルト電力状態
にリセットする。信号ＰＭＲＳＴＬは、入力として状態機器回路３０１およびカ
ウンタ回路３０２に提供される。パワーマネージメントクロック信号ＰＭＣＬＫ
Ｉ（リアルタイムクロック信号ＲＴＣＬＫともいう）は、低速クロックであり、
入力としてバッファ３０９およびインバータ３１０に提供される。バッファ３０
９およびインバータ３１０は、信号ＰＭＣＬＫおよび信号ＰＭＣＬＫＬをそれぞ
れ出力する。従って、信号ＰＭＣＬＫＬは、信号ＰＭＣＬＫＩおよび信号ＰＭＣ
ＬＫを反転したものである。本発明の実施形態において、パワーマネージメント
クロック信号ＰＭＣＬＫＩは、１６．３８４ｋＨｚの速度を有する。このクロッ
ク速度において、パワーマネージメントクロック信号ＰＭＣＬＫＩは、それほど
高速ではないため、表示／グラフィックスコントローラ１０７を低電力状態から
パワーアップさせる用途向けではなく、それよりも、パワーマネージメントクロ
ック信号ＰＭＣＬＫＩは、電力供給の順序付けに必要なタイミングを生成するた
めにＰＭＵ２０５によって用いられる。
。図３に示すように、ＰＭＵ２０５は、状態機器回路３０１と、カウンタ回路３
０２と、復号器３０３と、クロックイネーブル回路３０４と、メモリイネーブル
回路３０５と、表示イネーブル回路３０６と、フラットパネルイネーブル回路３
０７と、バッファ３０８〜３０９と、インバータ３１０とを含む。チップリセッ
ト信号ＣＣＲＳＴＬは、バッファ３０８によってバッファされる。バッファ３０
８の出力信号ＰＭＲＳＴＬを用いて、状態機器回路３０１をデフォルト電力状態
にリセットする。信号ＰＭＲＳＴＬは、入力として状態機器回路３０１およびカ
ウンタ回路３０２に提供される。パワーマネージメントクロック信号ＰＭＣＬＫ
Ｉ（リアルタイムクロック信号ＲＴＣＬＫともいう）は、低速クロックであり、
入力としてバッファ３０９およびインバータ３１０に提供される。バッファ３０
９およびインバータ３１０は、信号ＰＭＣＬＫおよび信号ＰＭＣＬＫＬをそれぞ
れ出力する。従って、信号ＰＭＣＬＫＬは、信号ＰＭＣＬＫＩおよび信号ＰＭＣ
ＬＫを反転したものである。本発明の実施形態において、パワーマネージメント
クロック信号ＰＭＣＬＫＩは、１６．３８４ｋＨｚの速度を有する。このクロッ
ク速度において、パワーマネージメントクロック信号ＰＭＣＬＫＩは、それほど
高速ではないため、表示／グラフィックスコントローラ１０７を低電力状態から
パワーアップさせる用途向けではなく、それよりも、パワーマネージメントクロ
ック信号ＰＭＣＬＫＩは、電力供給の順序付けに必要なタイミングを生成するた
めにＰＭＵ２０５によって用いられる。
【００２４】 クロック信号ＰＭＣＬＫＬおよびＰＭＣＬＫは、入力として状態機器回路３０
１およびカウンタ回路３０２にそれぞれ提供される。状態機器回路３０１は、ク
ロック信号ＰＭＣＬＫＬの立ち上がりエッジにおいてクロックされる。状態機器
回路３０１の入来信号は全て、クロック信号ＰＭＣＬＫの立ち上がりエッジにお
いて生成される。信号ＰＭＣＬＫの立ち上がりエッジは、クロック信号ＰＭＣＬ
ＫＬの立ち上がりエッジよりも１８０°だけ遅れる。そうすることにより、設定
および保持時間が充分に状態機器回路３０１に提供され、これにより、クロック
スキューに関連する問題が最小となり、そのため、状態機器回路３０１の入来信
号によって搬送される有効情報をラッチすることが可能となる。加えて、状態機
器回路３０１の出力信号および復号器出力３０３によって生成された復号された
出力信号は、クロックＰＭＣＬＫの立ち上がりエッジにおいて、イネーブル回路
３０４〜３０７によってラッチされる。
１およびカウンタ回路３０２にそれぞれ提供される。状態機器回路３０１は、ク
ロック信号ＰＭＣＬＫＬの立ち上がりエッジにおいてクロックされる。状態機器
回路３０１の入来信号は全て、クロック信号ＰＭＣＬＫの立ち上がりエッジにお
いて生成される。信号ＰＭＣＬＫの立ち上がりエッジは、クロック信号ＰＭＣＬ
ＫＬの立ち上がりエッジよりも１８０°だけ遅れる。そうすることにより、設定
および保持時間が充分に状態機器回路３０１に提供され、これにより、クロック
スキューに関連する問題が最小となり、そのため、状態機器回路３０１の入来信
号によって搬送される有効情報をラッチすることが可能となる。加えて、状態機
器回路３０１の出力信号および復号器出力３０３によって生成された復号された
出力信号は、クロックＰＭＣＬＫの立ち上がりエッジにおいて、イネーブル回路
３０４〜３０７によってラッチされる。
【００２５】 カウンタ回路３０２を用いて、電力供給の順序付けの際、２つの回路またはモ
ジュールのディセーブルまたはイネーブルの間の時間間隔を判定する。このよう
な時間間隔は、回路／モジュールが適切にイネーブルまたはディセーブルされる
ことを確実にするために必要である。本発明によれば、このような時間間隔はプ
ログラム可能である。好適には、電力供給の順序付け間隔には主に以下の２種類
がある：すなわち、汎用用途の電力供給の順序付け間隔（以下、Ｔiという）と
、フラットパネル用途の電力供給の順序付け間隔（以下、Ｔjという）。フラッ
トパネル用途の電力供給の順序付けは一般的には、汎用用途の電力供給の順序付
けの一部として必要とされ得る。このようなフラットパネル用途の電力供給の順
序付けが必要となり得るのは、フラットパネルディスプレイ（ＦＰＤ）は通常、
特定の順序でのイネーブルを必要とする２つまたは３つの電力供給元を有するか
らである。一例として、ＦＰＤが２つの電力供給元を必要とする場合、第１の電
力供給元をイネーブルした後、次いで、フラットパネル制御信号およびフラット
パネルデータ出力信号をイネーブルしなければならず、そしてその後、第２の電
力供給元をイネーブルする。どちらのタイプの電力供給の順序付け間隔にも、同
じカウンタを用いることが可能である。なぜならば、これらの間隔は異なるタイ
ミングで発生するからである。Ｔｉは、ビットＰＭ００Ｒ［１９：１８］によっ
て制御され、これにより、１６ＰＭＣＬＫクロックサイクル、３２ＰＭＣＬＫク
ロックサイクル、６４ＰＭＣＬＫクロックサイクルまたは１２８ＰＭＣＬＫクロ
ックサイクルの継続時間を有する。Ｔｊは、ビットＰＭ００Ｒ［２１：２０］に
よって制御され、これにより、５１２ＰＭＣＬＫクロックサイクル、１０２４Ｐ
ＭＣＬＫクロックサイクル、２０４８ＰＭＣＬＫクロックサイクルまたは４０９
６ＰＭＣＬＫクロックサイクルの継続時間を有する。好適な実施形態において、
さらに、カウンタ回路３０２を用いて、電力供給順序決定（ｓｅｔｔｌｉｎｇ）
時間を判定することも可能である。この電力供給順序決定時間は、パワーアップ
／パワーダウンの順序付けの終端部と次のパワーアップ／パワーダウン順序付け
との間の最短待機期間である。この電力決定時間は、４ＰＭＣＬＫクロックサイ
クルで固定される。
ジュールのディセーブルまたはイネーブルの間の時間間隔を判定する。このよう
な時間間隔は、回路／モジュールが適切にイネーブルまたはディセーブルされる
ことを確実にするために必要である。本発明によれば、このような時間間隔はプ
ログラム可能である。好適には、電力供給の順序付け間隔には主に以下の２種類
がある：すなわち、汎用用途の電力供給の順序付け間隔（以下、Ｔiという）と
、フラットパネル用途の電力供給の順序付け間隔（以下、Ｔjという）。フラッ
トパネル用途の電力供給の順序付けは一般的には、汎用用途の電力供給の順序付
けの一部として必要とされ得る。このようなフラットパネル用途の電力供給の順
序付けが必要となり得るのは、フラットパネルディスプレイ（ＦＰＤ）は通常、
特定の順序でのイネーブルを必要とする２つまたは３つの電力供給元を有するか
らである。一例として、ＦＰＤが２つの電力供給元を必要とする場合、第１の電
力供給元をイネーブルした後、次いで、フラットパネル制御信号およびフラット
パネルデータ出力信号をイネーブルしなければならず、そしてその後、第２の電
力供給元をイネーブルする。どちらのタイプの電力供給の順序付け間隔にも、同
じカウンタを用いることが可能である。なぜならば、これらの間隔は異なるタイ
ミングで発生するからである。Ｔｉは、ビットＰＭ００Ｒ［１９：１８］によっ
て制御され、これにより、１６ＰＭＣＬＫクロックサイクル、３２ＰＭＣＬＫク
ロックサイクル、６４ＰＭＣＬＫクロックサイクルまたは１２８ＰＭＣＬＫクロ
ックサイクルの継続時間を有する。Ｔｊは、ビットＰＭ００Ｒ［２１：２０］に
よって制御され、これにより、５１２ＰＭＣＬＫクロックサイクル、１０２４Ｐ
ＭＣＬＫクロックサイクル、２０４８ＰＭＣＬＫクロックサイクルまたは４０９
６ＰＭＣＬＫクロックサイクルの継続時間を有する。好適な実施形態において、
さらに、カウンタ回路３０２を用いて、電力供給順序決定（ｓｅｔｔｌｉｎｇ）
時間を判定することも可能である。この電力供給順序決定時間は、パワーアップ
／パワーダウンの順序付けの終端部と次のパワーアップ／パワーダウン順序付け
との間の最短待機期間である。この電力決定時間は、４ＰＭＣＬＫクロックサイ
クルで固定される。
【００２６】 状態機器回路３０１は、信号ＰＭＣＥを生成して、カウンタ回路３０２をイネ
ーブルまたはディセーブルする。イネーブル信号ＰＭＣＥがＨＩＧＨにアサート
されると、カウンタ回路３０２はイネーブルされる。別の場合、イネーブル信号
ＰＭＣＥがＬＯＷにデアサートされると、カウンタ回路３０２は、リセットされ
た後にディセーブルされる。クロック信号ＰＭＣＬＫを用いて、カウンタ回路３
０２を駆動する。カウンタ回路３０２は、信号ＰＭＣＩおよびＰＭＣＪをアサー
トし、これらの信号ＰＭＣＩおよびＰＭＣＪは、入力として状態機器回路３０１
へと提供され、これにより、状態機器回路３０１に対し、間隔ＴiおよびＴjがそ
れぞれ終了したことを示す。カウンタ回路３０２はさらに、信号ＰＭＣ２をアサ
ートし得、この信号ＰＭＣ２も、入力として状態機器回路３０１に提供され、こ
れにより、状態機器回路３０１に対し、カウンタ回路３０２が３ＰＭＣＬＫクロ
ックサイクルにわたってイネーブルされたことを示す。
ーブルまたはディセーブルする。イネーブル信号ＰＭＣＥがＨＩＧＨにアサート
されると、カウンタ回路３０２はイネーブルされる。別の場合、イネーブル信号
ＰＭＣＥがＬＯＷにデアサートされると、カウンタ回路３０２は、リセットされ
た後にディセーブルされる。クロック信号ＰＭＣＬＫを用いて、カウンタ回路３
０２を駆動する。カウンタ回路３０２は、信号ＰＭＣＩおよびＰＭＣＪをアサー
トし、これらの信号ＰＭＣＩおよびＰＭＣＪは、入力として状態機器回路３０１
へと提供され、これにより、状態機器回路３０１に対し、間隔ＴiおよびＴjがそ
れぞれ終了したことを示す。カウンタ回路３０２はさらに、信号ＰＭＣ２をアサ
ートし得、この信号ＰＭＣ２も、入力として状態機器回路３０１に提供され、こ
れにより、状態機器回路３０１に対し、カウンタ回路３０２が３ＰＭＣＬＫクロ
ックサイクルにわたってイネーブルされたことを示す。
【００２７】 状態機器回路３０１は一般的には、ＰＭＵ２０５の電力状態を判定およびモニ
タリングするために用いられる。電力状態ビットＰＭＣＳＲ［１：０］および信
号ＰＤＷＮＬＩは、入力として状態機器回路３０１に提供され、ＰＭＵ２０５が
これから入る電力状態を指示する。ビットＰＭＣＳＲ［１：０］および信号ＰＤ
ＷＮＬＩは、状態機器回路３０１において復号され、これにより、電力状態信号
ＰＭＤ［４：０］を生成する。電力状態信号ＰＭＤ［４：０］は、状態機器回路
３０１への実際の入力である。ＰＭＤ［４：０］の値が変化した場合、これは、
電力状態に変化が生じたことを示し、その結果、電力供給の順序付けを行うＰＭ
状態機器がトリガされ、これにより、電力供給の順序付けが実行され、旧電力状
態から新規電力状態への遷移が行なわれる。
タリングするために用いられる。電力状態ビットＰＭＣＳＲ［１：０］および信
号ＰＤＷＮＬＩは、入力として状態機器回路３０１に提供され、ＰＭＵ２０５が
これから入る電力状態を指示する。ビットＰＭＣＳＲ［１：０］および信号ＰＤ
ＷＮＬＩは、状態機器回路３０１において復号され、これにより、電力状態信号
ＰＭＤ［４：０］を生成する。電力状態信号ＰＭＤ［４：０］は、状態機器回路
３０１への実際の入力である。ＰＭＤ［４：０］の値が変化した場合、これは、
電力状態に変化が生じたことを示し、その結果、電力供給の順序付けを行うＰＭ
状態機器がトリガされ、これにより、電力供給の順序付けが実行され、旧電力状
態から新規電力状態への遷移が行なわれる。
【００２８】 ここで図３Ａを参照して、図３Ａは、状態機器回路３０１をより詳細に示した
ものである。図３Ａに示すように、状態機器回路３０１は、ＰＭ状態機器３５１
と、ＡＮＤゲート３５２〜３５５と、インバータ３５６とを含む。状態機器回路
３０１は、入力信号ＦＰＰＳ、ＭＩＵＰＳ、ＰＭＣＩ、ＰＭＣＪ、ＰＭＣ２、Ｐ
ＭＣＳＲ［１：０］、ＰＤＷＮＬＩ、ＰＭＲＳＴＬおよびＰＭＣＬＫＬを受信し
、出力信号ＰＭＤ［４：０］、ＰＭＳ［５：０］、ＰＭＳＱＤＯＮＥおよびＰＭ
ＳＱＡＣＴを提供する。ＡＮＤゲート３５２〜３５５およびインバータ３５６は
、協働してビットＰＭＣＳＲ［１：０］および信号を復号し、電力状態信号ＰＭ
Ｄ［４：０］を生成する。より詳細には、ビットＰＭＣＳＲ［０］の反転と、ビ
ットＰＭＣＳＲ［１］の反転と、ビットＰＤＷＮＬＩとが、入力としてＡＮＤゲ
ート３５２に提供され、ＡＮＤゲート３５２は、ビットＰＭＤ［０］を出力する
。ビットＰＭＣＳＲ［０］と、ビットＰＭＣＳＲ［１］の反転と、ビットＰＤＷ
ＮＬＩとが、入力としてＡＮＤゲート３５３に提供され、ＡＮＤゲート３５３は
ビットＰＭＤ［１］を出力する。ビットＰＭＣＳＲ［０］の反転と、ビットＰＭ
ＣＳＲ［１］と、ビットＰＤＷＮＬＩとが、入力としてＡＮＤゲート３５４に提
供され、ＡＮＤゲート３５４はビットＰＭＤ［２］を出力する。ビットＰＭＣＳ
Ｒ［０］と、ビットＰＭＣＳＲ［１］と、ビットＰＤＷＮＬＩとが、入力として
ＡＮＤゲート３５５に提供され、ＡＮＤゲート３５５は、ビットＰＭＤ［３］を
出力する。ビットＰＤＷＮＬＩがインバータ３５６に提供され、インバータ３５
６はビットＰＭＤ［４］を出力する。ＰＭ状態機器３５１は、信号ＰＭＲＳＴＬ
と、ＰＭＣＬＫＬと、ＦＰＰＳと、ＭＩＵＰＳと、ＰＭＣＪと、ＰＭＣＩと、Ｐ
ＭＣ２と、電力状態信号ＰＭＤ［４：０］とを入力として受信する。以下により
詳細に説明するように、ＰＭ状態機器３５１は、信号ＰＭＣＥと、信号ＰＭＳＱ
ＤＯＮＥと、信号ＰＭＳＱＡＣＴと、信号ＰＭＳ［５：０］とを出力して生成す
る。
ものである。図３Ａに示すように、状態機器回路３０１は、ＰＭ状態機器３５１
と、ＡＮＤゲート３５２〜３５５と、インバータ３５６とを含む。状態機器回路
３０１は、入力信号ＦＰＰＳ、ＭＩＵＰＳ、ＰＭＣＩ、ＰＭＣＪ、ＰＭＣ２、Ｐ
ＭＣＳＲ［１：０］、ＰＤＷＮＬＩ、ＰＭＲＳＴＬおよびＰＭＣＬＫＬを受信し
、出力信号ＰＭＤ［４：０］、ＰＭＳ［５：０］、ＰＭＳＱＤＯＮＥおよびＰＭ
ＳＱＡＣＴを提供する。ＡＮＤゲート３５２〜３５５およびインバータ３５６は
、協働してビットＰＭＣＳＲ［１：０］および信号を復号し、電力状態信号ＰＭ
Ｄ［４：０］を生成する。より詳細には、ビットＰＭＣＳＲ［０］の反転と、ビ
ットＰＭＣＳＲ［１］の反転と、ビットＰＤＷＮＬＩとが、入力としてＡＮＤゲ
ート３５２に提供され、ＡＮＤゲート３５２は、ビットＰＭＤ［０］を出力する
。ビットＰＭＣＳＲ［０］と、ビットＰＭＣＳＲ［１］の反転と、ビットＰＤＷ
ＮＬＩとが、入力としてＡＮＤゲート３５３に提供され、ＡＮＤゲート３５３は
ビットＰＭＤ［１］を出力する。ビットＰＭＣＳＲ［０］の反転と、ビットＰＭ
ＣＳＲ［１］と、ビットＰＤＷＮＬＩとが、入力としてＡＮＤゲート３５４に提
供され、ＡＮＤゲート３５４はビットＰＭＤ［２］を出力する。ビットＰＭＣＳ
Ｒ［０］と、ビットＰＭＣＳＲ［１］と、ビットＰＤＷＮＬＩとが、入力として
ＡＮＤゲート３５５に提供され、ＡＮＤゲート３５５は、ビットＰＭＤ［３］を
出力する。ビットＰＤＷＮＬＩがインバータ３５６に提供され、インバータ３５
６はビットＰＭＤ［４］を出力する。ＰＭ状態機器３５１は、信号ＰＭＲＳＴＬ
と、ＰＭＣＬＫＬと、ＦＰＰＳと、ＭＩＵＰＳと、ＰＭＣＪと、ＰＭＣＩと、Ｐ
ＭＣ２と、電力状態信号ＰＭＤ［４：０］とを入力として受信する。以下により
詳細に説明するように、ＰＭ状態機器３５１は、信号ＰＭＣＥと、信号ＰＭＳＱ
ＤＯＮＥと、信号ＰＭＳＱＡＣＴと、信号ＰＭＳ［５：０］とを出力して生成す
る。
【００２９】 下記の表１は、電力状態ビットＰＭＣＳＲ［１：０］および信号ＰＤＷＮＬＩ
を復号することにより生成される異なる電力状態を示す。
を復号することにより生成される異なる電力状態を示す。
【００３０】
【表１】 表１に示すように、好適な実施形態において、ＰＭＵ２０５によってサポート
される５つの可能な電力状態Ｄ０〜Ｄ４がある。好適な実施形態のもとにおいて
、Ｄ０（すなわち、ＰＭＤ［４：０］は００００１）は通常の電力状態であり、
Ｄ１は、第１のレジスタ制御によるプログラム可能な電力状態（すなわち、ＰＭ
Ｄ［４：０］は０００１０）であり、Ｄ２は、第２のレジスタ制御によるプログ
ラム可能な電力状態（すなわち、ＰＭＤ［４：０］は００１００）であり、Ｄ３
は、ソフトウェア制御によるスリープ電力状態（すなわち、ＰＭＤ［４：０］は
０１０００）であり、Ｄ４は、ハードウェア制御によるスリープ電力状態（すな
わち、ＰＭＤ［４：０］は１００００）である。通常の電力状態Ｄ０の間、その
名称が示すとおり、表示／グラフィックスコントローラ１０７は、自身の通常の
機能モードである。この通常の機能モードは通常、表示／グラフィックスコント
ローラ１０７の回路およびモジュールが全てイネーブル（パワーアップ）可能で
あることを示す。電力状態Ｄ１は、プログラム可能なパワーセーブモードである
。電力状態Ｄ１において、ＣＩＦ２０１およびＰＭＵ２０５はイネーブルされ、
表示／グラフィックスコントローラ１０７中の他の回路およびモジュールは、Ｐ
Ｍ０１Ｒレジスタによる制御通りにイネーブルまたはディセーブルが可能である
。ＰＭ０１Ｒレジスタはユーザによるプログラムが可能であるため、この電力状
態に関連する電力供給の順序付けは、本発明に従って柔軟に行なわれる。電力状
態Ｄ２は、第２のプログラム可能なパワーセーブモードである。電力状態Ｄ２に
おいて、ＣＩＦ２０１およびＰＭＵ２０５はイネーブルされ、表示／グラフィッ
クスコントローラ１０７中の他の回路およびモジュールは、ＰＭ０２Ｒレジスタ
による制御通りにイネーブルまたはディセーブルが可能である。ＰＭ０２Ｒレジ
スタはユーザによるプログラムが可能であるため、この電力状態に関連する電力
供給の順序付けは、本発明に従って柔軟に行なわれる。
される５つの可能な電力状態Ｄ０〜Ｄ４がある。好適な実施形態のもとにおいて
、Ｄ０（すなわち、ＰＭＤ［４：０］は００００１）は通常の電力状態であり、
Ｄ１は、第１のレジスタ制御によるプログラム可能な電力状態（すなわち、ＰＭ
Ｄ［４：０］は０００１０）であり、Ｄ２は、第２のレジスタ制御によるプログ
ラム可能な電力状態（すなわち、ＰＭＤ［４：０］は００１００）であり、Ｄ３
は、ソフトウェア制御によるスリープ電力状態（すなわち、ＰＭＤ［４：０］は
０１０００）であり、Ｄ４は、ハードウェア制御によるスリープ電力状態（すな
わち、ＰＭＤ［４：０］は１００００）である。通常の電力状態Ｄ０の間、その
名称が示すとおり、表示／グラフィックスコントローラ１０７は、自身の通常の
機能モードである。この通常の機能モードは通常、表示／グラフィックスコント
ローラ１０７の回路およびモジュールが全てイネーブル（パワーアップ）可能で
あることを示す。電力状態Ｄ１は、プログラム可能なパワーセーブモードである
。電力状態Ｄ１において、ＣＩＦ２０１およびＰＭＵ２０５はイネーブルされ、
表示／グラフィックスコントローラ１０７中の他の回路およびモジュールは、Ｐ
Ｍ０１Ｒレジスタによる制御通りにイネーブルまたはディセーブルが可能である
。ＰＭ０１Ｒレジスタはユーザによるプログラムが可能であるため、この電力状
態に関連する電力供給の順序付けは、本発明に従って柔軟に行なわれる。電力状
態Ｄ２は、第２のプログラム可能なパワーセーブモードである。電力状態Ｄ２に
おいて、ＣＩＦ２０１およびＰＭＵ２０５はイネーブルされ、表示／グラフィッ
クスコントローラ１０７中の他の回路およびモジュールは、ＰＭ０２Ｒレジスタ
による制御通りにイネーブルまたはディセーブルが可能である。ＰＭ０２Ｒレジ
スタはユーザによるプログラムが可能であるため、この電力状態に関連する電力
供給の順序付けは、本発明に従って柔軟に行なわれる。
【００３１】 電力状態Ｄ３は、ソフトウェア制御によるスリープモードである。電力状態Ｄ
３では、電力の節約が目的であるため、表示／グラフィックスコントローラ１０
７中の殆どの回路およびモジュール（例えば、ＣＩＦ２０１中の殆どのサブ回路
）は、ディセーブル（パワーダウン）される。電力状態Ｄ３中にイネーブル状態
である唯一の回路およびモジュールは、ＣＩＦ２０１内のコンフィギュレーショ
ンレジスタであり、これらのコンフィギュレーションレジスタは、ＰＭＣＳＲ［
１：０］およびＰＭＵ２０５を含む。Ｄ３状態の場合、さらに、ＭＩＵ２０７の
一部であるメモリリフレッシュ回路を、プログラム可能なレジスタビットの制御
通りにオプションでイネーブルすることが可能である。好適には、電力状態Ｄ３
はデフォルト状態であり、表示／グラフィックスコントローラ１０７はリセット
される。電力状態Ｄ４はハードウェア制御によるスリープモードであり、最低パ
ワーセーブモードである。電力を節約するために、表示／グラフィックスコント
ローラ１０７中の実際に全ての回路およびモジュール（例えば、ＣＩＦ２０１内
の全サブ回路）が、ディセーブル（パワーダウン）される。電力状態Ｄ４中にイ
ネーブル状態である唯一のモジュールはＰＭＵ２０５である。Ｄ４状態の場合、
さらに、ＭＩＵ２０７の一部であるメモリリフレッシュ回路を、プログラム可能
なレジスタビットによる制御通りにオプションでイネーブルすることが可能であ
る。
３では、電力の節約が目的であるため、表示／グラフィックスコントローラ１０
７中の殆どの回路およびモジュール（例えば、ＣＩＦ２０１中の殆どのサブ回路
）は、ディセーブル（パワーダウン）される。電力状態Ｄ３中にイネーブル状態
である唯一の回路およびモジュールは、ＣＩＦ２０１内のコンフィギュレーショ
ンレジスタであり、これらのコンフィギュレーションレジスタは、ＰＭＣＳＲ［
１：０］およびＰＭＵ２０５を含む。Ｄ３状態の場合、さらに、ＭＩＵ２０７の
一部であるメモリリフレッシュ回路を、プログラム可能なレジスタビットの制御
通りにオプションでイネーブルすることが可能である。好適には、電力状態Ｄ３
はデフォルト状態であり、表示／グラフィックスコントローラ１０７はリセット
される。電力状態Ｄ４はハードウェア制御によるスリープモードであり、最低パ
ワーセーブモードである。電力を節約するために、表示／グラフィックスコント
ローラ１０７中の実際に全ての回路およびモジュール（例えば、ＣＩＦ２０１内
の全サブ回路）が、ディセーブル（パワーダウン）される。電力状態Ｄ４中にイ
ネーブル状態である唯一のモジュールはＰＭＵ２０５である。Ｄ４状態の場合、
さらに、ＭＩＵ２０７の一部であるメモリリフレッシュ回路を、プログラム可能
なレジスタビットによる制御通りにオプションでイネーブルすることが可能であ
る。
【００３２】 表１に示すように、入力信号ＰＷＤＮＬＩは、ハードウェア制御によるスリー
プモードＤ４を制御するために用いられる。信号ＰＷＤＮＬＩがＨＩＧＨになる
と、信号ＰＷＤＮＬＩは、異なる順番のビットＰＭＣＳＲ［１：０］と組み合わ
され、これにより、４つの異なる電力状態（Ｄ０〜Ｄ３）が形成される。信号Ｐ
ＷＤＮＬＩがＬＯＷになると、信号ＰＷＤＮＬＩは、任意の順列のビットＰＭＣ
ＳＲ［１：０］と組み合わされ、これにより、残りの電力状態（Ｄ４）が形成さ
れ得る。
プモードＤ４を制御するために用いられる。信号ＰＷＤＮＬＩがＨＩＧＨになる
と、信号ＰＷＤＮＬＩは、異なる順番のビットＰＭＣＳＲ［１：０］と組み合わ
され、これにより、４つの異なる電力状態（Ｄ０〜Ｄ３）が形成される。信号Ｐ
ＷＤＮＬＩがＬＯＷになると、信号ＰＷＤＮＬＩは、任意の順列のビットＰＭＣ
ＳＲ［１：０］と組み合わされ、これにより、残りの電力状態（Ｄ４）が形成さ
れ得る。
【００３３】 ＰＭ状態機器回路３５１はさらに、信号ＭＩＵＰＳと、信号ＦＰＰＳと信号Ｐ
ＭＲＳＴＬとを入力として受信する。ＭＩＵ２０７またはＦＰＩ２０９がそれぞ
れイネーブル／ディセーブルされると、信号ＭＩＵＰＳおよびＦＰＰＳを用いて
、電力供給の順序付けをトリガする。ＰＭ状態機器３５１はまた、信号ＰＭＣＩ
と、ＰＭＣＪと、ＰＭＣ２とを受信する。これらの信号ＰＭＣＩと、ＰＭＣＪと
、ＰＭＣ２は、カウンタ回路３０２の出力である。アクティブＬＯＷである信号
ＰＭＲＳＴＬを用いて、ＰＭ状態機器３５１をリセットする。ＰＭ状態機器３５
１は、上述したような信号ＰＭＣＥおよび電力状態信号ＰＭＤ［４：０］の出力
に加えて、信号ＰＭＳ［５：０］と、信号ＰＭＳＱＤＯＮＥと、信号ＰＭＳＱＡ
ＣＴとをさらに出力する。信号ＰＭＳＱＡＣＴは、汎用用途の電力供給の順序付
けが現在発生していることを示し、信号ＰＭＳＱＤＯＮＥは、汎用用途の電力供
給の順序付けが現在終了したことを示す。状態符号化信号ＰＭＳ［５：０］は、
ＰＭ状態機器３５１における状態全てを示すために用いられる。表２は、ＰＭ状
態機器３５１の機器状態を示す。
ＭＲＳＴＬとを入力として受信する。ＭＩＵ２０７またはＦＰＩ２０９がそれぞ
れイネーブル／ディセーブルされると、信号ＭＩＵＰＳおよびＦＰＰＳを用いて
、電力供給の順序付けをトリガする。ＰＭ状態機器３５１はまた、信号ＰＭＣＩ
と、ＰＭＣＪと、ＰＭＣ２とを受信する。これらの信号ＰＭＣＩと、ＰＭＣＪと
、ＰＭＣ２は、カウンタ回路３０２の出力である。アクティブＬＯＷである信号
ＰＭＲＳＴＬを用いて、ＰＭ状態機器３５１をリセットする。ＰＭ状態機器３５
１は、上述したような信号ＰＭＣＥおよび電力状態信号ＰＭＤ［４：０］の出力
に加えて、信号ＰＭＳ［５：０］と、信号ＰＭＳＱＤＯＮＥと、信号ＰＭＳＱＡ
ＣＴとをさらに出力する。信号ＰＭＳＱＡＣＴは、汎用用途の電力供給の順序付
けが現在発生していることを示し、信号ＰＭＳＱＤＯＮＥは、汎用用途の電力供
給の順序付けが現在終了したことを示す。状態符号化信号ＰＭＳ［５：０］は、
ＰＭ状態機器３５１における状態全てを示すために用いられる。表２は、ＰＭ状
態機器３５１の機器状態を示す。
【００３４】
【表２】 表２に示すように、５つの主要な状態Ｓ００（Ｄ０）、Ｓ１０（Ｄ１）、Ｓ２
０（Ｄ２）、Ｓ３０（Ｄ３）およびＳ４０（Ｄ４）がある。これらの状態は、強
調するために太字で示している。好適な実施形態において、これらの５つの主要
な状態は、３つの最上位ＰＭＳビット（すなわち、ＰＭＳ［５：３］）によって
表現（符号化）される。この実施形態において、これらの主要状態の各々につい
て、７つの関連サブ状態Ｓｘ１〜Ｓｘ７（ｘ＝０〜４）がある。しかし、他のサ
ブ状態も各主要電力状態と関連し得ることは、当業者にとって明らかである。サ
ブ状態Ｓｘ１〜Ｓｘ７は全て、３つの最下位ＰＭＳビット（すなわち、ＰＭＳ［
２：０］）によって表現（符号化）される。この実施形態における主要状態およ
びサブ状態に対応する状態符号化値は、状態符号化信号ＰＭＳ［５：０］によっ
て搬送される。これらの状態符号化値も、表２中に示す。
０（Ｄ２）、Ｓ３０（Ｄ３）およびＳ４０（Ｄ４）がある。これらの状態は、強
調するために太字で示している。好適な実施形態において、これらの５つの主要
な状態は、３つの最上位ＰＭＳビット（すなわち、ＰＭＳ［５：３］）によって
表現（符号化）される。この実施形態において、これらの主要状態の各々につい
て、７つの関連サブ状態Ｓｘ１〜Ｓｘ７（ｘ＝０〜４）がある。しかし、他のサ
ブ状態も各主要電力状態と関連し得ることは、当業者にとって明らかである。サ
ブ状態Ｓｘ１〜Ｓｘ７は全て、３つの最下位ＰＭＳビット（すなわち、ＰＭＳ［
２：０］）によって表現（符号化）される。この実施形態における主要状態およ
びサブ状態に対応する状態符号化値は、状態符号化信号ＰＭＳ［５：０］によっ
て搬送される。これらの状態符号化値も、表２中に示す。
【００３５】 状態符号化信号ＰＭＳ［５：０］およびイネーブル信号ＰＭＣＥは、入力とし
て復号器３０３に提供される。復号器３０３は、これらの信号を復号化して、状
態信号ＰＭＰ［７：１］、ＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘを生成する
。状態信号ＰＭＰ［７：１］はワンクロックパルス信号であり、対応するサブ状
態Ｓｘ１〜Ｓｘ７（ｘ＝０〜４）の開始部分を示す。ＰＭ状態機器３５１が状態
Ｓ００、状態Ｓ０１、状態Ｓ０２、状態Ｓ０３、状態Ｓ０４、状態Ｓ０５、状態
Ｓ０６および状態Ｓ０７になると、状態信号ＰＭＤ０Ｘがアサートされる。ＰＭ
状態機器３５１が状態Ｓ１０、状態Ｓ１１、状態Ｓ１２、状態Ｓ１３、状態Ｓ１
４、状態Ｓ１５、状態Ｓ１６および状態Ｓ１７になると、状態信号ＰＭＤ１Ｘが
アサートされる。ＰＭ状態機器３５１が状態Ｓ２０、状態Ｓ２１、状態Ｓ２２、
状態Ｓ２３、状態Ｓ２４、状態Ｓ２５、状態Ｓ２６および状態Ｓ２７になると、
状態信号ＰＭＤ２Ｘがアサートされる。状態信号ＰＭＰ［７：１］は、クロック
イネーブル回路３０４、メモリイネーブル回路３０５、表示イネーブル回路３０
６およびフラットパネルイネーブル回路３０７に入力として提供される。状態信
号ＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘは、表示イネーブル回路３０６に入
力として提供される。
て復号器３０３に提供される。復号器３０３は、これらの信号を復号化して、状
態信号ＰＭＰ［７：１］、ＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘを生成する
。状態信号ＰＭＰ［７：１］はワンクロックパルス信号であり、対応するサブ状
態Ｓｘ１〜Ｓｘ７（ｘ＝０〜４）の開始部分を示す。ＰＭ状態機器３５１が状態
Ｓ００、状態Ｓ０１、状態Ｓ０２、状態Ｓ０３、状態Ｓ０４、状態Ｓ０５、状態
Ｓ０６および状態Ｓ０７になると、状態信号ＰＭＤ０Ｘがアサートされる。ＰＭ
状態機器３５１が状態Ｓ１０、状態Ｓ１１、状態Ｓ１２、状態Ｓ１３、状態Ｓ１
４、状態Ｓ１５、状態Ｓ１６および状態Ｓ１７になると、状態信号ＰＭＤ１Ｘが
アサートされる。ＰＭ状態機器３５１が状態Ｓ２０、状態Ｓ２１、状態Ｓ２２、
状態Ｓ２３、状態Ｓ２４、状態Ｓ２５、状態Ｓ２６および状態Ｓ２７になると、
状態信号ＰＭＤ２Ｘがアサートされる。状態信号ＰＭＰ［７：１］は、クロック
イネーブル回路３０４、メモリイネーブル回路３０５、表示イネーブル回路３０
６およびフラットパネルイネーブル回路３０７に入力として提供される。状態信
号ＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘは、表示イネーブル回路３０６に入
力として提供される。
【００３６】 雑制御レジスタＰＭ００Ｒ、Ｄ１制御レジスタＰＭ０１ＲおよびＤ２制御レジ
スタＰＭ０２Ｒは、電力供給の順序付けの間に特定の回路またはモジュールをイ
ネーブルまたはディセーブルすべきかを制御するために用いられる。これらの制
御レジスタ中のビットは一般的には、イネーブルまたはディセーブルされるべき
特定の回路／モジュールに割り当てられる。例えば、雑制御レジスタＰＭ００Ｒ
のビット０〜３は、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およ
びＰＬＬ３をそれぞれイネーブル（パワーアップ）またはディセーブル（パワー
ダウン）するために用いられ得る。制御レジスタはユーザによるプログラムが可
能であるため、制御レジスタは、選択された回路／モジュールを所望の電力供給
順序でイネーブルまたはディセーブルすることを可能にする。
スタＰＭ０２Ｒは、電力供給の順序付けの間に特定の回路またはモジュールをイ
ネーブルまたはディセーブルすべきかを制御するために用いられる。これらの制
御レジスタ中のビットは一般的には、イネーブルまたはディセーブルされるべき
特定の回路／モジュールに割り当てられる。例えば、雑制御レジスタＰＭ００Ｒ
のビット０〜３は、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およ
びＰＬＬ３をそれぞれイネーブル（パワーアップ）またはディセーブル（パワー
ダウン）するために用いられ得る。制御レジスタはユーザによるプログラムが可
能であるため、制御レジスタは、選択された回路／モジュールを所望の電力供給
順序でイネーブルまたはディセーブルすることを可能にする。
【００３７】 クロックイネーブル回路３０４は一般的には、発振器、ＰＬＬ１、ＰＬＬ２お
よびＰＬＬ３用のイネーブル信号を生成する。クロックイネーブル回路３０４は
、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号ＰＭ００Ｒ［１７：１６、３：０］
、信号ＰＭ０１Ｒ［３：０］および信号ＰＭ０２Ｒ［３：０］を入力として受信
する。加えて、クロックイネーブル回路３０４は、信号ＰＭＤ［４：０］、信号
ＰＭＰ［７］および信号ＰＭＰ［１］も入力として受信する。好適な実施形態に
おいて、雑制御レジスタＰＭ００Ｒ（すなわち、ＰＭ００Ｒ［０：３］）のビッ
ト０〜３は、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬ
Ｌ３をそれぞれイネーブル（パワーアップ）またはディセーブル（パワーダウン
）するために用いられる。レジスタＰＭ００Ｒのビット１６〜１７（すなわち、
ＰＭ００Ｒ［１７：１６］）は、状態Ｄ３および状態Ｄ４のそれぞれの間にフレ
ームバッファ２０２のメモリリフレッシュをイネーブル／ディセーブルするため
に用いられる。Ｄ１状態制御レジスタＰＭ０１Ｒのビット０〜３は、Ｄ１電力状
態の場合に、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬ
Ｌ３をそれぞれイネーブル／ディセーブルするために用いられる。Ｄ２状態制御
レジスタＰＭ０２Ｒのビット０〜３は、Ｄ２電力状態の場合に、クロック発振器
（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３をそれぞれイネーブル／
ディセーブルするために用いられる。
よびＰＬＬ３用のイネーブル信号を生成する。クロックイネーブル回路３０４は
、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号ＰＭ００Ｒ［１７：１６、３：０］
、信号ＰＭ０１Ｒ［３：０］および信号ＰＭ０２Ｒ［３：０］を入力として受信
する。加えて、クロックイネーブル回路３０４は、信号ＰＭＤ［４：０］、信号
ＰＭＰ［７］および信号ＰＭＰ［１］も入力として受信する。好適な実施形態に
おいて、雑制御レジスタＰＭ００Ｒ（すなわち、ＰＭ００Ｒ［０：３］）のビッ
ト０〜３は、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬ
Ｌ３をそれぞれイネーブル（パワーアップ）またはディセーブル（パワーダウン
）するために用いられる。レジスタＰＭ００Ｒのビット１６〜１７（すなわち、
ＰＭ００Ｒ［１７：１６］）は、状態Ｄ３および状態Ｄ４のそれぞれの間にフレ
ームバッファ２０２のメモリリフレッシュをイネーブル／ディセーブルするため
に用いられる。Ｄ１状態制御レジスタＰＭ０１Ｒのビット０〜３は、Ｄ１電力状
態の場合に、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬ
Ｌ３をそれぞれイネーブル／ディセーブルするために用いられる。Ｄ２状態制御
レジスタＰＭ０２Ｒのビット０〜３は、Ｄ２電力状態の場合に、クロック発振器
（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３をそれぞれイネーブル／
ディセーブルするために用いられる。
【００３８】 所望のＰＭＵ電力状態（例えば、主要状態）を示す電力状態信号ＰＭＤ［４：
０］と、サブ状態Ｓｘ７およびＳｘ１（ｘ＝０〜４）の開始部分を示す状態ビッ
トＰＭＰ［７、１］とを用いて、クロックイネーブル回路３０４は、イネーブル
信号ＰＭＯＳＣＥＮ、ＰＭＰＬＬ１ＥＮ、ＰＭＰＬＬ２ＥＮおよびＰＭＰＬＬ３
ＥＮをアサートするか否かを判定する。さらに、これらのイネーブル信号をアサ
ートする場合、クロックイネーブル回路３０４は、これらのイネーブル信号をア
サートする適切な順序を判定する。信号ＰＭＲＳＴＬは、クロックイネーブル回
路３０４をリセットするために用いられる。クロック信号ＰＭＣＬＫは、クロッ
クイネーブル回路３０４中の伝播信号を同期およびラッチするために用いられる
。
０］と、サブ状態Ｓｘ７およびＳｘ１（ｘ＝０〜４）の開始部分を示す状態ビッ
トＰＭＰ［７、１］とを用いて、クロックイネーブル回路３０４は、イネーブル
信号ＰＭＯＳＣＥＮ、ＰＭＰＬＬ１ＥＮ、ＰＭＰＬＬ２ＥＮおよびＰＭＰＬＬ３
ＥＮをアサートするか否かを判定する。さらに、これらのイネーブル信号をアサ
ートする場合、クロックイネーブル回路３０４は、これらのイネーブル信号をア
サートする適切な順序を判定する。信号ＰＭＲＳＴＬは、クロックイネーブル回
路３０４をリセットするために用いられる。クロック信号ＰＭＣＬＫは、クロッ
クイネーブル回路３０４中の伝播信号を同期およびラッチするために用いられる
。
【００３９】 メモリイネーブル回路３０５は、ＭＩＵ、内部メモリリフレッシュおよび内部
メモリ制限リフレッシュ用のイネーブル信号を生成する。メモリイネーブル回路
３０５は、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号ＰＭ０１Ｒ［４］、信号Ｐ
Ｍ０２Ｒ［４］およびＭＩＵＥＮＡ信号を入力として受信する。加えて、メモリ
イネーブル回路３０５は、信号ＰＭＤ［２：０］、信号ＰＭＰ［６］および信号
ＰＭＰ［２］も入力として受信する。好適な実施形態において、ＭＩＵＥＮＡは
レジスタビットである。ビットＭＩＵＥＮＡがＨＩＧＨになると、これは、ＭＩ
Ｕ２０７がイネーブルされること（現在の電力状態においてＭＩＵ２０７がイネ
ーブル可能か否か）を示す。ビットＭＩＵＥＮＡがＬＯＷになると、これは、Ｍ
ＩＵ２０７がディセーブルされることを示す。Ｄ１状態制御レジスタＰＭ０１Ｒ
のビット４を用いて、Ｄ１電力状態のＭＩＵ２０７をイネーブル／ディセーブル
する。ビット４のＤ２状態制御レジスタＰＭ０２Ｒを用いて、Ｄ２電力状態のＭ
ＩＵ２０７をイネーブル／ディセーブルする。
メモリ制限リフレッシュ用のイネーブル信号を生成する。メモリイネーブル回路
３０５は、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号ＰＭ０１Ｒ［４］、信号Ｐ
Ｍ０２Ｒ［４］およびＭＩＵＥＮＡ信号を入力として受信する。加えて、メモリ
イネーブル回路３０５は、信号ＰＭＤ［２：０］、信号ＰＭＰ［６］および信号
ＰＭＰ［２］も入力として受信する。好適な実施形態において、ＭＩＵＥＮＡは
レジスタビットである。ビットＭＩＵＥＮＡがＨＩＧＨになると、これは、ＭＩ
Ｕ２０７がイネーブルされること（現在の電力状態においてＭＩＵ２０７がイネ
ーブル可能か否か）を示す。ビットＭＩＵＥＮＡがＬＯＷになると、これは、Ｍ
ＩＵ２０７がディセーブルされることを示す。Ｄ１状態制御レジスタＰＭ０１Ｒ
のビット４を用いて、Ｄ１電力状態のＭＩＵ２０７をイネーブル／ディセーブル
する。ビット４のＤ２状態制御レジスタＰＭ０２Ｒを用いて、Ｄ２電力状態のＭ
ＩＵ２０７をイネーブル／ディセーブルする。
【００４０】 所望の電力状態（例えば、主要状態）と、サブ状態Ｓｘ６およびＳｘ２（ｘ＝
０〜４）およびＭＩＵＥＮＡ信号の状態を示す状態ビットＰＭＰ［６、２］とを
表す電力状態信号ＰＭＤ［２：０］を用いて、メモリイネーブル回路３０５は、
イネーブル信号ＰＭＭＩＵＥＮをアサートすべきか否を判定する。メモリイネー
ブル回路３０５は、信号ＭＩＵＰＳをさらに生成する。ＭＩＵ２０７がイネーブ
ル／ディセーブルされると、信号ＭＩＵＰＳはＨＩＧＨにアサートされ、これに
より、ＭＩＵ電力供給の順序付けが必要であることを示す。より詳細には、ＭＩ
Ｕ２０７がイネーブルされると、パワーアップの順序付けが必要となる。ＭＩＵ
２０７がディセーブルされると、パワーダウンの順序付けが必要となる。信号Ｐ
ＭＲＳＴＬを用いて、メモリイネーブル回路３０５をリセットする。クロック信
号ＰＭＣＬＫを用いて、メモリイネーブル回路３０５内の伝播信号を同期させ、
ラッチさせる。
０〜４）およびＭＩＵＥＮＡ信号の状態を示す状態ビットＰＭＰ［６、２］とを
表す電力状態信号ＰＭＤ［２：０］を用いて、メモリイネーブル回路３０５は、
イネーブル信号ＰＭＭＩＵＥＮをアサートすべきか否を判定する。メモリイネー
ブル回路３０５は、信号ＭＩＵＰＳをさらに生成する。ＭＩＵ２０７がイネーブ
ル／ディセーブルされると、信号ＭＩＵＰＳはＨＩＧＨにアサートされ、これに
より、ＭＩＵ電力供給の順序付けが必要であることを示す。より詳細には、ＭＩ
Ｕ２０７がイネーブルされると、パワーアップの順序付けが必要となる。ＭＩＵ
２０７がディセーブルされると、パワーダウンの順序付けが必要となる。信号Ｐ
ＭＲＳＴＬを用いて、メモリイネーブル回路３０５をリセットする。クロック信
号ＰＭＣＬＫを用いて、メモリイネーブル回路３０５内の伝播信号を同期させ、
ラッチさせる。
【００４１】 表示イネーブル回路３０６は、ＧＥ２０６、表示コントローラ２０８およびＣ
ＲＴ ＤＡＣ２１０用にイネーブル信号を生成する。表示イネーブル回路３０６
は、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号ＰＭ００Ｒ［８］、信号ＰＭ０１
Ｒ［２７、２５、２４、１９、１７、１６、８、６］および信号ＰＭ０２Ｒ［２
７、２５、２４、１９、１７、１６、８、６］を入力として受信する。加えて、
表示イネーブル回路３０６は、信号ＰＭＤ［２：０］、信号ＰＭＰ［３、５］、
信号ＰＭＤ０Ｘ、信号ＰＭＤ１Ｘおよび信号ＰＭＤ２Ｘも入力として受信する。
好適な実施形態において、現在の電力状態においてＧＥ２０６がイネーブル可能
な場合、ビット８の雑制御レジスタＰＭ００Ｒ（すなわち、ＰＭ００Ｒ［８］）
を用いて、ＧＥ２０６をイネーブル／ディセーブルする。Ｄ１電力状態において
、ビット６、８、１６、１７、１９、２４、２５および２７のＤ１状態制御レジ
スタＰＭ０１Ｒを用いて、ＧＥ２０６、ＣＲＴ ＤＡＣ２１０、表示コントロー
ラ１、ウィンドウ１サブモジュール、カーソル１サブモジュール、表示コントロ
ーラ２、ウィンドウ２サブモジュールおよびカーソル２サブモジュールをイネー
ブル／ディセーブルする。同様に、Ｄ２電力状態において、ビット６、８、１６
、１７、１９、２４、２５および２７のＤ２状態制御レジスタＰＭ０２Ｒを用い
て、ＧＥ２０６、ＣＲＴ ＤＡＣ２１０、表示コントローラ１、ウィンドウ１サ
ブモジュール、カーソル１サブモジュール、表示コントローラ２、ウィンドウ２
サブモジュールおよびカーソル２サブモジュールをイネーブル／ディセーブルす
る。ビットＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘは、アサートされると、状
態機器回路３０１が主要状態にあるかそれともＤ０、Ｄ１およびＤ２主要状態へ
の遷移状態にあるかをそれぞれ示す。
ＲＴ ＤＡＣ２１０用にイネーブル信号を生成する。表示イネーブル回路３０６
は、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号ＰＭ００Ｒ［８］、信号ＰＭ０１
Ｒ［２７、２５、２４、１９、１７、１６、８、６］および信号ＰＭ０２Ｒ［２
７、２５、２４、１９、１７、１６、８、６］を入力として受信する。加えて、
表示イネーブル回路３０６は、信号ＰＭＤ［２：０］、信号ＰＭＰ［３、５］、
信号ＰＭＤ０Ｘ、信号ＰＭＤ１Ｘおよび信号ＰＭＤ２Ｘも入力として受信する。
好適な実施形態において、現在の電力状態においてＧＥ２０６がイネーブル可能
な場合、ビット８の雑制御レジスタＰＭ００Ｒ（すなわち、ＰＭ００Ｒ［８］）
を用いて、ＧＥ２０６をイネーブル／ディセーブルする。Ｄ１電力状態において
、ビット６、８、１６、１７、１９、２４、２５および２７のＤ１状態制御レジ
スタＰＭ０１Ｒを用いて、ＧＥ２０６、ＣＲＴ ＤＡＣ２１０、表示コントロー
ラ１、ウィンドウ１サブモジュール、カーソル１サブモジュール、表示コントロ
ーラ２、ウィンドウ２サブモジュールおよびカーソル２サブモジュールをイネー
ブル／ディセーブルする。同様に、Ｄ２電力状態において、ビット６、８、１６
、１７、１９、２４、２５および２７のＤ２状態制御レジスタＰＭ０２Ｒを用い
て、ＧＥ２０６、ＣＲＴ ＤＡＣ２１０、表示コントローラ１、ウィンドウ１サ
ブモジュール、カーソル１サブモジュール、表示コントローラ２、ウィンドウ２
サブモジュールおよびカーソル２サブモジュールをイネーブル／ディセーブルす
る。ビットＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘは、アサートされると、状
態機器回路３０１が主要状態にあるかそれともＤ０、Ｄ１およびＤ２主要状態へ
の遷移状態にあるかをそれぞれ示す。
【００４２】 表示イネーブル回路３０６は、所望のＰＭＵ電力状態（例えば、主要状態）を
示す電力状態信号ＰＭＤ［２：０］と、サブ状態Ｓｘ３およびＳｘ５（ｘ＝０〜
４）の開始部分を示す状態ビットＰＭＰ［３、５］と、信号ＤＣＤＡＣＥＮＡ、
信号ＤＣ１ＥＮＡおよび信号ＤＣ２ＥＮＡとを用いて、イネーブル信号ＰＭＧＥ
ＥＮ、ＰＭＤＡＣＥＮ、ＰＭＤＣ１ＥＮおよびＰＭＤＣ２ＥＮをアサートするか
否かを判定する。さらに、表示イネーブル回路３０６は、状態信号ＰＭＤ０Ｘ、
ＰＭＤ１Ｘ、ＰＭＤ２Ｘを用いて、イネーブル信号ＰＭＤＣ１ＷＥＮ、ＰＭＤＣ
１ＣＥＮ、ＰＭＤＣ２ＷＥＮおよびＰＭＤＣ２ＣＥＮをアサートするか否かを判
定する。より詳細には、表示コントローラ２０８の表示コントローラ１用のイネ
ーブル信号は、ＰＭＤＣ１ＥＮ、ＰＭＤＣ１ＷＥＮおよびＰＭＤＣ１ＣＥＮを含
む。表示コントローラ２０８の表示コントローラ２用のイネーブル信号は、ＰＭ
ＤＣ２ＥＮ、ＰＭＤＣ２ＷＥＮおよびＰＭＤＣ２ＣＥＮを含む。上記のイネーブ
ル信号がアサートまたはデアサートされる場合、表示イネーブル回路３０６は、
これらのイネーブル信号をアサートする適切な順序を判定する。現在の電力状態
においてＣＲＴ ＤＡＣ２１０がイネーブル可能である場合、信号ＤＣＤＡＣＥ
ＮＡを用いて、ＣＲＴ ＤＡＣ２１０をイネーブルする。信号ＤＣ１ＥＮＡおよ
びＤＣ２ＥＮＡはそれぞれ、表示コントローラ１および表示コントローラ２をイ
ネーブルすべきか否かを示す。信号ＰＭＲＳＴＬを用いて、表示イネーブル回路
３０６をリセットする。クロック信号ＰＭＣＬＫを用いて、表示イネーブル回路
３０６中の伝播信号を同期およびラッチする。
示す電力状態信号ＰＭＤ［２：０］と、サブ状態Ｓｘ３およびＳｘ５（ｘ＝０〜
４）の開始部分を示す状態ビットＰＭＰ［３、５］と、信号ＤＣＤＡＣＥＮＡ、
信号ＤＣ１ＥＮＡおよび信号ＤＣ２ＥＮＡとを用いて、イネーブル信号ＰＭＧＥ
ＥＮ、ＰＭＤＡＣＥＮ、ＰＭＤＣ１ＥＮおよびＰＭＤＣ２ＥＮをアサートするか
否かを判定する。さらに、表示イネーブル回路３０６は、状態信号ＰＭＤ０Ｘ、
ＰＭＤ１Ｘ、ＰＭＤ２Ｘを用いて、イネーブル信号ＰＭＤＣ１ＷＥＮ、ＰＭＤＣ
１ＣＥＮ、ＰＭＤＣ２ＷＥＮおよびＰＭＤＣ２ＣＥＮをアサートするか否かを判
定する。より詳細には、表示コントローラ２０８の表示コントローラ１用のイネ
ーブル信号は、ＰＭＤＣ１ＥＮ、ＰＭＤＣ１ＷＥＮおよびＰＭＤＣ１ＣＥＮを含
む。表示コントローラ２０８の表示コントローラ２用のイネーブル信号は、ＰＭ
ＤＣ２ＥＮ、ＰＭＤＣ２ＷＥＮおよびＰＭＤＣ２ＣＥＮを含む。上記のイネーブ
ル信号がアサートまたはデアサートされる場合、表示イネーブル回路３０６は、
これらのイネーブル信号をアサートする適切な順序を判定する。現在の電力状態
においてＣＲＴ ＤＡＣ２１０がイネーブル可能である場合、信号ＤＣＤＡＣＥ
ＮＡを用いて、ＣＲＴ ＤＡＣ２１０をイネーブルする。信号ＤＣ１ＥＮＡおよ
びＤＣ２ＥＮＡはそれぞれ、表示コントローラ１および表示コントローラ２をイ
ネーブルすべきか否かを示す。信号ＰＭＲＳＴＬを用いて、表示イネーブル回路
３０６をリセットする。クロック信号ＰＭＣＬＫを用いて、表示イネーブル回路
３０６中の伝播信号を同期およびラッチする。
【００４３】 フラットパネルイネーブル回路３０７は、ＦＰＩ２０９用のイネーブル信号と
、フラットパネル電力供給の順序付けとＰＷＭイネーブルとを生成する。フラッ
トパネルイネーブル回路３０７は、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号Ｐ
Ｍ０１Ｒ［９］、信号ＰＭ０２Ｒ［９］、信号ＦＰＩＥＮＡおよび信号ＤＣＦＰ
ＩＥＮＡを入力として受信する。加えて、フラットパネルイネーブル回路３０７
は、信号ＰＭＤ［２：０］および信号ＰＭＰ［５：３］も入力として受信する。
好適な実施形態において、ビット９のＤ１制御レジスタＰＭ０１Ｒ（すなわち、
ＰＭ０１Ｒ［９］）を用いて、Ｄ１電力状態のフラットパネルディスプレイをイ
ネーブル／ディセーブルする。同様に、ビット９のＤ２制御レジスタＰＭ０２Ｒ
（すなわち、ＰＭ０２Ｒ［９］）を用いて、Ｄ２電力状態のフラットパネルディ
スプレイをイネーブル／ディセーブルする。ＦＰＩＥＮＡおよびＤＣＦＰＩＥＮ
Ａは制御ビットである。ビットＦＰＩＥＮＡがＨＩＧＨになると、これは、現在
の電力状態においてＦＰＩ２０９がイネーブル可能である場合、ＦＰＩ２０９が
イネーブルされることを示す。ビットＤＣＦＰＩＥＮＡがＨＩＧＨになると、こ
れは、ＦＰＩ２０９を駆動するように選択された表示コントローラ１＆２ ２０
８のＤＣ１またはＤＣ２のいずれかがイネーブルされることを示す。
、フラットパネル電力供給の順序付けとＰＷＭイネーブルとを生成する。フラッ
トパネルイネーブル回路３０７は、信号ＰＭＣＬＫ、信号ＰＭＲＳＴＬ、信号Ｐ
Ｍ０１Ｒ［９］、信号ＰＭ０２Ｒ［９］、信号ＦＰＩＥＮＡおよび信号ＤＣＦＰ
ＩＥＮＡを入力として受信する。加えて、フラットパネルイネーブル回路３０７
は、信号ＰＭＤ［２：０］および信号ＰＭＰ［５：３］も入力として受信する。
好適な実施形態において、ビット９のＤ１制御レジスタＰＭ０１Ｒ（すなわち、
ＰＭ０１Ｒ［９］）を用いて、Ｄ１電力状態のフラットパネルディスプレイをイ
ネーブル／ディセーブルする。同様に、ビット９のＤ２制御レジスタＰＭ０２Ｒ
（すなわち、ＰＭ０２Ｒ［９］）を用いて、Ｄ２電力状態のフラットパネルディ
スプレイをイネーブル／ディセーブルする。ＦＰＩＥＮＡおよびＤＣＦＰＩＥＮ
Ａは制御ビットである。ビットＦＰＩＥＮＡがＨＩＧＨになると、これは、現在
の電力状態においてＦＰＩ２０９がイネーブル可能である場合、ＦＰＩ２０９が
イネーブルされることを示す。ビットＤＣＦＰＩＥＮＡがＨＩＧＨになると、こ
れは、ＦＰＩ２０９を駆動するように選択された表示コントローラ１＆２ ２０
８のＤＣ１またはＤＣ２のいずれかがイネーブルされることを示す。
【００４４】 フラットパネルイネーブル回路３０７は、所望の電力状態（例えば、主要状態
）を示す電力状態信号ＰＭＤ［２：０］と、信号ＦＰＩＥＮＡ、信号ＤＣＦＰＩ
ＥＮＡと、サブ状態Ｓｘ３、Ｓｘ４およびＳｘ５（ｘ＝０〜４）の開始部分を示
す状態ビットＰＭＰ［５：３］とを用いて、イネーブル信号ＰＭＥＮＶＤＤ、Ｐ
ＭＥＮＣＴＬおよびＰＭＥＮＶＥＥをアサートすべきか否かを判定する。ＦＰＩ
２０９用のイネーブル信号はＰＭＥＮＣＴＬである。フラットパネル電力供給の
順序付け用のイネーブル信号は、ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬおよびＰＭＥ
ＮＶＥＥを含む。これらのイネーブル信号がアサートされる場合、フラットパネ
ルイネーブル回路３０７は、これらのイネーブル信号をアサートする適切な順序
を決定する。フラットパネルイネーブル回路３０７は、信号ＦＰＰＳをさらに生
成する。この信号ＦＰＰＳは、フラットパネルディスプレイがイネーブルまたは
ディセーブルされたときにＨＩＧＨにアサートされ、これにより、フラットパネ
ル電力供給の順序付けが必要であることを示す。信号ＰＭＲＳＴＬを用いて、フ
ラットパネルイネーブル回路３０７をリセットする。クロック信号ＰＭＣＬＫを
用いて、フラットパネルイネーブル回路３０７中の伝播信号を同期およびラッチ
する。
）を示す電力状態信号ＰＭＤ［２：０］と、信号ＦＰＩＥＮＡ、信号ＤＣＦＰＩ
ＥＮＡと、サブ状態Ｓｘ３、Ｓｘ４およびＳｘ５（ｘ＝０〜４）の開始部分を示
す状態ビットＰＭＰ［５：３］とを用いて、イネーブル信号ＰＭＥＮＶＤＤ、Ｐ
ＭＥＮＣＴＬおよびＰＭＥＮＶＥＥをアサートすべきか否かを判定する。ＦＰＩ
２０９用のイネーブル信号はＰＭＥＮＣＴＬである。フラットパネル電力供給の
順序付け用のイネーブル信号は、ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬおよびＰＭＥ
ＮＶＥＥを含む。これらのイネーブル信号がアサートされる場合、フラットパネ
ルイネーブル回路３０７は、これらのイネーブル信号をアサートする適切な順序
を決定する。フラットパネルイネーブル回路３０７は、信号ＦＰＰＳをさらに生
成する。この信号ＦＰＰＳは、フラットパネルディスプレイがイネーブルまたは
ディセーブルされたときにＨＩＧＨにアサートされ、これにより、フラットパネ
ル電力供給の順序付けが必要であることを示す。信号ＰＭＲＳＴＬを用いて、フ
ラットパネルイネーブル回路３０７をリセットする。クロック信号ＰＭＣＬＫを
用いて、フラットパネルイネーブル回路３０７中の伝播信号を同期およびラッチ
する。
【００４５】 ここで図４を参照して、図４は、本発明によるプログラム可能なレジスタをイ
ンプリメントするＣＩＦユニット２０１をより詳細に示したものである。ＣＩＦ
ユニット２０１は、コンフィギュレーションレジスタ４０１と、同期化論理４０
２と、状態機器４０３と、ＤＭＡコントローラ４０４とを含む。ＣＩＦユニット
２０１は一般的には、ＣＰＵからのレジスタ読出し／書込みリクエストおよびメ
モリ読出し／書込みリクエストをプロセッサバスを介して受信し、相応にリクエ
ストを実行する。状態機器４０３は、レジスタ読出し／書込みリクエストを、ア
ドレス指定されたレジスタまたはアドレス指定されたレジスタがインプリメント
されるモジュールに送る。状態機器４０３は、メモリ読出し／書込みリクエスト
をＭＩＵ２０７に送り、ＭＩＵ２０７は、フレームバッファ２０２に対してデー
タの読出し／書込みを行う。状態機器４０３の制御下にあるＤＭＡコントローラ
４０４を用いて、システムメモリ（ＲＯＭ／ＲＡＭ）に対する出入力データをＧ
Ｅ２０６およびＭＩＵ２０７に移動させる。
ンプリメントするＣＩＦユニット２０１をより詳細に示したものである。ＣＩＦ
ユニット２０１は、コンフィギュレーションレジスタ４０１と、同期化論理４０
２と、状態機器４０３と、ＤＭＡコントローラ４０４とを含む。ＣＩＦユニット
２０１は一般的には、ＣＰＵからのレジスタ読出し／書込みリクエストおよびメ
モリ読出し／書込みリクエストをプロセッサバスを介して受信し、相応にリクエ
ストを実行する。状態機器４０３は、レジスタ読出し／書込みリクエストを、ア
ドレス指定されたレジスタまたはアドレス指定されたレジスタがインプリメント
されるモジュールに送る。状態機器４０３は、メモリ読出し／書込みリクエスト
をＭＩＵ２０７に送り、ＭＩＵ２０７は、フレームバッファ２０２に対してデー
タの読出し／書込みを行う。状態機器４０３の制御下にあるＤＭＡコントローラ
４０４を用いて、システムメモリ（ＲＯＭ／ＲＡＭ）に対する出入力データをＧ
Ｅ２０６およびＭＩＵ２０７に移動させる。
【００４６】 表示／グラフィックスコントローラ１０７の異なるモジュール（すなわち、Ｃ
ＩＦ２０１、ＭＩＵ２０７、ＧＥ２０６、ＤＣ１＆ＤＣ２ ２０８、ＦＰＩ２０
９等）は、データ／表示要件に適合するよう、異なる周波数（およびＣＰＵの周
波数と異なる周波数）で動作する。そのため、ＣＩＦ２０１が非同期式プロセッ
サバスとインターフェースをとる場合、プロセッサバス信号を内部ＣＩＦクロッ
クと同期させ、その後、各モジュールのレジスタ読出し／書込み動作用に適切な
制御信号を生成し、ＭＩＵ２０７のメモリ読出し／書込み動作用に適切な制御信
号を生成する必要がある。様々なレジスタまたはメモリコントローラにアクセス
することができるよう、これらのモジュールの内部クロックは従来からイネーブ
ルされ、その結果、電力消費が増加する。なぜならば、表示／グラフィックスコ
ントローラ１０７が低電力状態である場合にも、関連する発振器および内部クロ
ックの生成に必要なＰＬＬをイネーブルする必要があるからである。
ＩＦ２０１、ＭＩＵ２０７、ＧＥ２０６、ＤＣ１＆ＤＣ２ ２０８、ＦＰＩ２０
９等）は、データ／表示要件に適合するよう、異なる周波数（およびＣＰＵの周
波数と異なる周波数）で動作する。そのため、ＣＩＦ２０１が非同期式プロセッ
サバスとインターフェースをとる場合、プロセッサバス信号を内部ＣＩＦクロッ
クと同期させ、その後、各モジュールのレジスタ読出し／書込み動作用に適切な
制御信号を生成し、ＭＩＵ２０７のメモリ読出し／書込み動作用に適切な制御信
号を生成する必要がある。様々なレジスタまたはメモリコントローラにアクセス
することができるよう、これらのモジュールの内部クロックは従来からイネーブ
ルされ、その結果、電力消費が増加する。なぜならば、表示／グラフィックスコ
ントローラ１０７が低電力状態である場合にも、関連する発振器および内部クロ
ックの生成に必要なＰＬＬをイネーブルする必要があるからである。
【００４７】 本発明では、同期化論理４０２を用いて、ＣＰＵに表示／グラフィックスコン
トローラ１０７とインターフェースをとらせる。より詳細には、同期化論理４０
２は、所望の動作用の内部クロックに従ってタイミング信号を生成し、これによ
り、表示／グラフィックスコントローラ１０７の内部で動作を行うことができる
ようにする。このような同期化論理は、当該分野で周知であるため、これ以上詳
細には説明しない。低電力状態（例えば、好適な実施形態における、ソフトウェ
ア制御による低電力状態Ｄ３（リセットによるデフォルト電力状態））の間、表
示／グラフィックスコントローラ１０７用のクロック信号を生成する発振器２０
４およびＰＬＬ回路２０３は、電力節約目的のためにオフにされる。そのため、
同期化論理４０２の動作のために必要な内部クロックは存在しない。
トローラ１０７とインターフェースをとらせる。より詳細には、同期化論理４０
２は、所望の動作用の内部クロックに従ってタイミング信号を生成し、これによ
り、表示／グラフィックスコントローラ１０７の内部で動作を行うことができる
ようにする。このような同期化論理は、当該分野で周知であるため、これ以上詳
細には説明しない。低電力状態（例えば、好適な実施形態における、ソフトウェ
ア制御による低電力状態Ｄ３（リセットによるデフォルト電力状態））の間、表
示／グラフィックスコントローラ１０７用のクロック信号を生成する発振器２０
４およびＰＬＬ回路２０３は、電力節約目的のためにオフにされる。そのため、
同期化論理４０２の動作のために必要な内部クロックは存在しない。
【００４８】 本発明によれば、ＣＩＦユニット２０１は、コンフィギュレーションレジスタ
４０１を、コンフィギュレーションアドレススペースの一部としてインプリメン
トする。このコンフィギュレーションアドレススペースは、低電力状態Ｄ３の間
でも電力供給状態でありかつアクセス可能である。従って、ＣＰＵは、発振器２
０４およびＰＬＬ回路２０３がオフ状態にあるときにでもコンフィギュレーショ
ンレジスタ４０１をプログラムするためにアクセスすることができ、しかも、電
力を節約することができる。状態Ｄ３にある間、ＣＰＵは、コンフィギュレーシ
ョンアドレススペースにしかアクセスすることができない。残りのレジスタまた
はメモリへのアクセスを可能にするためには、表示／グラフィックスコントロー
ラ１０７をＤ３状態から出して、Ｄ０状態、Ｄ１状態またはＤ２状態のいずれか
にする必要がある。さらに、発振器２０４およびＰＬＬ２０３をイネーブルして
、必要な内部クロックを生成する必要もある。コンフィギュレーションレジスタ
４０１中のプログラム値を用いて、発振器２０４およびＰＬＬ回路２０３を、パ
ワーアップに対してレディ（すなわち、イネーブル）状態にする。さらに、これ
らのプログラム値を用いて、ＰＭＵ２０５は、発振器２０４およびＰＬＬ回路２
０３がイネーブルされた後、発振器２０４およびＰＬＬ回路２０３をパワーアッ
プにする低電力状態Ｄ３から通常の状態Ｄ０に伝送することが可能である。ここ
で図５を参照して、図５は、本発明によるコンフィギュレーションレジスタ３０
１中のレジスタのうち最も関連性が高いいくつかのレジスタを示す。デバイスコ
ンフィギュレーションレジスタ００（ＤＣＲ００）は、ＰＬＬ回路２０３のＰＬ
Ｌ１に関連するクロック速度を決定するために用いられる乗法ファクタおよび除
法ファクタに関するプログラム情報を格納する。パワーマネージメント制御／状
態レジスタＰＭＣＳＲは３ビットのレジスタであり、表示／グラフィックスコン
トローラ１０７の電力状態を指示する（ｄｉｃｔａｔｅ）プログラム値を格納す
る。ＰＭＣＳＲバイナリ値およびその対応する電力状態について、上記の表１に
おいて説明した。パワーマネージメント制御レジスタＰＭ０１Ｒ〜ＰＭ０２Ｒは
、プログラム値を格納し、これにより、ＰＬＬ回路２０３（ＰＬＬ２およびＰＬ
Ｌ３）と、ＰＭＵ２０５からの電力状態ステータス情報とをイネーブルする。
４０１を、コンフィギュレーションアドレススペースの一部としてインプリメン
トする。このコンフィギュレーションアドレススペースは、低電力状態Ｄ３の間
でも電力供給状態でありかつアクセス可能である。従って、ＣＰＵは、発振器２
０４およびＰＬＬ回路２０３がオフ状態にあるときにでもコンフィギュレーショ
ンレジスタ４０１をプログラムするためにアクセスすることができ、しかも、電
力を節約することができる。状態Ｄ３にある間、ＣＰＵは、コンフィギュレーシ
ョンアドレススペースにしかアクセスすることができない。残りのレジスタまた
はメモリへのアクセスを可能にするためには、表示／グラフィックスコントロー
ラ１０７をＤ３状態から出して、Ｄ０状態、Ｄ１状態またはＤ２状態のいずれか
にする必要がある。さらに、発振器２０４およびＰＬＬ２０３をイネーブルして
、必要な内部クロックを生成する必要もある。コンフィギュレーションレジスタ
４０１中のプログラム値を用いて、発振器２０４およびＰＬＬ回路２０３を、パ
ワーアップに対してレディ（すなわち、イネーブル）状態にする。さらに、これ
らのプログラム値を用いて、ＰＭＵ２０５は、発振器２０４およびＰＬＬ回路２
０３がイネーブルされた後、発振器２０４およびＰＬＬ回路２０３をパワーアッ
プにする低電力状態Ｄ３から通常の状態Ｄ０に伝送することが可能である。ここ
で図５を参照して、図５は、本発明によるコンフィギュレーションレジスタ３０
１中のレジスタのうち最も関連性が高いいくつかのレジスタを示す。デバイスコ
ンフィギュレーションレジスタ００（ＤＣＲ００）は、ＰＬＬ回路２０３のＰＬ
Ｌ１に関連するクロック速度を決定するために用いられる乗法ファクタおよび除
法ファクタに関するプログラム情報を格納する。パワーマネージメント制御／状
態レジスタＰＭＣＳＲは３ビットのレジスタであり、表示／グラフィックスコン
トローラ１０７の電力状態を指示する（ｄｉｃｔａｔｅ）プログラム値を格納す
る。ＰＭＣＳＲバイナリ値およびその対応する電力状態について、上記の表１に
おいて説明した。パワーマネージメント制御レジスタＰＭ０１Ｒ〜ＰＭ０２Ｒは
、プログラム値を格納し、これにより、ＰＬＬ回路２０３（ＰＬＬ２およびＰＬ
Ｌ３）と、ＰＭＵ２０５からの電力状態ステータス情報とをイネーブルする。
【００４９】 ここで図６を参照して、図６は、プログラミング工程を示す。このプログラミ
ング工程では、表示／グラフィックスコントローラ１０７を、Ｄ３状態から、Ｄ
０状態、Ｄ１状態またはＤ２状態のいずれかに遷移させ、また、表示／グラフィ
ックスコントローラ２０３が現在本発明による低電力状態Ｄ３にある場合にＰＬ
Ｌ回路２０３および発振器２０４をパワーアップする。表示／グラフィックスコ
ントローラ２０３は低電力状態Ｄ３にあるため、ＣＰＵがアクセスすることがで
きるのはコンフィギュレーションアドレススペースのみである。工程６０５にお
いて、コンフィギュレーションアドレススペースの一部であるデバイスコンフィ
ギュレーションレジスタ００（ＤＣＲ００）中の選択ビットをプログラムして、
ＰＬＬ１のパラメータ（例えば、乗法ファクタおよび除法ファクタ）を設定し、
イネーブルＰＬＬ１および発振器２０４をイネーブルする。パワーマネージメン
ト制御／状態レジスタＰＭＣＳＲを、低電力状態Ｄ３から通常の電力状態Ｄ０に
なるようにプログラムする（工程６１０）。パワーマネージメント制御／状態レ
ジスタＰＭＣＳＲのコンテンツはＰＭＵ２０５にとって利用可能とされるため、
ＰＭＵ２０５は、電力状態順序付けを開始することにより応答し、これにより、
低電力状態Ｄ３から通常の電力状態Ｄ０への遷移が行なわれる。電力供給の順序
付けの状態をＰＭＣＳＲレジスタに送り、ＣＰＵにとって利用可能とする。ＣＰ
Ｕは、ＰＭＣＳＲレジスタをモニタリングすることにより、電力状態順序付けの
状態をモニタリングする（工程６１５）。電力供給の順序付けが終了し、表示／
グラフィックスコントローラ１０７が通常の電力状態Ｄ０になったことが示され
ると、この時点で、ＣＰＵは、チップの残りのレジスタスペースへアクセスでき
るレディ状態となる。そうでない場合、ＣＰＵは、ＰＭ００Ｒレジスタを継続し
てモニタリングする。
ング工程では、表示／グラフィックスコントローラ１０７を、Ｄ３状態から、Ｄ
０状態、Ｄ１状態またはＤ２状態のいずれかに遷移させ、また、表示／グラフィ
ックスコントローラ２０３が現在本発明による低電力状態Ｄ３にある場合にＰＬ
Ｌ回路２０３および発振器２０４をパワーアップする。表示／グラフィックスコ
ントローラ２０３は低電力状態Ｄ３にあるため、ＣＰＵがアクセスすることがで
きるのはコンフィギュレーションアドレススペースのみである。工程６０５にお
いて、コンフィギュレーションアドレススペースの一部であるデバイスコンフィ
ギュレーションレジスタ００（ＤＣＲ００）中の選択ビットをプログラムして、
ＰＬＬ１のパラメータ（例えば、乗法ファクタおよび除法ファクタ）を設定し、
イネーブルＰＬＬ１および発振器２０４をイネーブルする。パワーマネージメン
ト制御／状態レジスタＰＭＣＳＲを、低電力状態Ｄ３から通常の電力状態Ｄ０に
なるようにプログラムする（工程６１０）。パワーマネージメント制御／状態レ
ジスタＰＭＣＳＲのコンテンツはＰＭＵ２０５にとって利用可能とされるため、
ＰＭＵ２０５は、電力状態順序付けを開始することにより応答し、これにより、
低電力状態Ｄ３から通常の電力状態Ｄ０への遷移が行なわれる。電力供給の順序
付けの状態をＰＭＣＳＲレジスタに送り、ＣＰＵにとって利用可能とする。ＣＰ
Ｕは、ＰＭＣＳＲレジスタをモニタリングすることにより、電力状態順序付けの
状態をモニタリングする（工程６１５）。電力供給の順序付けが終了し、表示／
グラフィックスコントローラ１０７が通常の電力状態Ｄ０になったことが示され
ると、この時点で、ＣＰＵは、チップの残りのレジスタスペースへアクセスでき
るレディ状態となる。そうでない場合、ＣＰＵは、ＰＭ００Ｒレジスタを継続し
てモニタリングする。
【００５０】 イネーブルビットが通常の電力状態Ｄ０への遷移期間中に生成された制御信号
と組み合わさって用いられると、ＰＬＬ回路２０３および発振器２０４がパワー
オンされる。乗法ファクタおよび／または除法ファクタは、発振器２０４によっ
て生成された基準クロック信号に基づいて（ＰＬＬ回路２０３からの）ＰＬＬ１
、ＰＬＬ２およびＰＬＬ３用のクロック信号を誘導する際、ＰＬＬ回路２０３に
よって用いられる。ＰＬＬ１からのクロック信号を用いて、ＣＩＦモジュール／
ユニット２０１に必要な同期式クロックを誘導する。通常の状態Ｄ０に入ると、
表示／グラフィックスコントローラ１０７中の様々なモジュール（例えば、ＭＩ
Ｕ２０７）のうち通常の電力状態Ｄ０と関連するものはパワーアップされる（工
程６２０）。一例として、パワーアップ時において、残りのＣＩＦユニット２０
１（例えば、同期化論理３０２、状態機器３０３およびＤＭＡコントローラ３０
４を含む）は、アクセス可能かつ動作可能となり、これにより、異なるタスクが
実行される。こうすることにより、（低電力状態では発振器２０４およびＰＬＬ
回路２０３が殆どパワーダウンする）表示／グラフィックスコントローラ１０７
を、通常の状態へ遷移する前の低電力状態においてプログラムおよびイネーブル
することが可能である。これにより、チップが通常の状態に入ったときにクロッ
クを利用可能となり、そのため、残りのチップのレジスタアドレススペースおよ
びモジュールを通常の状態への遷移と同時にアクセス可能とすることが可能とな
る。ＰＬＬ１および発振器２０４のイネーブル時およびＤ３状態からＤ０状態へ
の遷移時に外部クロック信号は不要であるため、本発明は、プロセッサ同期式バ
スまたはプロセッサ非同期式バスのいずれにも結合可能であり、これにより、設
計柔軟性を高めることが可能である。
と組み合わさって用いられると、ＰＬＬ回路２０３および発振器２０４がパワー
オンされる。乗法ファクタおよび／または除法ファクタは、発振器２０４によっ
て生成された基準クロック信号に基づいて（ＰＬＬ回路２０３からの）ＰＬＬ１
、ＰＬＬ２およびＰＬＬ３用のクロック信号を誘導する際、ＰＬＬ回路２０３に
よって用いられる。ＰＬＬ１からのクロック信号を用いて、ＣＩＦモジュール／
ユニット２０１に必要な同期式クロックを誘導する。通常の状態Ｄ０に入ると、
表示／グラフィックスコントローラ１０７中の様々なモジュール（例えば、ＭＩ
Ｕ２０７）のうち通常の電力状態Ｄ０と関連するものはパワーアップされる（工
程６２０）。一例として、パワーアップ時において、残りのＣＩＦユニット２０
１（例えば、同期化論理３０２、状態機器３０３およびＤＭＡコントローラ３０
４を含む）は、アクセス可能かつ動作可能となり、これにより、異なるタスクが
実行される。こうすることにより、（低電力状態では発振器２０４およびＰＬＬ
回路２０３が殆どパワーダウンする）表示／グラフィックスコントローラ１０７
を、通常の状態へ遷移する前の低電力状態においてプログラムおよびイネーブル
することが可能である。これにより、チップが通常の状態に入ったときにクロッ
クを利用可能となり、そのため、残りのチップのレジスタアドレススペースおよ
びモジュールを通常の状態への遷移と同時にアクセス可能とすることが可能とな
る。ＰＬＬ１および発振器２０４のイネーブル時およびＤ３状態からＤ０状態へ
の遷移時に外部クロック信号は不要であるため、本発明は、プロセッサ同期式バ
スまたはプロセッサ非同期式バスのいずれにも結合可能であり、これにより、設
計柔軟性を高めることが可能である。
【００５１】 本発明の実施形態、クロック信号を供給するクロック回路がオフされたときに
低電力状態から遷移しようとする集積回路をパワーアップするシステム、装置お
よび方法について説明した。本発明を特定の実施形態について説明してきたが、
本発明は、このような実施形態に限定されるものではなく、本明細書の特許請求
の範囲に従って解釈されるべきである。
低電力状態から遷移しようとする集積回路をパワーアップするシステム、装置お
よび方法について説明した。本発明を特定の実施形態について説明してきたが、
本発明は、このような実施形態に限定されるものではなく、本明細書の特許請求
の範囲に従って解釈されるべきである。
【図１】 図１は、本発明をインプリメントするコンピュータシステムを示す高レベルブ
ロック図である。
ロック図である。
【図２】 図２は、図１に示すグラフィックス／表示コントローラ１０７をより詳細に示
すブロック図である。
すブロック図である。
【図３】 図３は、図２に示すパワーマネージメントユニット２０５をより詳細に示すブ
ロック図である。
ロック図である。
【図３Ａ】 図３Ａは、図３の状態機器回路３０１をより詳細に示す図である。
【図４】 図４は、図２に示すＣＰＵインターフェースユニット２０１をより詳細に示す
ブロック図である。
ブロック図である。
【図５】 図５は、ＣＰＵインターフェース２０１のコンフィギュレーションスペース中
のコンフィギュレーションレジスタを示すブロック図である。
のコンフィギュレーションレジスタを示すブロック図である。
【図６】 図６は、本発明による、表示／グラフィックスコントローラ２０３が現在低電
力状態Ｄ３にあるときにＰＬＬ回路２０３および発振器２０４をパワーアップす
る工程のフローチャートである。
力状態Ｄ３にあるときにＰＬＬ回路２０３および発振器２０４をパワーアップす
る工程のフローチャートである。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B011 EA02 LL06 LL11 LL13 5B062 AA05 EE10 HH01 HH04 5J056 AA03 AA11 BB00 CC00 CC16 EE15
Claims (14)
- 【請求項１】 集積回路と中央プロセッサとの間にインターフェースを提供
するプロセッサインターフェース回路であって、該プロセッサインターフェース
回路は、該中央プロセッサからプログラム情報を格納する１組のレジスタを備え
、該プログラム情報は、該集積回路の所望の電力状態に関する情報とイネーブル
化データビットとを含み、該一組のレジスタは、第１の電力状態の間アクセス可
能である、プロセッサインターフェース回路と、 該プロセッサインターフェース回路に結合されたパワーマネージメント回路で
あって、該１組のレジスタ中に格納されたプログラム情報に応答して該集積回路
の該所望の電力状態を制御し、少なくとも該第１の電力状態および第２の電力状
態をサポートし、２つの電力状態間での遷移に対する電力供給の順序付けを行う
、パワーマネージメント回路と、 該プロセッサインターフェース回路および該パワーマネージメント回路に結合
されたクロック生成回路であって、該パワーマネージメント回路と、該１組のレ
ジスタ中に格納された該プログラム情報とによって制御され、該第１の電力状態
の間、電力節約のために実質的にディセーブルされ、該第２の電力状態の間、該
集積回路の動作時に動作可能となる、クロック生成回路と、 を備える、中央プロセッサに結合された集積回路。 - 【請求項２】 前記第１の電力状態の間、前記クロック生成回路は、イネー
ブルおよびプログラムが可能であり、これにより、前記第２の電力状態の間の前
記集積回路の動作時に該クロック生成回路が動作可能となる、請求項１に記載の
集積回路。 - 【請求項３】 前記クロック生成回路は、 基準クロック信号を生成する発振器回路と、 該発振器回路に結合された複数の位相ロックループ（ＰＬＬ）回路であって、
該複数のＰＬＬ回路は、該基準クロック信号に基づいて誘導クロック信号を生成
する、ＰＬＬ回路と、 を備える、請求項２に記載の集積回路。 - 【請求項４】 前記プログラム情報は、前記ＰＬＬ回路が前記誘導クロック
信号を生成する際に該ＰＬＬ回路によって用いられる乗法ファクタおよび除法フ
ァクタをさらに包含する、請求項３に記載の集積回路。 - 【請求項５】 前記中央プロセッサは、モニタリングされたイベントに基づ
いた所定の順序に従って、前記１組のレジスタ中の特定のロケーションにプログ
ラム情報を書き込む、請求項４に記載の集積回路。 - 【請求項６】 前記集積回路は表示／グラフィックスコントローラである、
請求項５に記載の集積回路。 - 【請求項７】 中央処理ユニット（ＣＰＵ）と、 該ＣＰＵに結合されたシステムメモリと、 該ＣＰＵおよび該システムメモリに結合されたグラフィックス／表示コントロ
ーラであって、 該グラフィックス／表示コントローラと該ＣＰＵとの間にインターフェース
を提供し、該中央プロセッサからプログラム情報を格納する１組のレジスタを備
えるプロセッサインターフェース回路であって、該プログラム情報は、該集積回
路の所望の電力状態とイネーブル化データビットとに関する情報を含み、該１組
のレジスタは、第１の電力状態の間アクセス可能である、プロセッサインターフ
ェース回路と、 該プロセッサインターフェース回路に結合されたパワーマネージメント回路
であって、該１組のレジスタ中に格納されたプログラム情報に応答して該集積回
路の所望の電力状態を制御し、少なくとも該第１の電力状態および第２の電力状
態をサポートし、２つの電力状態間での遷移に対する電力供給の順序付けを行う
、パワーマネージメント回路と、 該プロセッサインターフェース回路および該パワーマネージメント回路に結
合されたクロック生成回路であって、該パワーマネージメント回路および該１組
のレジスタ中に格納されたプログラム情報によって制御され、該第１の電力状態
の間、電力節約のために実質的にディセーブルされ、該第２の電力状態の間、該
集積回路の動作時に動作可能となる、クロック生成回路と、 を備えるグラフィックスコントローラと、 を備えるコンピュータシステム。 - 【請求項８】 前記第１の電力状態の間、前記クロック生成回路は、イネー
ブルおよびプログラムが可能であり、これにより、前記第２の電力状態の間の前
記集積回路の動作時に該クロック生成回路が動作可能となることが可能となる、
請求項７に記載のコンピュータシステム。 - 【請求項９】 前記クロック生成回路は、 基準クロック信号を生成する発振器回路と、 該発振器回路に結合された複数の位相ロックループ（ＰＬＬ）回路であって、
該基準クロック信号に基づいて誘導クロック信号を生成する、ＰＬＬ回路と、 を備える、請求項８に記載のコンピュータシステム。 - 【請求項１０】 前記プログラム情報は、、前記ＰＬＬ回路が前記誘導クロ
ック信号を生成する際に該ＰＬＬ回路によって用いられる乗法ファクタおよび除
法ファクタをさらに包含する、請求項９に記載のコンピュータシステム。 - 【請求項１１】 前記中央プロセッサは、モニタリングされたイベントに基
づいた所定の順序に従って、前記１組のレジスタ中の特定のロケーションにプロ
グラム情報を書き込む、請求項１０に記載のコンピュータシステム。 - 【請求項１２】 中央プロセッサに結合された集積回路中のモジュールをプ
ロセッサインターフェース回路を介してパワーアップする方法であって、該集積
回路用のクロック信号を生成する際に用いられるクロック生成回路は、該集積回
路が電力節約のために第１の電力状態にあるとき、実質的にディセーブルされ、 プログラム情報を１組のレジスタに書き込み、該クロック生成回路をプログラ
ムおよびイネーブルする工程と、 第２の電力状態への変更を示すプログラム情報を、該中央プロセッサから該プ
ロセッサインターフェース回路内の１組のレジスタ内の第１のロケーションに書
き込む工程であって、該１組のレジスタは、該第１の電力状態の間アクセス可能
である、工程と、 該第２の電力状態への変更を示すプログラム情報に応答して、該第１の電力状
態から該第２の電力状態への遷移に対する電力供給の順序付けを行い、該クロッ
ク生成回路をパワーアップする工程と、 該電力供給の順序付けおよび該クロック生成回路のパワーアップを行う工程に
応答して、第１の内部クロックがアクティブとなり、該集積回路中の全モジュー
ルがイネーブル可能となり、該集積回路のうち該第２の電力状態と関連するもの
の中の選択モジュールをパワーアップする、工程と、 を包含する方法。 - 【請求項１３】 乗法ファクタおよび除法ファクタを前記中央プロセッサか
ら前記１組のレジスタ中の第３のロケーションに書き込む工程であって、該乗法
ファクタおよび除法ファクタは、前記クロック生成回路が基準クロック信号に基
づいてクロック信号を誘導する際に該クロック生成回路によって用いられる、工
程、をさらに包含する、請求項１２に記載の方法。 - 【請求項１４】 前記第２の電力状態への変更を示すプログラム情報を書き
込む工程と、前記イネーブル化データビットを書き込む工程と、乗法ファクタお
よび除法ファクタを前記中央プロセッサから前記１組のレジスタ中の特定のロケ
ーションに書き込む工程とが、モニタリングされたイベントに基づいて所定の順
序に従う、請求項１３に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/300,075 US6510525B1 (en) | 1999-04-26 | 1999-04-26 | Method and apparatus to power up an integrated device from a low power state |
| US09/300,075 | 1999-04-26 | ||
| PCT/US2000/011055 WO2000065428A1 (en) | 1999-04-26 | 2000-04-24 | A method and apparatus to power up an integrated device from a low power state |
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| Publication Number | Publication Date |
|---|---|
| JP2002543486A true JP2002543486A (ja) | 2002-12-17 |
| JP2002543486A5 JP2002543486A5 (ja) | 2007-06-28 |
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Family
ID=23157595
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US6510525B1 (ja) |
| JP (1) | JP4843144B2 (ja) |
| TW (1) | TW525051B (ja) |
| WO (1) | WO2000065428A1 (ja) |
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