JPH0962418A - 電力管理機能を備えたマイクロプロセッサ - Google Patents
電力管理機能を備えたマイクロプロセッサInfo
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- JPH0962418A JPH0962418A JP8190162A JP19016296A JPH0962418A JP H0962418 A JPH0962418 A JP H0962418A JP 8190162 A JP8190162 A JP 8190162A JP 19016296 A JP19016296 A JP 19016296A JP H0962418 A JPH0962418 A JP H0962418A
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- power
- microprocessor
- functional unit
- clock
- power control
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- 238000000034 method Methods 0.000 abstract description 18
- 239000000872 buffer Substances 0.000 abstract description 17
- 238000013459 approach Methods 0.000 description 39
- 230000006870 function Effects 0.000 description 19
- 230000007246 mechanism Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 230000004044 response Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000007667 floating Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052987 metal hydride Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- OJIJEKBXJYRIBZ-UHFFFAOYSA-N cadmium nickel Chemical compound [Ni].[Cd] OJIJEKBXJYRIBZ-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000003116 impacting effect Effects 0.000 description 1
- 239000000411 inducer Substances 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- -1 nickel metal hydride Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Power Sources (AREA)
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Abstract
(57)【要約】
【課題】マイクロプロセッサにおける個々の機能ユニッ
トの消費電力をソフトウェアによって制御する方法およ
び装置を提供する。 【解決手段】機能ユニット各々の消費電力を制御する値
を記憶するため各機能ユニットに対応する複数のフィー
ルドを有する電力制御レジスタをマイクロプロセッサに
備える。機能ユニットは、ソフトウェアによって電力制
御レジスタ・フィールドに記憶された値に応じて、その
実行速度を調節し、それによって消費電力が調節され
る。実行速度を制御する方法には、制御レジスタ・フィ
ールドの値に従って、クロックの細分化、機能ユニット
への電力停止、多ポートＲＡＭにおける１つまたは複数
ポートのセンサまたはバッファ・ドライバの動作停止、
機能ユニットからのデータ除去、およびデータ・バス幅
変更が含まれる。
トの消費電力をソフトウェアによって制御する方法およ
び装置を提供する。 【解決手段】機能ユニット各々の消費電力を制御する値
を記憶するため各機能ユニットに対応する複数のフィー
ルドを有する電力制御レジスタをマイクロプロセッサに
備える。機能ユニットは、ソフトウェアによって電力制
御レジスタ・フィールドに記憶された値に応じて、その
実行速度を調節し、それによって消費電力が調節され
る。実行速度を制御する方法には、制御レジスタ・フィ
ールドの値に従って、クロックの細分化、機能ユニット
への電力停止、多ポートＲＡＭにおける１つまたは複数
ポートのセンサまたはバッファ・ドライバの動作停止、
機能ユニットからのデータ除去、およびデータ・バス幅
変更が含まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には電力管
理技術に関するもので、特に、電力管理技術のコンピュ
ータ・システムへの応用に関するものである。
理技術に関するもので、特に、電力管理技術のコンピュ
ータ・システムへの応用に関するものである。
【０００２】
【従来の技術】コンピュータ・システムにおける電力管
理は、ラップトップおよびノートブック型コンピュータ
の出現と共にますます重要となって来ている。これらの
携帯型コンピュータは、通常はニッケル・カドミウム
（ニカド）またはニッケル・メタル・ハイドライド(nic
kel-metal-hydride)のバッテリで動作する。あいにく、
バッテリ技術の進歩は、現在の携帯型コンピュータの電
力需要の増加に歩調を合わすことができなかった。白黒
からカラー表示への移行が、マイクロプロセッサのクロ
ック速度およびメイン・メモリのサイズの増加と共に、
電力需要の大幅な増大をもたらした。
理は、ラップトップおよびノートブック型コンピュータ
の出現と共にますます重要となって来ている。これらの
携帯型コンピュータは、通常はニッケル・カドミウム
（ニカド）またはニッケル・メタル・ハイドライド(nic
kel-metal-hydride)のバッテリで動作する。あいにく、
バッテリ技術の進歩は、現在の携帯型コンピュータの電
力需要の増加に歩調を合わすことができなかった。白黒
からカラー表示への移行が、マイクロプロセッサのクロ
ック速度およびメイン・メモリのサイズの増加と共に、
電力需要の大幅な増大をもたらした。
【０００３】バッテリ寿命を伸ばすため、コンピュータ
・システムはいわゆる「電力管理」技術を取り入れた。
このような技術は、コンピュータ・システム全体の中の
個々のサブシステムの消費電力を減らすことによってシ
ステムの消費電力を最小にすることを試みる。電力管理
機能を備えた従来技術コンピュータ・システム１０の一
例が図１に示されている。このシステム１０は、中央処
理装置（ＣＰＵ）またはマイクロプロセッサ１２、キー
ボード１６、ディスク１８、ディスプレイ２０、メイン
・メモリ・サブシステム２２およびＩ／Ｏサブシステム
２４を含む。ＣＰＵ１２は、バス１４を経由してすべて
のサブシステムに接続している。２つの主要な電力管理
技術がある。第１は、サブシステムのクロック速度を制
御するもので、第２は、例えばアイドル状態のコンポー
ネントの電源の切断のように、サブシステムに供給され
る電力の制御を伴うものである。
・システムはいわゆる「電力管理」技術を取り入れた。
このような技術は、コンピュータ・システム全体の中の
個々のサブシステムの消費電力を減らすことによってシ
ステムの消費電力を最小にすることを試みる。電力管理
機能を備えた従来技術コンピュータ・システム１０の一
例が図１に示されている。このシステム１０は、中央処
理装置（ＣＰＵ）またはマイクロプロセッサ１２、キー
ボード１６、ディスク１８、ディスプレイ２０、メイン
・メモリ・サブシステム２２およびＩ／Ｏサブシステム
２４を含む。ＣＰＵ１２は、バス１４を経由してすべて
のサブシステムに接続している。２つの主要な電力管理
技術がある。第１は、サブシステムのクロック速度を制
御するもので、第２は、例えばアイドル状態のコンポー
ネントの電源の切断のように、サブシステムに供給され
る電力の制御を伴うものである。
【０００４】従来技術において周知の通り、ＣＭＯＳ集
積回路（ＩＣ）の消費電力は、ＩＣのスイッチ頻度に直
接比例し、このスイッチ頻度は、ＩＣに提供されるクロ
ック速度によって制御される。従って、クロック速度を
調整することによって、ＩＣによって消費される電力を
低減させることができる。システム１０は、このような
利点を活かして、種々のサブシステムに供給されるクロ
ック信号を一定の条件の下で減少または停止させる。こ
の条件は、典型的には、サブシステムが所定の時間アイ
ドルであるということである。その活動の監視は、マイ
クロプロセッサによって所定のメモリ位置の書き込みま
たは読み取りを検出することによって行われる。そのよ
うなメモリ活動が所定の時間間隔の間発生しなかった場
合、マイクロプロセッサは、システムへの影響なしにサ
ブシステムを安全に閉じることができると仮定する。
積回路（ＩＣ）の消費電力は、ＩＣのスイッチ頻度に直
接比例し、このスイッチ頻度は、ＩＣに提供されるクロ
ック速度によって制御される。従って、クロック速度を
調整することによって、ＩＣによって消費される電力を
低減させることができる。システム１０は、このような
利点を活かして、種々のサブシステムに供給されるクロ
ック信号を一定の条件の下で減少または停止させる。こ
の条件は、典型的には、サブシステムが所定の時間アイ
ドルであるということである。その活動の監視は、マイ
クロプロセッサによって所定のメモリ位置の書き込みま
たは読み取りを検出することによって行われる。そのよ
うなメモリ活動が所定の時間間隔の間発生しなかった場
合、マイクロプロセッサは、システムへの影響なしにサ
ブシステムを安全に閉じることができると仮定する。
【０００５】システム１０は、また、マイクロプロセッ
サ１２によって個別に制御可能な５つのスイッチＳ１−
Ｓ５を含む。これらのスイッチは、対応するサブシステ
ムに供給される電力、または、それらに供給されるクロ
ック周波数を制御することができる。スイッチがクロッ
ク周波数を制御する場合には、クロック分割回路（図示
されていない）によってクロック信号を典型的には２の
倍数で分割するかまたはクロック周波数をゼロにする。
所定時間のアイドルを検出した後、マイクロプロセッサ
１２は、マイクロプロセッサとスイッチの間を連結する
線２６のような対応する線上に信号を出すことによって
スイッチＳ３のようなスイッチをオンに設定する。これ
によって、該スイッチが適切な状態に切り替わり、クロ
ックまたは電力が調節されることとなる。サブシステム
が活動的になると、マイクロプロセッサ１２は、該信号
をオフに設定し、これによってその状態が通常に戻り、
クロック周波数が通常の動作周波数に設定されるか、ま
たは電力がサブシステムに再供給される。
サ１２によって個別に制御可能な５つのスイッチＳ１−
Ｓ５を含む。これらのスイッチは、対応するサブシステ
ムに供給される電力、または、それらに供給されるクロ
ック周波数を制御することができる。スイッチがクロッ
ク周波数を制御する場合には、クロック分割回路（図示
されていない）によってクロック信号を典型的には２の
倍数で分割するかまたはクロック周波数をゼロにする。
所定時間のアイドルを検出した後、マイクロプロセッサ
１２は、マイクロプロセッサとスイッチの間を連結する
線２６のような対応する線上に信号を出すことによって
スイッチＳ３のようなスイッチをオンに設定する。これ
によって、該スイッチが適切な状態に切り替わり、クロ
ックまたは電力が調節されることとなる。サブシステム
が活動的になると、マイクロプロセッサ１２は、該信号
をオフに設定し、これによってその状態が通常に戻り、
クロック周波数が通常の動作周波数に設定されるか、ま
たは電力がサブシステムに再供給される。
【０００６】いずれにせよ、典型的には、マイクロプロ
セッサがサブシステムを起動させるかまたは「目覚め」
させた後、サブシステムは直ちに使用可能になる。従っ
て、マイクロプロセッサ１２は、サブシステムが再び完
全に機能的になるまであらかじめ決められた時間量待た
なければならない。このような動作は、典型的には、非
マスク型割り込みによって起動される割り込みサービス
・ルーチンによって取り扱われる。次に、割込みサービ
ス・ルーチンは、サブシステムをアクセスしようとした
システム・レベル・アプリケーションへ制御を移す前
に、サブシステムが操作可能であることを確認する。そ
のようなシステムには、インテル社のIntel486SL、Adva
nced Micro Devices社のAM386DY-LVおよびChipset Tech
nologies社のSuperstateなどのシステム管理アーキテク
チャによって実施されているシステムがある。
セッサがサブシステムを起動させるかまたは「目覚め」
させた後、サブシステムは直ちに使用可能になる。従っ
て、マイクロプロセッサ１２は、サブシステムが再び完
全に機能的になるまであらかじめ決められた時間量待た
なければならない。このような動作は、典型的には、非
マスク型割り込みによって起動される割り込みサービス
・ルーチンによって取り扱われる。次に、割込みサービ
ス・ルーチンは、サブシステムをアクセスしようとした
システム・レベル・アプリケーションへ制御を移す前
に、サブシステムが操作可能であることを確認する。そ
のようなシステムには、インテル社のIntel486SL、Adva
nced Micro Devices社のAM386DY-LVおよびChipset Tech
nologies社のSuperstateなどのシステム管理アーキテク
チャによって実施されているシステムがある。
【０００７】これらの技術のすべては、個々のサブシス
テムの電力を減らすことに焦点を当てている。（図１に
示されているような）マイクロプロセッサのクロック速
度を減少させることができるにもかかわらず、そのよう
な技術は、マイクロプロセッサ自身によって浪費される
電力に対する非常にきめの粗いレベルの制御を行う。更
に、クロック周波数を減じることは、システム処理能力
の比例的減退を招来する。マイクロプロセッサ１２は、
バス活動を監視する若干の内部論理部を除いてスリープ
に入る。
テムの電力を減らすことに焦点を当てている。（図１に
示されているような）マイクロプロセッサのクロック速
度を減少させることができるにもかかわらず、そのよう
な技術は、マイクロプロセッサ自身によって浪費される
電力に対する非常にきめの粗いレベルの制御を行う。更
に、クロック周波数を減じることは、システム処理能力
の比例的減退を招来する。マイクロプロセッサ１２は、
バス活動を監視する若干の内部論理部を除いてスリープ
に入る。
【０００８】いくつかのその他のアプローチは、システ
ム・レベルというよりむしろマイクロプロセッサまたは
「チップ」レベルにおける電力管理に焦点を置いた。そ
のようなチップ・レベルのアプローチは、命令ストリー
ムの中で動的に命令を「感知」し、それらの命令を実行
するために必要とされるチップの全体または部分を閉鎖
する。ＩＢＭ、モトローラおよびとアップル・コンピュ
ータによる共同開発のＰｏｗｅｒＰＣマイクロプロセッ
サは、そのようなアプローチを使用する。ＰｏｗｅｒＰ
Ｃにおいては、次の４つの異なる電力状態がある。すな
わち、Full On(フル活動)、Doze(まどろみ)、Nap(うた
た寝)およびSleep(睡眠)である。ＰｏｗｅｒＰＣアーキ
テクチャは、チップがこれら４つのモードのどのモード
に置かれるかを指定するレジスタを含む。ソフトウェア
典型的にはオペレーティング・システムは、このレジス
タに該当する値を書き込むことによってそのモードを設
定する。「Full On(フル活動)」電力モードに設定され
ると、ＰｏｗｅｒＰＣマイクロプロセッサは、現在の命
令を実行する上で必要でない機能ユニットからクロック
をはずすかゲートすることによってそれらの機能ユニッ
トを使用停止にする。「Doze(まどろみ)」モードでは、
「Full On(フル活動)」モードの場合と同様の方法で、
バス監視論理回路および基礎時間減衰計を除いて、すべ
ての機能ユニットが使用停止にされる。「Nap(うたた
寝)」モードでは、バス監視論理回路も使用停止にされ
る。最も電力消費の少ない「Sleep(睡眠)」モードで
は、システム・クロック（ＳＹＳＣＬＫ）は取り除か
れ、フェーズ・ロック・ループ（ＰＬＬ）が使用停止に
される。
ム・レベルというよりむしろマイクロプロセッサまたは
「チップ」レベルにおける電力管理に焦点を置いた。そ
のようなチップ・レベルのアプローチは、命令ストリー
ムの中で動的に命令を「感知」し、それらの命令を実行
するために必要とされるチップの全体または部分を閉鎖
する。ＩＢＭ、モトローラおよびとアップル・コンピュ
ータによる共同開発のＰｏｗｅｒＰＣマイクロプロセッ
サは、そのようなアプローチを使用する。ＰｏｗｅｒＰ
Ｃにおいては、次の４つの異なる電力状態がある。すな
わち、Full On(フル活動)、Doze(まどろみ)、Nap(うた
た寝)およびSleep(睡眠)である。ＰｏｗｅｒＰＣアーキ
テクチャは、チップがこれら４つのモードのどのモード
に置かれるかを指定するレジスタを含む。ソフトウェア
典型的にはオペレーティング・システムは、このレジス
タに該当する値を書き込むことによってそのモードを設
定する。「Full On(フル活動)」電力モードに設定され
ると、ＰｏｗｅｒＰＣマイクロプロセッサは、現在の命
令を実行する上で必要でない機能ユニットからクロック
をはずすかゲートすることによってそれらの機能ユニッ
トを使用停止にする。「Doze(まどろみ)」モードでは、
「Full On(フル活動)」モードの場合と同様の方法で、
バス監視論理回路および基礎時間減衰計を除いて、すべ
ての機能ユニットが使用停止にされる。「Nap(うたた
寝)」モードでは、バス監視論理回路も使用停止にされ
る。最も電力消費の少ない「Sleep(睡眠)」モードで
は、システム・クロック（ＳＹＳＣＬＫ）は取り除か
れ、フェーズ・ロック・ループ（ＰＬＬ）が使用停止に
される。
【０００９】インテル社によって製作されたペンティア
ム・マイクロプロセッサは、同様のアプローチを使用し
てその内部浮動小数点機構の消費電力を減らしている。
ペンティアムは、動的に現在の命令を感知して、浮動小
数点活動が存在しない時、すなわち、浮動小数点命令が
浮動小数点機構に送られていない時、その機構に対する
クロックを遮断する。
ム・マイクロプロセッサは、同様のアプローチを使用し
てその内部浮動小数点機構の消費電力を減らしている。
ペンティアムは、動的に現在の命令を感知して、浮動小
数点活動が存在しない時、すなわち、浮動小数点命令が
浮動小数点機構に送られていない時、その機構に対する
クロックを遮断する。
【００１０】発明名称が"Method and Apparatus for Pl
acing an Integrated Circuit Chipin a Reduced Power
Consumption State"であるVolk氏に付与された米国特
許第5,388,265号は、特定のチップ活動がないことを検
出する場合にそのチップ全体への電力供給を動的に遮断
する点を除いて、同様のアプローチを使用する。その電
力遮断は、活動を監視する専用のハードウェアによって
実行され、チップ全体の電力消費を節約する。発明名
称"Microprocessor having Built-in SynchronousMemor
y with Power-Saving Feature"であるShiraishi氏その
他に付与された米国特許第5,276,889号は、チップ搭載
同期メモリの電力消費を減少させるため、メモリが現在
実行中の命令にとって必要とされない場合該メモリを使
用停止にする。命令デコーダが、命令ストリームを動的
に監視して、メモリを使用しない命令が実行される時メ
モリへの電力供給を停止するためメモリ・イネーブル信
号をオフにする。
acing an Integrated Circuit Chipin a Reduced Power
Consumption State"であるVolk氏に付与された米国特
許第5,388,265号は、特定のチップ活動がないことを検
出する場合にそのチップ全体への電力供給を動的に遮断
する点を除いて、同様のアプローチを使用する。その電
力遮断は、活動を監視する専用のハードウェアによって
実行され、チップ全体の電力消費を節約する。発明名
称"Microprocessor having Built-in SynchronousMemor
y with Power-Saving Feature"であるShiraishi氏その
他に付与された米国特許第5,276,889号は、チップ搭載
同期メモリの電力消費を減少させるため、メモリが現在
実行中の命令にとって必要とされない場合該メモリを使
用停止にする。命令デコーダが、命令ストリームを動的
に監視して、メモリを使用しない命令が実行される時メ
モリへの電力供給を停止するためメモリ・イネーブル信
号をオフにする。
【００１１】これらの「動的」アプローチが持つ問題点
は、それらが命令ストリームを監視して検出するための
負荷をハードウェアに課すことである。これは、高度な
パイプライン方式のマイクロプロセッサにおいてクロッ
ク周期を遅くさせる可能性がある。加えて、ハードウェ
アにとって、特定の命令が発せられようとしているのか
否かを前もって判断することが困難である。検出回路
は、命令バッファの待ち行列に入れられた命令をチェッ
クすることはできるが、この形態でも、先行して警告で
きるのは限られた命令数だけである。このような先行警
告では、命令が実行される前に機能ユニットを完全に使
用できないようにするには不充分なことがある。また、
機能ユニットを目覚めさせるため、パイプライン処理を
減速させる必要がある。
は、それらが命令ストリームを監視して検出するための
負荷をハードウェアに課すことである。これは、高度な
パイプライン方式のマイクロプロセッサにおいてクロッ
ク周期を遅くさせる可能性がある。加えて、ハードウェ
アにとって、特定の命令が発せられようとしているのか
否かを前もって判断することが困難である。検出回路
は、命令バッファの待ち行列に入れられた命令をチェッ
クすることはできるが、この形態でも、先行して警告で
きるのは限られた命令数だけである。このような先行警
告では、命令が実行される前に機能ユニットを完全に使
用できないようにするには不充分なことがある。また、
機能ユニットを目覚めさせるため、パイプライン処理を
減速させる必要がある。
【００１２】別のアプローチが、Perry氏その他に付与
の特許名称"Power Conservation inMicroprocessor Con
trolled Devices."である米国特許第5,142,684号に記載
されている。このアプローチは、２つのプロセッサを使
用する。すなわち、１つは、可変速度でフォアグランド
・タスクを実行させる高速プロセッサで、他方はバック
グラウンド・タスクを実行する低速プロセッサである。
低速プロセッサは、処理量の多いフォアグランド・タス
クがスケジュールされる時のみ高速プロセッサを起動す
る。この形態では、大部分のタスクに関しては低速プロ
セッサを使用し、必要な場合にのみ高速従って電力消費
の多いプロセッサを使用することによって、電力を節約
する。更に別のレベルの電源制御がソフトウェアによっ
て提供される。高速プロセッサ・クロックのクロック速
度を制御するクロック制御コードが各サブルーチンに組
み込まれる。高速プロセッサはこのコードを読み、アプ
リケーション特有集積回路（すなわちＡＳＩＣ）へその
コードを書き出す。ＡＳＩＣは、そのコードの値に依存
する所定量だけ高速クロックを分断する。このようにし
て、タスク全体が所与のクロック速度で実行される。こ
のアプローチが持つ問題は、追加費用と複雑性を設計に
加える第２のプロセッサを必要とする点である。
の特許名称"Power Conservation inMicroprocessor Con
trolled Devices."である米国特許第5,142,684号に記載
されている。このアプローチは、２つのプロセッサを使
用する。すなわち、１つは、可変速度でフォアグランド
・タスクを実行させる高速プロセッサで、他方はバック
グラウンド・タスクを実行する低速プロセッサである。
低速プロセッサは、処理量の多いフォアグランド・タス
クがスケジュールされる時のみ高速プロセッサを起動す
る。この形態では、大部分のタスクに関しては低速プロ
セッサを使用し、必要な場合にのみ高速従って電力消費
の多いプロセッサを使用することによって、電力を節約
する。更に別のレベルの電源制御がソフトウェアによっ
て提供される。高速プロセッサ・クロックのクロック速
度を制御するクロック制御コードが各サブルーチンに組
み込まれる。高速プロセッサはこのコードを読み、アプ
リケーション特有集積回路（すなわちＡＳＩＣ）へその
コードを書き出す。ＡＳＩＣは、そのコードの値に依存
する所定量だけ高速クロックを分断する。このようにし
て、タスク全体が所与のクロック速度で実行される。こ
のアプローチが持つ問題は、追加費用と複雑性を設計に
加える第２のプロセッサを必要とする点である。
【００１３】
【発明が解決しようとする課題】このように、上述のよ
うな従来技術の問題点を持たない電力管理機構を備えた
マイクロプロセッサの必要性が存在する。
うな従来技術の問題点を持たない電力管理機構を備えた
マイクロプロセッサの必要性が存在する。
【００１４】
【課題を解決するための手段】改善された電力管理機構
を含むマイクロプロセッサが提供される。該マイクロプ
ロセッサは、マイクロプロセッサの範囲内の個々の機能
ユニットの消費電力を個別に制御するため、複数のフィ
ールドを有する電力制御レジスタを備える。機能ユニッ
トが将来必要とされるか否かを判断するため将来を見通
すことができる能力を持つソフトウェアによって、電力
制御レジスタ・フィールドは設定される。これによっ
て、マイクロプロセッサは、特定の機能ユニットが現在
実行中のソフトウェアによって必要とされないとソフト
ウェアが判断すると、機能ユニットの任意の１つを遮断
またはその実行速度を調節することができる。これは、
命令活動を動的に検出し解読するタスクの負荷をハード
ウェアからソフトウェアへ移すものである。加えて、ソ
フトウェア制御によって、ハードウェアでは可能でない
電力管理機能を可能にする。例えば、電力を節約するた
め、ソフトウェアは、特定ブロックのコードを実行して
いる間、ブランチ予測ハードウェアを動作停止にするこ
とができる。ソフトウェアは、また、特定ブロックのコ
ードが完全に内部キャッシュの範囲内でまかなわれると
予測される場合、メイン・メモリに対する外部バス・イ
ンターフェースを遮断または低速化することができる。
ソフトウェアは、ハードウェアには利用することができ
ない知識を備えることができるので、処理能力に対する
影響の最も少ない電力管理意思決定を効果的に行うこと
ができる。
を含むマイクロプロセッサが提供される。該マイクロプ
ロセッサは、マイクロプロセッサの範囲内の個々の機能
ユニットの消費電力を個別に制御するため、複数のフィ
ールドを有する電力制御レジスタを備える。機能ユニッ
トが将来必要とされるか否かを判断するため将来を見通
すことができる能力を持つソフトウェアによって、電力
制御レジスタ・フィールドは設定される。これによっ
て、マイクロプロセッサは、特定の機能ユニットが現在
実行中のソフトウェアによって必要とされないとソフト
ウェアが判断すると、機能ユニットの任意の１つを遮断
またはその実行速度を調節することができる。これは、
命令活動を動的に検出し解読するタスクの負荷をハード
ウェアからソフトウェアへ移すものである。加えて、ソ
フトウェア制御によって、ハードウェアでは可能でない
電力管理機能を可能にする。例えば、電力を節約するた
め、ソフトウェアは、特定ブロックのコードを実行して
いる間、ブランチ予測ハードウェアを動作停止にするこ
とができる。ソフトウェアは、また、特定ブロックのコ
ードが完全に内部キャッシュの範囲内でまかなわれると
予測される場合、メイン・メモリに対する外部バス・イ
ンターフェースを遮断または低速化することができる。
ソフトウェアは、ハードウェアには利用することができ
ない知識を備えることができるので、処理能力に対する
影響の最も少ない電力管理意思決定を効果的に行うこと
ができる。
【００１５】機能ユニットは、電力制御レジスタの対応
するフィールドに応じて、そこに記憶されている値に対
応するように実行速度を調節する。実行速度は、多くの
異なる方法で制御することができる。第１に、機能ユニ
ットに提供されるクロック信号を、電力制御レジスタ・
フィールドに対応して分断することができる。これは、
機能ユニットがＩ／Ｏ装置であるような場合には機能ユ
ニットのレベルで、さもなければマイクロプロセッサ全
体のグローバルなレベルでも実施することができる。第
２に、電力制御レジスタ・フィールドに対応して機能ユ
ニットへの電力供給を停止させることによって、機能ユ
ニットの実行速度を調節することができる。これは、機
能ユニットと接地の間に、あるいは別の形態では機能ユ
ニットと供給電圧（Ｖｄｄ）の間に、ゲーティング・ト
ランジスタを配置することによって実施することができ
る。第３のアプローチでは、機能ユニットが多ポート型
ランダム・アクセス・メモリ(ＲＡＭ)である場合、電力
制御レジスタ・フィールドに対応して、該ＲＡＭの１つ
または複数のポートのセンサおよびバッファ・ドライバ
を使用停止にする。ポートの１つを使用停止にすること
によって、電力が少なくなるので、多ポートＲＡＭのス
ループットまたは実行速度は低下する。第４のより一般
的なアプローチは、制御レジスタ・フィールドに応じ
て、機能ユニットからデータを取り除くものである。こ
れは、データ・バスと機能ユニットの間に配置された３
態バッファを使用停止にすることによって達成される。
更に別のアプローチでは、電力制御レジスタ・フィール
ドを用いて、３２ビットと６４ビットの外部インターフ
ェースの間で切り換えを行いＩ／Ｏ装置の電力を減少さ
せることができる。上記列挙したアプローチは可能なも
ののすべてではないが、マイクロプロセッサの内部電力
管理に対するソフトウェア・アプローチの能力を例証す
るものである。
するフィールドに応じて、そこに記憶されている値に対
応するように実行速度を調節する。実行速度は、多くの
異なる方法で制御することができる。第１に、機能ユニ
ットに提供されるクロック信号を、電力制御レジスタ・
フィールドに対応して分断することができる。これは、
機能ユニットがＩ／Ｏ装置であるような場合には機能ユ
ニットのレベルで、さもなければマイクロプロセッサ全
体のグローバルなレベルでも実施することができる。第
２に、電力制御レジスタ・フィールドに対応して機能ユ
ニットへの電力供給を停止させることによって、機能ユ
ニットの実行速度を調節することができる。これは、機
能ユニットと接地の間に、あるいは別の形態では機能ユ
ニットと供給電圧（Ｖｄｄ）の間に、ゲーティング・ト
ランジスタを配置することによって実施することができ
る。第３のアプローチでは、機能ユニットが多ポート型
ランダム・アクセス・メモリ(ＲＡＭ)である場合、電力
制御レジスタ・フィールドに対応して、該ＲＡＭの１つ
または複数のポートのセンサおよびバッファ・ドライバ
を使用停止にする。ポートの１つを使用停止にすること
によって、電力が少なくなるので、多ポートＲＡＭのス
ループットまたは実行速度は低下する。第４のより一般
的なアプローチは、制御レジスタ・フィールドに応じ
て、機能ユニットからデータを取り除くものである。こ
れは、データ・バスと機能ユニットの間に配置された３
態バッファを使用停止にすることによって達成される。
更に別のアプローチでは、電力制御レジスタ・フィール
ドを用いて、３２ビットと６４ビットの外部インターフ
ェースの間で切り換えを行いＩ／Ｏ装置の電力を減少さ
せることができる。上記列挙したアプローチは可能なも
ののすべてではないが、マイクロプロセッサの内部電力
管理に対するソフトウェア・アプローチの能力を例証す
るものである。
【００１６】本発明の別の１つの側面において、マイク
ロプロセッサは、クロック・サイクルの単位で電力待ち
時間値（すなわちＰＬＶ−Power Latency Valueの頭文
字）を記憶する電力待ち時間レジスタを含む。ソフトウ
ェアが、電力制御レジスタにある１つの値を書き込むこ
とによって機能ユニットを「目覚めさせる(wake up)」
命令（すなわち機能ユニットの活動、従って電力消費レ
ベルを増加させる命令）を発する場合、該機能ユニット
は、実際に使用可能となるまで一定のサイクル数を要す
る。ＰＬＶ値は、当該機能ユニットに関して目覚ましに
要するサイクル数に関するソフトウェアによる仮定を表
す。このことは、当該機能ユニットの電力待ち時間レジ
スタが書き込まれた後ＰＬＶのサイクル数の間、当該機
能ユニットに関連する命令が命令ストリームに存在しな
いことが保証されることを意味する。機能ユニットが使
用可能になるまでに要する「実際の」サイクル数（以下
Actual Latency Valueの頭文字をとってＡＬＶと呼ぶ）
は機能ユニットに記憶されていて、このＡＬＶ値がＰＬ
Ｖ値と比較される。機能ユニットがＰＬＶサイクル数よ
り早く使用可能となれば、アクションをとる必要はな
い。ＰＬＶサイクル数より長くかかる場合は、その機能
ユニットが使用可能になるまで別の実行機能ユニットを
停止させる停止信号を発する。従って、電力待ち時間レ
ジスタは、機能ユニットからの応答を必要とする命令を
監視するため低消費電力状態にある時命令ストリームを
動的に監視する必要性から機能ユニットを解放する。こ
の構成の場合、動的に命令を感知する実施形態に比較し
て複雑性は非常に小さい。本発明の好ましい実施形態に
おいて、上記機能を実施するため、２つの減分カウンタ
およびいくつかの関連組合せ回路が必要とされる。
ロプロセッサは、クロック・サイクルの単位で電力待ち
時間値（すなわちＰＬＶ−Power Latency Valueの頭文
字）を記憶する電力待ち時間レジスタを含む。ソフトウ
ェアが、電力制御レジスタにある１つの値を書き込むこ
とによって機能ユニットを「目覚めさせる(wake up)」
命令（すなわち機能ユニットの活動、従って電力消費レ
ベルを増加させる命令）を発する場合、該機能ユニット
は、実際に使用可能となるまで一定のサイクル数を要す
る。ＰＬＶ値は、当該機能ユニットに関して目覚ましに
要するサイクル数に関するソフトウェアによる仮定を表
す。このことは、当該機能ユニットの電力待ち時間レジ
スタが書き込まれた後ＰＬＶのサイクル数の間、当該機
能ユニットに関連する命令が命令ストリームに存在しな
いことが保証されることを意味する。機能ユニットが使
用可能になるまでに要する「実際の」サイクル数（以下
Actual Latency Valueの頭文字をとってＡＬＶと呼ぶ）
は機能ユニットに記憶されていて、このＡＬＶ値がＰＬ
Ｖ値と比較される。機能ユニットがＰＬＶサイクル数よ
り早く使用可能となれば、アクションをとる必要はな
い。ＰＬＶサイクル数より長くかかる場合は、その機能
ユニットが使用可能になるまで別の実行機能ユニットを
停止させる停止信号を発する。従って、電力待ち時間レ
ジスタは、機能ユニットからの応答を必要とする命令を
監視するため低消費電力状態にある時命令ストリームを
動的に監視する必要性から機能ユニットを解放する。こ
の構成の場合、動的に命令を感知する実施形態に比較し
て複雑性は非常に小さい。本発明の好ましい実施形態に
おいて、上記機能を実施するため、２つの減分カウンタ
およびいくつかの関連組合せ回路が必要とされる。
【００１７】ソフトウェアは、機能ユニットを目覚めさ
せる命令のスケジュールを制御することによって、特定
の目標チップについてＡＬＶ値よりＰＬＶ値が大きくな
るようにすることができる。機能ユニットの電力遮断に
関する異なる方法を使用し、異なるＡＬＶ値を持つチッ
プ実施形態も可能である。上述のメカニズムは、コード
に変更を加えない同一のソフトウェアをエラーなしです
なわち互換性を保ちながら異なる実現形態上で正確に実
行させることを可能にする。更に、特定の実施形態に関
する機能ユニットの電力停止を最適化するため、該特定
実施形態のＡＬＶ値をソフトウェアによって調べること
もできる。
せる命令のスケジュールを制御することによって、特定
の目標チップについてＡＬＶ値よりＰＬＶ値が大きくな
るようにすることができる。機能ユニットの電力遮断に
関する異なる方法を使用し、異なるＡＬＶ値を持つチッ
プ実施形態も可能である。上述のメカニズムは、コード
に変更を加えない同一のソフトウェアをエラーなしです
なわち互換性を保ちながら異なる実現形態上で正確に実
行させることを可能にする。更に、特定の実施形態に関
する機能ユニットの電力停止を最適化するため、該特定
実施形態のＡＬＶ値をソフトウェアによって調べること
もできる。
【００１８】上記発明の課題を解決する手段として、本
発明は、複数の機能ユニット、各々が１つの機能ユニッ
トに対応し１つの値を記憶する複数のフィールドを有す
る電力制御レジスタ、および、各機能ユニットによって
消費される電力量を決定するため、各機能ユニットに対
応する上記フィールドに記憶された値に応じて各機能ユ
ニットの実行速度を調節する手段を持つ電力管理機能を
備えたマイクロプロセッサを含む。
発明は、複数の機能ユニット、各々が１つの機能ユニッ
トに対応し１つの値を記憶する複数のフィールドを有す
る電力制御レジスタ、および、各機能ユニットによって
消費される電力量を決定するため、各機能ユニットに対
応する上記フィールドに記憶された値に応じて各機能ユ
ニットの実行速度を調節する手段を持つ電力管理機能を
備えたマイクロプロセッサを含む。
【００１９】
【発明の実施の形態】図２は、本発明に従うマイクロプ
ロセッサ１００のブロック図である。本明細書において
使用するマイクロプロセッサという用語は、所与のタス
クを遂行するため、マイクロコードであろうと目的コー
ドであろうがいずれかの形態の命令を実行するＩＣを指
す。従って、該マイクロプロセッサは、従来型のＣＰＵ
の他、デジタル信号プロセッサ(ＤＳＰ)、マイクロコン
トローラ、コプロセッサ、データ変換器その他を含む。
該マイクロプロセッサは、特定の機能を遂行するように
構成された一群の（組合せまたは逐次）論理機構として
定義される。それらに含められる典型的機能ユニットに
は、整数加減乗除の各演算、浮動小数点加減乗除の各演
算およびロード／ストアを実行する機能ユニットがあ
る。また、その他の機能ユニットとして、入出力（Ｉ／
０）機構、マルチメディア装置、多ポート・キャッシュ
・メモリ機構、レジスタ・ファイル、命令ディスパッチ
機構、ブランチ予測機構、レジスタ保存エンジン、デー
タ・バスがあり、また、特定の機能またはタスクを遂行
する専用装置も含まれる。
ロセッサ１００のブロック図である。本明細書において
使用するマイクロプロセッサという用語は、所与のタス
クを遂行するため、マイクロコードであろうと目的コー
ドであろうがいずれかの形態の命令を実行するＩＣを指
す。従って、該マイクロプロセッサは、従来型のＣＰＵ
の他、デジタル信号プロセッサ(ＤＳＰ)、マイクロコン
トローラ、コプロセッサ、データ変換器その他を含む。
該マイクロプロセッサは、特定の機能を遂行するように
構成された一群の（組合せまたは逐次）論理機構として
定義される。それらに含められる典型的機能ユニットに
は、整数加減乗除の各演算、浮動小数点加減乗除の各演
算およびロード／ストアを実行する機能ユニットがあ
る。また、その他の機能ユニットとして、入出力（Ｉ／
０）機構、マルチメディア装置、多ポート・キャッシュ
・メモリ機構、レジスタ・ファイル、命令ディスパッチ
機構、ブランチ予測機構、レジスタ保存エンジン、デー
タ・バスがあり、また、特定の機能またはタスクを遂行
する専用装置も含まれる。
【００２０】これら機能ユニット（Functional Unitの
頭文字をとって以下ＦＵと略称する場合がある）は、種
々の機能ユニットにデータ、アドレスおよび制御情報を
提供するバス１０２および１０４によって相互に接続さ
れる。電力制御レジスタ１０６もまたマイクロプロセッ
サ１００に含められる。電力制御レジスタ１０６は、値
を記憶するための複数のフィールドを含む。これらの値
は、製造工程で設定される場合もあり、あるいはまたソ
フトウェアによって設定されることもある。各フィール
ドは、それぞれの機能ユニットに対応する。フィールド
１０８のような各電力制御レジスタ・フィールドは、対
応する機能ユニットの実行速度従って消費電力を調節す
る。この制御は、後述する種々の形態で実行される。電
力制御レジスタの各フィールドはバスを経由して対応す
る機能ユニットに接続する。例えば、バス１１０はフィ
ールド１０８を機能ユニットＦＵ1に接続してそのフィ
ールドに記憶されている値を当該機能ユニットに提供す
る。バス１１２、１１４および１１６は、同様に、それ
ぞれの電力制御レジスタのフィールドの内容を対応する
機能ユニットに提供する。電力制御レジスタ１０６は、
また、どの機能ユニットにも接続していない付加的フィ
ールドを含むこともできる。それらのフィールドは、マ
イクロプロセッサ・アーキテクチャの将来の拡張、ある
いは、マイクロプロセッサ１００の全域的電力管理制御
に備えるものである。そのようなフィールドのビット幅
は、要求される制御の分解能に従う。
頭文字をとって以下ＦＵと略称する場合がある）は、種
々の機能ユニットにデータ、アドレスおよび制御情報を
提供するバス１０２および１０４によって相互に接続さ
れる。電力制御レジスタ１０６もまたマイクロプロセッ
サ１００に含められる。電力制御レジスタ１０６は、値
を記憶するための複数のフィールドを含む。これらの値
は、製造工程で設定される場合もあり、あるいはまたソ
フトウェアによって設定されることもある。各フィール
ドは、それぞれの機能ユニットに対応する。フィールド
１０８のような各電力制御レジスタ・フィールドは、対
応する機能ユニットの実行速度従って消費電力を調節す
る。この制御は、後述する種々の形態で実行される。電
力制御レジスタの各フィールドはバスを経由して対応す
る機能ユニットに接続する。例えば、バス１１０はフィ
ールド１０８を機能ユニットＦＵ1に接続してそのフィ
ールドに記憶されている値を当該機能ユニットに提供す
る。バス１１２、１１４および１１６は、同様に、それ
ぞれの電力制御レジスタのフィールドの内容を対応する
機能ユニットに提供する。電力制御レジスタ１０６は、
また、どの機能ユニットにも接続していない付加的フィ
ールドを含むこともできる。それらのフィールドは、マ
イクロプロセッサ・アーキテクチャの将来の拡張、ある
いは、マイクロプロセッサ１００の全域的電力管理制御
に備えるものである。そのようなフィールドのビット幅
は、要求される制御の分解能に従う。
【００２１】マイクロプロセッサ１００は、また、待ち
時間制御レジスタ１１８を含む。このレジスタ１１８
も、各々が１つの機能ユニットに対応する複数のフィー
ルドを含む。電力制御レジスタ・フィールドの場合と同
様に、待ち時間制御レジスタのフィールドの内容は、バ
ス１２０、１２２、１２４および１２６経由でそれぞれ
の機能ユニットへ提供される。図１０および図１１を参
照して後述するように、待ち時間制御レジスタ・フィー
ルドに記憶される値は、対応する電力制御レジスタ・フ
ィールドに所定の値を書き込むことによって機能ユニッ
トに再び電力が供給された後機能ユニットが完全に作動
する状態になるまでに要するクロック・サイクル数に関
する（コンパイラによって設定される）仮定値に対応す
る。待ち時間制御レジスタ・フィールドの動作の詳細は
後述する。
時間制御レジスタ１１８を含む。このレジスタ１１８
も、各々が１つの機能ユニットに対応する複数のフィー
ルドを含む。電力制御レジスタ・フィールドの場合と同
様に、待ち時間制御レジスタのフィールドの内容は、バ
ス１２０、１２２、１２４および１２６経由でそれぞれ
の機能ユニットへ提供される。図１０および図１１を参
照して後述するように、待ち時間制御レジスタ・フィー
ルドに記憶される値は、対応する電力制御レジスタ・フ
ィールドに所定の値を書き込むことによって機能ユニッ
トに再び電力が供給された後機能ユニットが完全に作動
する状態になるまでに要するクロック・サイクル数に関
する（コンパイラによって設定される）仮定値に対応す
る。待ち時間制御レジスタ・フィールドの動作の詳細は
後述する。
【００２２】図３には、機能ユニットの実行速度従って
電力消費を低下させる第１のアプローチが示されてい
る。このアプローチでは、クロック発振器１３０に接続
するクロック分割器１２８が、クロック発振器によって
生成されたマスタ・クロック信号(MASTER_CLOCK)を分割
する。クロック分割器は、マスタ・クロック(MASTER_CL
OCK)を受け取って、刻時ツリー１３２を介してマイクロ
プロセッサの各部へ分配されるシステム・クロック(SYS
TEM_CLOCK)を生成する。刻時ツリー１３２は、マイクロ
プロセッサ全体にわたってクロック遅延およびクロック
片寄りを最小限にとどめるため（従来技術の）複数のク
ロック・バッファ１３４、１３６および１３８を含む。
電力消費を低下させる第１のアプローチが示されてい
る。このアプローチでは、クロック発振器１３０に接続
するクロック分割器１２８が、クロック発振器によって
生成されたマスタ・クロック信号(MASTER_CLOCK)を分割
する。クロック分割器は、マスタ・クロック(MASTER_CL
OCK)を受け取って、刻時ツリー１３２を介してマイクロ
プロセッサの各部へ分配されるシステム・クロック(SYS
TEM_CLOCK)を生成する。刻時ツリー１３２は、マイクロ
プロセッサ全体にわたってクロック遅延およびクロック
片寄りを最小限にとどめるため（従来技術の）複数のク
ロック・バッファ１３４、１３６および１３８を含む。
【００２３】クロック分割器１２８は、電力制御レジス
タのグロ―バル・フィールド(FUG)１４０に接続してそ
こに記憶された値を受け取る。このグローバル・レジス
タ・フィールド１４０は、特定の機能ユニット専用のも
のではなく、すべての機能ユニットに供給されるクロッ
ク周波数を制御することによってすべての機能ユニット
の実行速度を調節する。フィールド１４０に記憶された
値が、バス１４２を経由してクロック分割器１２８へ提
供される。クロック分割器は、電力制御レジスタ・フィ
ールドに記憶された値に応じてマスタ・クロック信号を
細分する。マスタ・クロック信号が分割される度合い
は、レジスタ・フィールド１４０のビット数に依存す
る。好ましい実施形態においては、クロック分割器は、
フィールド１４０に記憶された値に応じて(例えば1/2,
1/3, 1/4 ... 1/16のような）整数比率でマスタ・クロ
ック信号を分割する。分解能の量は、電力制御レジスタ
・フィールドのビット数の関数であって、設計者によっ
て設定されることができる。また、予め定めた値を使用
してマスタ・クロック信号をゼロに分割することもでき
る。
タのグロ―バル・フィールド(FUG)１４０に接続してそ
こに記憶された値を受け取る。このグローバル・レジス
タ・フィールド１４０は、特定の機能ユニット専用のも
のではなく、すべての機能ユニットに供給されるクロッ
ク周波数を制御することによってすべての機能ユニット
の実行速度を調節する。フィールド１４０に記憶された
値が、バス１４２を経由してクロック分割器１２８へ提
供される。クロック分割器は、電力制御レジスタ・フィ
ールドに記憶された値に応じてマスタ・クロック信号を
細分する。マスタ・クロック信号が分割される度合い
は、レジスタ・フィールド１４０のビット数に依存す
る。好ましい実施形態においては、クロック分割器は、
フィールド１４０に記憶された値に応じて(例えば1/2,
1/3, 1/4 ... 1/16のような）整数比率でマスタ・クロ
ック信号を分割する。分解能の量は、電力制御レジスタ
・フィールドのビット数の関数であって、設計者によっ
て設定されることができる。また、予め定めた値を使用
してマスタ・クロック信号をゼロに分割することもでき
る。
【００２４】このアプローチを各機能ユニットに関して
適用すれば、対応する電力制御レジスタ・フィールドに
よって、図４に示されるように、特定の機能ユニットに
供給されるクロック速度を調節することができる。しか
しながら、ほとんどのパイプライン構成のマイクロプロ
セッサは、全体を通して単一のクロック周波数を必要と
する。統一的クロック信号を必要としない実施形態に関
しては、個別のクロック分割回路を使用することができ
る。
適用すれば、対応する電力制御レジスタ・フィールドに
よって、図４に示されるように、特定の機能ユニットに
供給されるクロック速度を調節することができる。しか
しながら、ほとんどのパイプライン構成のマイクロプロ
セッサは、全体を通して単一のクロック周波数を必要と
する。統一的クロック信号を必要としない実施形態に関
しては、個別のクロック分割回路を使用することができ
る。
【００２５】図４には、電力消費を調整または低下させ
るため、機能ユニットの実行速度を低下させる第２のア
プローチが示されている。このアプローチでは、個々の
機能ユニットに提供されるクロック信号が、電力制御レ
ジスタの対応するフィールドに記憶された値に応じて閉
じられる。図３の場合と同様に、クロック発信器１４４
がマスタ・クロック信号(MASTER_CLOCK)を生成するが、
マスタ・クロック信号を分割する代わりに、個々の機能
ユニットに提供されるクロック信号がＡＮＤゲート１４
６のようなＡＮＤゲートによってゲートされる。ＡＮＤ
ゲート１４６は、電力制御レジスタ・フィールド１０８
に記憶された値がすべてバイナリ１でない限り、マスタ
・クロック信号が機能ユニットＦＵ1に分配されること
を禁じる。このように、クロック信号(CLK)は、対応す
る電力制御レジスタ・フィールド１０８に記憶された値
に基づいて、選択的に適用され機能ユニットから取り除
かれることができる。このアプローチがすべてのバイナ
リーが１であるという値に限定されるものではないが、
現行の論理機構を変更せずにクロック信号をゲートする
ことを前提とすればこれが好ましい実施形態であるとい
う点は明らかであろう。
るため、機能ユニットの実行速度を低下させる第２のア
プローチが示されている。このアプローチでは、個々の
機能ユニットに提供されるクロック信号が、電力制御レ
ジスタの対応するフィールドに記憶された値に応じて閉
じられる。図３の場合と同様に、クロック発信器１４４
がマスタ・クロック信号(MASTER_CLOCK)を生成するが、
マスタ・クロック信号を分割する代わりに、個々の機能
ユニットに提供されるクロック信号がＡＮＤゲート１４
６のようなＡＮＤゲートによってゲートされる。ＡＮＤ
ゲート１４６は、電力制御レジスタ・フィールド１０８
に記憶された値がすべてバイナリ１でない限り、マスタ
・クロック信号が機能ユニットＦＵ1に分配されること
を禁じる。このように、クロック信号(CLK)は、対応す
る電力制御レジスタ・フィールド１０８に記憶された値
に基づいて、選択的に適用され機能ユニットから取り除
かれることができる。このアプローチがすべてのバイナ
リーが１であるという値に限定されるものではないが、
現行の論理機構を変更せずにクロック信号をゲートする
ことを前提とすればこれが好ましい実施形態であるとい
う点は明らかであろう。
【００２６】図５には、機能ユニットが入出力（Ｉ／
Ｏ）装置である場合の別のアプローチが示されている。
この場合、機能ユニットは、対応する電力制御レジスタ
・フィールド１０８へ接続してその値を受け取る論理ブ
ロック１４８を含む。論理ブロック１４８は、２つの出
力を生成する。第１は、図３で説明したようなクロック
分割器１５０に提供されるクロック分割器信号(DIVIDE
R)出力である。論理ブロック１４８のDIVIDER信号出力
は、クロック分割器１５０によってクロック分割器の出
力である入出力クロック(I/O_CLK)のクロック速度を決
定するために使用される。I/O_CLK信号は、出力ラッチ
１５２のクロック(CLK)入力へ送られる。出力ラッチ
は、Ｉ／Ｏ機能ユニットのデータ出力をゲートまたはラ
ッチするために使用される。このように、機能ユニット
の入出力速度は、対応する電力制御レジスタ・フィール
ド１０８に記憶される値を変更することによって調節す
ることができる。従って、機能ユニットによって消費さ
れる電力は、Ｉ／Ｏ速度の関数であって、該フィールド
の値を変えることによって調節することができる。
Ｏ）装置である場合の別のアプローチが示されている。
この場合、機能ユニットは、対応する電力制御レジスタ
・フィールド１０８へ接続してその値を受け取る論理ブ
ロック１４８を含む。論理ブロック１４８は、２つの出
力を生成する。第１は、図３で説明したようなクロック
分割器１５０に提供されるクロック分割器信号(DIVIDE
R)出力である。論理ブロック１４８のDIVIDER信号出力
は、クロック分割器１５０によってクロック分割器の出
力である入出力クロック(I/O_CLK)のクロック速度を決
定するために使用される。I/O_CLK信号は、出力ラッチ
１５２のクロック(CLK)入力へ送られる。出力ラッチ
は、Ｉ／Ｏ機能ユニットのデータ出力をゲートまたはラ
ッチするために使用される。このように、機能ユニット
の入出力速度は、対応する電力制御レジスタ・フィール
ド１０８に記憶される値を変更することによって調節す
ることができる。従って、機能ユニットによって消費さ
れる電力は、Ｉ／Ｏ速度の関数であって、該フィールド
の値を変えることによって調節することができる。
【００２７】論理ブロック１４８の第２の出力は、出力
励振器１５４に接続した使用可能(ENABLE)信号である。
この出力励振器１５４は、３態励振器であって、ENABLE
信号がオフの場合高いインピーダンス状態に置かれる。
励振器の出力は、パッド１５６に接続され、周知の方法
でマイクロプロセッサへの外部接続機構を提供する。励
振器を使用停止にすることによって、マイクロプロセッ
サは、パッド５６に接続する寄生容量Ｃｐの充電または
放電による消費電力を効果的に低下または最小化するこ
とができる。本発明の好ましい実施形態における論理ブ
ロック１４８は、電力制御レジスタに記憶された所定の
値に応じてイネーブル信号をオフにする。論理ブロック
は、また、クロック率を決定するためクロック分割器に
分割器値(DIVIDER)を提供する。このように、実行速度
を低下させ、電力消費を低減するため２つのレベルの制
御がこのアプローチによって提供される。
励振器１５４に接続した使用可能(ENABLE)信号である。
この出力励振器１５４は、３態励振器であって、ENABLE
信号がオフの場合高いインピーダンス状態に置かれる。
励振器の出力は、パッド１５６に接続され、周知の方法
でマイクロプロセッサへの外部接続機構を提供する。励
振器を使用停止にすることによって、マイクロプロセッ
サは、パッド５６に接続する寄生容量Ｃｐの充電または
放電による消費電力を効果的に低下または最小化するこ
とができる。本発明の好ましい実施形態における論理ブ
ロック１４８は、電力制御レジスタに記憶された所定の
値に応じてイネーブル信号をオフにする。論理ブロック
は、また、クロック率を決定するためクロック分割器に
分割器値(DIVIDER)を提供する。このように、実行速度
を低下させ、電力消費を低減するため２つのレベルの制
御がこのアプローチによって提供される。
【００２８】図６には、個々の機能ユニットの電力を削
減する更に別のアプローチが示されている。このアプロ
ーチでは、機能ユニットと供給電圧端子の間にトランジ
スタが配置される。このアプローチは、機能ユニットを
使用停止にすることによって機能ユニットの実行速度を
効果的にゼロに低下させる。図６に示されるように、機
能ユニットの接地端子(GND)とマイクロプロセッサの接
地の間にＮＰＮトランジスタ１５８が配置される。トラ
ンジスタ１５８のゲートは、電力制御レジスタ・フィー
ルド１０８に記憶された値に応じてイネーブル(ENABLE)
信号をトランジスタのゲートに提供する論理ブロック１
６０に接続される。このアプローチでは、電力制御レジ
スタ・フィールドは単一ビットでよく、論理ブロックは
単純な誘導因子にすぎない。しかし、電力制御レジスタ
・フィールドを複数ビットとして、論理ブロック１６０
が予め定められた値を解読してその値が検出される時イ
ネーブル信号をオフにするように働く組合せ論理機構と
することもできる。トランジスタを正の電源(SUPPLY Vd
d)と機能ユニットの正の電力入力端子との間に配置する
こともできる点は当業者に明らかであろう。図６に示さ
れるように、その他の機能ユニットの各々も、その実行
速度を制御するためそれぞれのトランジスタを備え持
つ。これらのトランジスタは、電力制御レジスタの対応
するフィールドに記憶された値に従う。対応する論理ブ
ロックおよび種々の接続機構は簡略化のため図示されて
いない。
減する更に別のアプローチが示されている。このアプロ
ーチでは、機能ユニットと供給電圧端子の間にトランジ
スタが配置される。このアプローチは、機能ユニットを
使用停止にすることによって機能ユニットの実行速度を
効果的にゼロに低下させる。図６に示されるように、機
能ユニットの接地端子(GND)とマイクロプロセッサの接
地の間にＮＰＮトランジスタ１５８が配置される。トラ
ンジスタ１５８のゲートは、電力制御レジスタ・フィー
ルド１０８に記憶された値に応じてイネーブル(ENABLE)
信号をトランジスタのゲートに提供する論理ブロック１
６０に接続される。このアプローチでは、電力制御レジ
スタ・フィールドは単一ビットでよく、論理ブロックは
単純な誘導因子にすぎない。しかし、電力制御レジスタ
・フィールドを複数ビットとして、論理ブロック１６０
が予め定められた値を解読してその値が検出される時イ
ネーブル信号をオフにするように働く組合せ論理機構と
することもできる。トランジスタを正の電源(SUPPLY Vd
d)と機能ユニットの正の電力入力端子との間に配置する
こともできる点は当業者に明らかであろう。図６に示さ
れるように、その他の機能ユニットの各々も、その実行
速度を制御するためそれぞれのトランジスタを備え持
つ。これらのトランジスタは、電力制御レジスタの対応
するフィールドに記憶された値に従う。対応する論理ブ
ロックおよび種々の接続機構は簡略化のため図示されて
いない。
【００２９】図７には、機能ユニットが多ポート型メモ
リである場合に電力制御レジスタのフィールドに応答し
て機能ユニットの処理速度を調節する別のアプローチが
示されている。多くのマイクロプロセッサは、メモリに
対する複数の同時並行アクセスを可能にする多ポート型
メモリを含む。典型的には、このようなメモリは、レジ
スタ・ファイルあるいはキャッシュ・メモリで使用され
る。図７には、２ポート型静的ランダム・アクセス・メ
モリー（ＳＲＡＭ）１６２が示されている。センス・ア
ンプ(SENSE AMP)、励振器、アドレス・デコーダ(DECODE
R)およびプルアップ・トランジスタ(PULL-UP)が、ポー
ト１(PORT1）およびポート２(PORT2)の各ポートに接続
されている。
リである場合に電力制御レジスタのフィールドに応答し
て機能ユニットの処理速度を調節する別のアプローチが
示されている。多くのマイクロプロセッサは、メモリに
対する複数の同時並行アクセスを可能にする多ポート型
メモリを含む。典型的には、このようなメモリは、レジ
スタ・ファイルあるいはキャッシュ・メモリで使用され
る。図７には、２ポート型静的ランダム・アクセス・メ
モリー（ＳＲＡＭ）１６２が示されている。センス・ア
ンプ(SENSE AMP)、励振器、アドレス・デコーダ(DECODE
R)およびプルアップ・トランジスタ(PULL-UP)が、ポー
ト１(PORT1）およびポート２(PORT2)の各ポートに接続
されている。
【００３０】このアプローチでは、１つのポートまたは
両方のポートに関するセンス・アンプ、励振器、アドレ
ス・デコーダおよびプルアップ・トランジスタが、電力
制御レジスタ・フィールド１０８に記憶された値に応じ
て選択的に使用停止(DISABLE)とされる。論理ブロック
１６４が、レジスタ・フィールド１０８に接続してそこ
に記憶されている値を解読する。論理ブロック１６４が
電力制御レジスタに記憶された所定の値を検出すると、
第１ポートに関係するコンポーネントに与えられている
イネーブル信号(ENABLE1)をオフにすることによって、
センス・アンプ１６６、アドレス・デコーダ(DECODE1お
よびDECODE2)１６７、バッファ１６８およびプルアップ
・トランジスタ(PULL-UP1およびPULL-UP2)１６９を使用
停止にする。これらのコンポーネントは、使用停止とさ
れ、第１ポートによって消費される電力を減少させる。
両方のポートに関するセンス・アンプ、励振器、アドレ
ス・デコーダおよびプルアップ・トランジスタが、電力
制御レジスタ・フィールド１０８に記憶された値に応じ
て選択的に使用停止(DISABLE)とされる。論理ブロック
１６４が、レジスタ・フィールド１０８に接続してそこ
に記憶されている値を解読する。論理ブロック１６４が
電力制御レジスタに記憶された所定の値を検出すると、
第１ポートに関係するコンポーネントに与えられている
イネーブル信号(ENABLE1)をオフにすることによって、
センス・アンプ１６６、アドレス・デコーダ(DECODE1お
よびDECODE2)１６７、バッファ１６８およびプルアップ
・トランジスタ(PULL-UP1およびPULL-UP2)１６９を使用
停止にする。これらのコンポーネントは、使用停止とさ
れ、第１ポートによって消費される電力を減少させる。
【００３１】論理ブロック１６４は、また、第２のイネ
ーブル信号(ENABLE2)を生成し、同様の方法で第２ポー
ト(PORT2)に関係するコンポーネントを制御する。ENABL
E1およびENABLE2信号は、フィールド１０８のビット数
および分解能に従って、電力制御レジスタに記憶されて
いる同一または異なる値に応答して、オン／オフするこ
とができる。代替形態として、異なるフィールドを各メ
モリ・ポートに割り当てことができる。これらのコンポ
ーネントを選択的に使用停止にすることによって、機能
ユニットＦＵ1の実行速度従って消費電力をそれに応じ
て調節することができる。
ーブル信号(ENABLE2)を生成し、同様の方法で第２ポー
ト(PORT2)に関係するコンポーネントを制御する。ENABL
E1およびENABLE2信号は、フィールド１０８のビット数
および分解能に従って、電力制御レジスタに記憶されて
いる同一または異なる値に応答して、オン／オフするこ
とができる。代替形態として、異なるフィールドを各メ
モリ・ポートに割り当てことができる。これらのコンポ
ーネントを選択的に使用停止にすることによって、機能
ユニットＦＵ1の実行速度従って消費電力をそれに応じ
て調節することができる。
【００３２】マイクロプロセッサによって消費される電
力量を制御するために使用することができる更なるアプ
ローチが図８に示されている。このアプローチでは、デ
ータが、電力制御レジスタの対応するフィールドに記憶
されている値に応じて機能ユニットから選択的に取り除
かれる。これは、データを機能ユニットに接続させるバ
ッファを３態化(tri-state)化させるかまたは使用停止
にすることによって達成される。例えば、図８に示され
るように、データ・バス１７０はバッファ１７２のよう
な３態バッファを経由して種々の機能ユニットに接続し
ている。論理ブロック１７４が、機能ユニットＦＵ1に
対応する電力制御レジスタ・フィールド１０８と３態バ
ッファ１７２の間に配置される。論理ブロック１７４
は、レジスタ・フィールド１０８の中に検出されるあら
かじめ定められた値に応じて、バッファ１７２に送られ
るイネーブル信号(ENABLE)をオフにすることによってバ
ッファ１７２を選択的に使用停止にする。バッファ１７
２を使用停止にすることによって、バス１７６上の寄生
容量を充電／放電することによって消費される電力およ
び該バスに接続する論理ブロック部分によって消費され
る電力が節減される。このアプローチは、また、機能ユ
ニットはデータなしで実行することができないので、機
能ユニットの実行速度を調節するものと見なすことがで
きる。
力量を制御するために使用することができる更なるアプ
ローチが図８に示されている。このアプローチでは、デ
ータが、電力制御レジスタの対応するフィールドに記憶
されている値に応じて機能ユニットから選択的に取り除
かれる。これは、データを機能ユニットに接続させるバ
ッファを３態化(tri-state)化させるかまたは使用停止
にすることによって達成される。例えば、図８に示され
るように、データ・バス１７０はバッファ１７２のよう
な３態バッファを経由して種々の機能ユニットに接続し
ている。論理ブロック１７４が、機能ユニットＦＵ1に
対応する電力制御レジスタ・フィールド１０８と３態バ
ッファ１７２の間に配置される。論理ブロック１７４
は、レジスタ・フィールド１０８の中に検出されるあら
かじめ定められた値に応じて、バッファ１７２に送られ
るイネーブル信号(ENABLE)をオフにすることによってバ
ッファ１７２を選択的に使用停止にする。バッファ１７
２を使用停止にすることによって、バス１７６上の寄生
容量を充電／放電することによって消費される電力およ
び該バスに接続する論理ブロック部分によって消費され
る電力が節減される。このアプローチは、また、機能ユ
ニットはデータなしで実行することができないので、機
能ユニットの実行速度を調節するものと見なすことがで
きる。
【００３３】代替形態として、データ・バスそれ自体を
１つの機能ユニットとみなすことができる。その場合、
すべての機能ユニットからデータを同時に取り除く機能
を持つ３態バッファ１７５を使用停止にすることによっ
てデータ・バスを完全に遮断することができる。これ
は、データ・バス上の寄生容量を充電／放電することに
よって消費される電力を節約する。
１つの機能ユニットとみなすことができる。その場合、
すべての機能ユニットからデータを同時に取り除く機能
を持つ３態バッファ１７５を使用停止にすることによっ
てデータ・バスを完全に遮断することができる。これ
は、データ・バス上の寄生容量を充電／放電することに
よって消費される電力を節約する。
【００３４】機能ユニットがＩ／Ｏ装置である場合に実
行速度を調節し従って消費電力を節約する更なるアプロ
ーチが図９に示されている。このアプローチでは、マイ
クロプロセッサへの外部インタフェースが、３２ビット
・インターフェースと６４ビット・インターフェースの
間で切り換えられる。論理ブロック１７８は、マルチプ
レクサ１８０のセレクト入力に提供されるＭＵＸ信号を
生成する。マルチプレクサ１８０は、セレクト信号（す
なわちＭＵＸ）の状態に従って、その入力Ａで与えられ
るデータかその入力Ｂで与えられるデータかいずれかを
供給するという既知の方法で動作する。マルチプレクサ
１８０は、ＭＵＸ信号に応じてＡとＢの入力の間を切り
換えることによって、６４ビットすべてのデータを連続
した２つの３２ビット・ワードの形で出力させることが
できる。
行速度を調節し従って消費電力を節約する更なるアプロ
ーチが図９に示されている。このアプローチでは、マイ
クロプロセッサへの外部インタフェースが、３２ビット
・インターフェースと６４ビット・インターフェースの
間で切り換えられる。論理ブロック１７８は、マルチプ
レクサ１８０のセレクト入力に提供されるＭＵＸ信号を
生成する。マルチプレクサ１８０は、セレクト信号（す
なわちＭＵＸ）の状態に従って、その入力Ａで与えられ
るデータかその入力Ｂで与えられるデータかいずれかを
供給するという既知の方法で動作する。マルチプレクサ
１８０は、ＭＵＸ信号に応じてＡとＢの入力の間を切り
換えることによって、６４ビットすべてのデータを連続
した２つの３２ビット・ワードの形で出力させることが
できる。
【００３５】論理ブロック１７８は、電力制御レジスタ
・フィールド１０８に記憶されている値に応じてＭＵＸ
信号を生成する。従って、電力制御レジスタ・フィール
ド１０８は、３２ビットと６４ビットのインターフェー
スの間で、機能ユニット従ってマイクロプロセッサを切
り換えるために使用することができ、これによって、駆
動されるデータ線の数が減少するため電力消費がそれに
応じて変化する。これは、例えばモトローラ６８０４０
マイクロプロセッサで使用されている動的バス幅変更技
術に類似しているが、本発明のバス幅変更は、マイクロ
プロセッサに与えられる外部入力によらず、電力制御レ
ジスタに記憶されている値に応じて行われる点が相違す
る。
・フィールド１０８に記憶されている値に応じてＭＵＸ
信号を生成する。従って、電力制御レジスタ・フィール
ド１０８は、３２ビットと６４ビットのインターフェー
スの間で、機能ユニット従ってマイクロプロセッサを切
り換えるために使用することができ、これによって、駆
動されるデータ線の数が減少するため電力消費がそれに
応じて変化する。これは、例えばモトローラ６８０４０
マイクロプロセッサで使用されている動的バス幅変更技
術に類似しているが、本発明のバス幅変更は、マイクロ
プロセッサに与えられる外部入力によらず、電力制御レ
ジスタに記憶されている値に応じて行われる点が相違す
る。
【００３６】本発明の別の側面が図１０および図１１に
示されている。上記の諸アプローチのどれが使用される
としても、対応する電力制御レジスタ・フィールドが機
能ユニットに通常電力を供給するため変更された後ただ
ちに当該機能ユニットが使用可能または動作可能となら
ない点は当業者に明らかであろう。例えば、電力制御レ
ジスタ・フィールドに適切な値を記憶することによって
電力を機能ユニットに再供給する場合、機能ユニットが
その機能を実行するまでにいくつかのクロック・サイク
ルを要するであろう。従って、命令がその機能ユニット
にあまりに早く発せられると、その結果エラーとなる場
合がある。そのため、本発明は、機能ユニット内に電力
待ち時間レジスタ１１８および関連論理機構を具備し
て、上記のような条件が発生する場合マイクロプロセを
停止させる。相当なハードウェア負荷を機能ユニットに
課する従来技術と異なって、このアプローチは、機能ユ
ニットが命令を監視することはせず、単に、機能ユニッ
トに記憶される実際の待ち時間レジスタ値と電力待ち時
間レジスタ１１８の対応する電力待ち時間レジスタ・フ
ィールドの間の簡単な比較を実行するだけである。
示されている。上記の諸アプローチのどれが使用される
としても、対応する電力制御レジスタ・フィールドが機
能ユニットに通常電力を供給するため変更された後ただ
ちに当該機能ユニットが使用可能または動作可能となら
ない点は当業者に明らかであろう。例えば、電力制御レ
ジスタ・フィールドに適切な値を記憶することによって
電力を機能ユニットに再供給する場合、機能ユニットが
その機能を実行するまでにいくつかのクロック・サイク
ルを要するであろう。従って、命令がその機能ユニット
にあまりに早く発せられると、その結果エラーとなる場
合がある。そのため、本発明は、機能ユニット内に電力
待ち時間レジスタ１１８および関連論理機構を具備し
て、上記のような条件が発生する場合マイクロプロセを
停止させる。相当なハードウェア負荷を機能ユニットに
課する従来技術と異なって、このアプローチは、機能ユ
ニットが命令を監視することはせず、単に、機能ユニッ
トに記憶される実際の待ち時間レジスタ値と電力待ち時
間レジスタ１１８の対応する電力待ち時間レジスタ・フ
ィールドの間の簡単な比較を実行するだけである。
【００３７】図１０に示されるように、機能ユニット
は、実際待ち時間レジスタおよび停止論理ブロックを含
む。実際待ち時間レジスタは、機能ユニットが電力節約
状態から完全動作状態に変わった後機能ユニットが完全
に動作可能となるまでに要する実際のクロック・サイク
ル数を表す値を含む。上述から明らかなように、これ
は、機能ユニットの実行速度を制御する電力制御レジス
タ・フィールドが電力節約状態に対応する値から完全電
力供給状態に対応する値へ変る場合の状況に対応する。
一方、電力待ち時間レジスタ１１８の中の対応するフィ
ールドは、実際待ち時間レジスタの値に関するコンパイ
ラの仮定に対応する。対応する電力制御レジスタ・フィ
ールドが電力節約状態に対応する値から完全電力供給状
態に対応する値へ変わった後この仮定した値に相当する
サイクル数が経過するまで当該機能ユニットへ命令が発
せられないことを保証するためコンパイラはこの仮定を
使用する。これは、命令をチェックする責任を機能ユニ
ットからコンパイラへダウンロードするものである。こ
れは、機能ユニットが命令を動的に監視する必要がなく
なるので、従来技術に比較してすぐれたアプローチであ
る。このアプローチは、１９９３年５月６日出願の米国
特許出願第08/059,041号(発明名称"Method and Apparat
us for Simplifying Interlock Hardware" )に記載のも
のと似ている。しかし、コンパイラによって設定された
仮定が実際待ち時間レジスタによって指定されたものと
合致しない場合に問題が起きる。そのような場合、機能
ユニットは、マイクロプロセッサを停止させて、実際待
ち時間レジスタに記憶された値の指定の通り、機能ユニ
ットが完全に動作可能となるまで待たなければならな
い。これを実現するために必要な論理が、図１０および
図１１に示されている。
は、実際待ち時間レジスタおよび停止論理ブロックを含
む。実際待ち時間レジスタは、機能ユニットが電力節約
状態から完全動作状態に変わった後機能ユニットが完全
に動作可能となるまでに要する実際のクロック・サイク
ル数を表す値を含む。上述から明らかなように、これ
は、機能ユニットの実行速度を制御する電力制御レジス
タ・フィールドが電力節約状態に対応する値から完全電
力供給状態に対応する値へ変る場合の状況に対応する。
一方、電力待ち時間レジスタ１１８の中の対応するフィ
ールドは、実際待ち時間レジスタの値に関するコンパイ
ラの仮定に対応する。対応する電力制御レジスタ・フィ
ールドが電力節約状態に対応する値から完全電力供給状
態に対応する値へ変わった後この仮定した値に相当する
サイクル数が経過するまで当該機能ユニットへ命令が発
せられないことを保証するためコンパイラはこの仮定を
使用する。これは、命令をチェックする責任を機能ユニ
ットからコンパイラへダウンロードするものである。こ
れは、機能ユニットが命令を動的に監視する必要がなく
なるので、従来技術に比較してすぐれたアプローチであ
る。このアプローチは、１９９３年５月６日出願の米国
特許出願第08/059,041号(発明名称"Method and Apparat
us for Simplifying Interlock Hardware" )に記載のも
のと似ている。しかし、コンパイラによって設定された
仮定が実際待ち時間レジスタによって指定されたものと
合致しない場合に問題が起きる。そのような場合、機能
ユニットは、マイクロプロセッサを停止させて、実際待
ち時間レジスタに記憶された値の指定の通り、機能ユニ
ットが完全に動作可能となるまで待たなければならな
い。これを実現するために必要な論理が、図１０および
図１１に示されている。
【００３８】図１０において、各装置は、実際待ち時間
レジスタ（ＡＰＬＲ）および関連停止論理ブロックを持
つ。例えば、機能ユニットＦＵ1は、実際待ち時間レジ
スタ２００および関連停止論理ブロック２０２を含む。
停止論理ブロック２０２は、次の３つの入力部を含む。
すなわち、第１は、レジスタ２００に接続して実際待ち
時間値を受け取る入力、第２は、電力待ち時間レジスタ
１１８の対応するフィールドに接続して待ち時間仮定値
を受け取る入力、および第３は、電力制御レジスタ１０
６の対応するフィールド１０８に接続する入力である。
停止論理ブロックは、電力制御レジスタ・フィールド１
０８を監視して、そこに記憶された値が動作可能状態に
おける増加に対応する値に変化したことを検出しなけれ
ばならない。本発明の好ましい実施形態において、これ
は機能ユニットが完全に使用可能な状態または通常の状
態に置かれる状況に対応する。しかし、この値は、任意
の動作状態にも、または機能ユニットが動作する多数の
状態にも対応させることができる。
レジスタ（ＡＰＬＲ）および関連停止論理ブロックを持
つ。例えば、機能ユニットＦＵ1は、実際待ち時間レジ
スタ２００および関連停止論理ブロック２０２を含む。
停止論理ブロック２０２は、次の３つの入力部を含む。
すなわち、第１は、レジスタ２００に接続して実際待ち
時間値を受け取る入力、第２は、電力待ち時間レジスタ
１１８の対応するフィールドに接続して待ち時間仮定値
を受け取る入力、および第３は、電力制御レジスタ１０
６の対応するフィールド１０８に接続する入力である。
停止論理ブロックは、電力制御レジスタ・フィールド１
０８を監視して、そこに記憶された値が動作可能状態に
おける増加に対応する値に変化したことを検出しなけれ
ばならない。本発明の好ましい実施形態において、これ
は機能ユニットが完全に使用可能な状態または通常の状
態に置かれる状況に対応する。しかし、この値は、任意
の動作状態にも、または機能ユニットが動作する多数の
状態にも対応させることができる。
【００３９】停止論理ブロック２０２は、マイクロプロ
セッサの多段階パイプラインを制御するパイプライン制
御機構２０４へ送る停止信号(POWER-STALL1)を生成す
る。信号線２０６は、パイプライン制御機構２０４へこ
の停止信号を渡す。停止論理ブロックは、コンパイラが
実際待ち時間値について誤った仮定を設定した場合、電
力停止信号(POWER-STALL1)をオンにする。電力制御レジ
スタの対応するフィールド１０８が低消費電力から全電
力または通常電力へ変更された後実際待ち時間レジスタ
値による指定に従って必要サイクル数が経過するまで、
この信号はオンのままにされる。その他の機能ユニット
も、同様の条件で電力停止信号（(POWER-STALL2...POWE
R-STALLn)を生成する。
セッサの多段階パイプラインを制御するパイプライン制
御機構２０４へ送る停止信号(POWER-STALL1)を生成す
る。信号線２０６は、パイプライン制御機構２０４へこ
の停止信号を渡す。停止論理ブロックは、コンパイラが
実際待ち時間値について誤った仮定を設定した場合、電
力停止信号(POWER-STALL1)をオンにする。電力制御レジ
スタの対応するフィールド１０８が低消費電力から全電
力または通常電力へ変更された後実際待ち時間レジスタ
値による指定に従って必要サイクル数が経過するまで、
この信号はオンのままにされる。その他の機能ユニット
も、同様の条件で電力停止信号（(POWER-STALL2...POWE
R-STALLn)を生成する。
【００４０】パイプライン制御機構２０４は、これらの
電力停止信号のいずれかがオンにされた時、あるいは、
その他の機能停止発生源のいずれかが対応する停止条件
を生成した時、停止信号を生成する。上記その他の機能
停止発生源には、周知の通り、制御またはデータの損壊
が含まれる。マイクロプロセッサのパイプラインは、機
能停止信号がオフにされるまで停止させられる。パイプ
ライン制御機構２０４の実施形態は当業界において既知
のものであるから、本明細書では説明を行わない。この
技術は、例えば、John L.HennessyおよびDavid A. Patt
erson両氏共著の"Computer Architecture:A Quantitati
ve Approach 251-343(1990)"に記載されている。
電力停止信号のいずれかがオンにされた時、あるいは、
その他の機能停止発生源のいずれかが対応する停止条件
を生成した時、停止信号を生成する。上記その他の機能
停止発生源には、周知の通り、制御またはデータの損壊
が含まれる。マイクロプロセッサのパイプラインは、機
能停止信号がオフにされるまで停止させられる。パイプ
ライン制御機構２０４の実施形態は当業界において既知
のものであるから、本明細書では説明を行わない。この
技術は、例えば、John L.HennessyおよびDavid A. Patt
erson両氏共著の"Computer Architecture:A Quantitati
ve Approach 251-343(1990)"に記載されている。
【００４１】図１１の停止論理ブロック２０２は、電力
制御レジスタ１０８に接続され、当該フィールドが低消
費電力から全電力または通常電力へ変更されたことを検
出する変更検出器２０８を含む。変更検出器の出力は、
２つのロード可能なカウンタ器２１０および２１２に接
続される。変更検出器２０８が生成するロード信号に応
答して、カウンタ２１０および２１２は、それらのデー
タ入力部(DIN)に提示された値をロードする。カウンタ
２１０に関しては、ロードされる値は、実際待ち時間レ
ジスタ２００に記憶されている値であり、カウンタ２１
２に関しては、その値は電力待ち時間レジスタ・フィー
ルド２０１に記憶されている値である。これらカウント
タ２１０および２１２の両方は、システムクロックＣＬ
Ｋによって刻時されるクロック入力を持つ。カウンタ２
１０および２１２は、更に、カウンタの現在時通算値で
あるデータの出力部(DOUT)を含む。このように、カウン
タがロードされた後、データ出力値は、カウンタにロー
ドされた値に対応する。カウンタが減分されるにつれ、
データ出力値は、その減分された値に対応する。
制御レジスタ１０８に接続され、当該フィールドが低消
費電力から全電力または通常電力へ変更されたことを検
出する変更検出器２０８を含む。変更検出器の出力は、
２つのロード可能なカウンタ器２１０および２１２に接
続される。変更検出器２０８が生成するロード信号に応
答して、カウンタ２１０および２１２は、それらのデー
タ入力部(DIN)に提示された値をロードする。カウンタ
２１０に関しては、ロードされる値は、実際待ち時間レ
ジスタ２００に記憶されている値であり、カウンタ２１
２に関しては、その値は電力待ち時間レジスタ・フィー
ルド２０１に記憶されている値である。これらカウント
タ２１０および２１２の両方は、システムクロックＣＬ
Ｋによって刻時されるクロック入力を持つ。カウンタ２
１０および２１２は、更に、カウンタの現在時通算値で
あるデータの出力部(DOUT)を含む。このように、カウン
タがロードされた後、データ出力値は、カウンタにロー
ドされた値に対応する。カウンタが減分されるにつれ、
データ出力値は、その減分された値に対応する。
【００４２】カウンタ２１０の出力データ(COUNT1)がゼ
ロに等しくなると、ゼロ信号(ZERO1)を生成するゼロ検
出器２１４へ送られる。同様に、ゼロ検出器２１６は、
カウンタ２１２のデータ出力がゼロに等しくなる時を検
出するためカウンタ２１２に接続される。カウンタ２１
２によって生成されるCOUNT2信号がゼロに等しくなる
と、ゼロ検出器２１６はゼロ信号ZERO2を発する。
ロに等しくなると、ゼロ信号(ZERO1)を生成するゼロ検
出器２１４へ送られる。同様に、ゼロ検出器２１６は、
カウンタ２１２のデータ出力がゼロに等しくなる時を検
出するためカウンタ２１２に接続される。カウンタ２１
２によって生成されるCOUNT2信号がゼロに等しくなる
と、ゼロ検出器２１６はゼロ信号ZERO2を発する。
【００４３】出力信号ZERO1はインバータ２２０を経由
してＡＮＤゲート２１８へ送られ、一方、出力信号ZERO
2はＡＮＤゲート２１８へ直接送られる。ＡＮＤゲート
２１８は、信号ZERO2がオンで信号ZERO1オンでない時停
止信号POWER-STALL1を生成する。この条件は、カウンタ
２１２がカウンタ２１０より前に減分を終了した状況に
対応する。これは、電力待ち時間レジスタ・フィールド
２０１に記憶された値がレジスタ２００に記憶された実
際待ち時間値より小さい場合に発生する。この場合、信
号POWER-STALL1はカウンタ２１０のカウントダウンが終
了するまでオンのままにされる。このようにして、信号
POWER-STALL1は、電力待ち時間レジスタ・フィールド２
０１に記憶された値とレジスタ２００に記憶された実際
待ち時間値との間の差に等しいクロック数の間オンのま
まにされる。このサイクル数経過後、危機は去って、PO
WER-STALL1はオフにされる。検出器２２２が、POWER-ST
ALL1上の１から０への状態移行を検出して、それに応じ
て、カウンタ２１０および２１２をリセットする。この
ように、停止論理ブロック２０２は、命令がそれに発せ
られる前に機能ユニットが完全に使用可能となることを
保証する。ＩＢＭ、モトローラおよびアップル社による
ＰｏｗｅｒＰＣマイクロプロセッサにおいて実施されて
いるように命令を明示的に監視する形態をとることな
く、本発明の上記機能は達成される。
してＡＮＤゲート２１８へ送られ、一方、出力信号ZERO
2はＡＮＤゲート２１８へ直接送られる。ＡＮＤゲート
２１８は、信号ZERO2がオンで信号ZERO1オンでない時停
止信号POWER-STALL1を生成する。この条件は、カウンタ
２１２がカウンタ２１０より前に減分を終了した状況に
対応する。これは、電力待ち時間レジスタ・フィールド
２０１に記憶された値がレジスタ２００に記憶された実
際待ち時間値より小さい場合に発生する。この場合、信
号POWER-STALL1はカウンタ２１０のカウントダウンが終
了するまでオンのままにされる。このようにして、信号
POWER-STALL1は、電力待ち時間レジスタ・フィールド２
０１に記憶された値とレジスタ２００に記憶された実際
待ち時間値との間の差に等しいクロック数の間オンのま
まにされる。このサイクル数経過後、危機は去って、PO
WER-STALL1はオフにされる。検出器２２２が、POWER-ST
ALL1上の１から０への状態移行を検出して、それに応じ
て、カウンタ２１０および２１２をリセットする。この
ように、停止論理ブロック２０２は、命令がそれに発せ
られる前に機能ユニットが完全に使用可能となることを
保証する。ＩＢＭ、モトローラおよびアップル社による
ＰｏｗｅｒＰＣマイクロプロセッサにおいて実施されて
いるように命令を明示的に監視する形態をとることな
く、本発明の上記機能は達成される。
【００４４】実際待ち時間レジスタに記憶される値は、
ソフトウェアにとって利用可能であるので、そこに記憶
される電力待ち時間レジスタ値の内容をソフトウェアが
変更することが可能である。（例えばステータス・レジ
スタのような）他の制御レジスタが読み取られる場合と
全く同じ方法で、実際待ち時間レジスタの内容を読む命
令によってこれを達成することができる。この能力は、
各々が異なる実際待ち時間値を持つようなマイクロプロ
セッサの複数のバージョンについて共通のプログラム・
コードを使用することを可能にする。このプログラム・
コードが適切な値を電力待ち時間レジスタ・フィールド
に書き込むことができる。
ソフトウェアにとって利用可能であるので、そこに記憶
される電力待ち時間レジスタ値の内容をソフトウェアが
変更することが可能である。（例えばステータス・レジ
スタのような）他の制御レジスタが読み取られる場合と
全く同じ方法で、実際待ち時間レジスタの内容を読む命
令によってこれを達成することができる。この能力は、
各々が異なる実際待ち時間値を持つようなマイクロプロ
セッサの複数のバージョンについて共通のプログラム・
コードを使用することを可能にする。このプログラム・
コードが適切な値を電力待ち時間レジスタ・フィールド
に書き込むことができる。
【００４５】実行ユニット速度を調節する電力制御レジ
スタおよび関連手段を備えるマイクロプロセッサ１００
によって、ソフトウェアが該マイクロプロセッサの消費
電力を調節または制御することが可能となる。この形態
は、ソフトウェアが将来どのような機能ユニットが必要
とされるかを判断するため将来を見通すことができるの
で、ハードウェア実施形態に比較して、有利である。必
要とされない機能ユニットは、電力制御レジスタ・フィ
ールドの対応する値を設定することによって低消費電力
または無電力状態に設定することができる。更に、この
能力によって、ソフトウェアは、さもなければ並列的に
実行されるタスクを順次に実行することによって、あら
かじめ決められた量以下に消費電力を保つことができ
る。この形態はマイクロプロセッサの処理能力を抑える
ことを含むけれども、電力を節約し、それによって、同
じシリコン色素が、低コストのプラスチック・パッケー
ジを含む種々の異なるパッケージまたは放熱板なしのパ
ッケージで使用されることを可能にする。シリコンがパ
ッケージに許容される以上の電力を消費しないことを保
証するため、製造工程中に値を設定することによって、
またはウェーハによって、または部品のパッケージング
によって、特定の機能ユニットを永久に使用停止または
低消費電力状態に設定することもできる。次にソフトウ
ェアがこの設定値をを感知してそれに応じてタスクを直
列化することもできる。
スタおよび関連手段を備えるマイクロプロセッサ１００
によって、ソフトウェアが該マイクロプロセッサの消費
電力を調節または制御することが可能となる。この形態
は、ソフトウェアが将来どのような機能ユニットが必要
とされるかを判断するため将来を見通すことができるの
で、ハードウェア実施形態に比較して、有利である。必
要とされない機能ユニットは、電力制御レジスタ・フィ
ールドの対応する値を設定することによって低消費電力
または無電力状態に設定することができる。更に、この
能力によって、ソフトウェアは、さもなければ並列的に
実行されるタスクを順次に実行することによって、あら
かじめ決められた量以下に消費電力を保つことができ
る。この形態はマイクロプロセッサの処理能力を抑える
ことを含むけれども、電力を節約し、それによって、同
じシリコン色素が、低コストのプラスチック・パッケー
ジを含む種々の異なるパッケージまたは放熱板なしのパ
ッケージで使用されることを可能にする。シリコンがパ
ッケージに許容される以上の電力を消費しないことを保
証するため、製造工程中に値を設定することによって、
またはウェーハによって、または部品のパッケージング
によって、特定の機能ユニットを永久に使用停止または
低消費電力状態に設定することもできる。次にソフトウ
ェアがこの設定値をを感知してそれに応じてタスクを直
列化することもできる。
【００４６】マイクロプロセッサは、図１に示されるよ
うな従来からのコンピュータ・システムで使用されるこ
とができる。次に、電力制御レジスタに書き込みを行う
ソフトウェアはメイン・メモリ２２に記憶される。本明
細書において開示される電力管理技術は、従来技術によ
って提供されるシステム・レベルのアプローチと関連し
て使用して、マイクロプロセッサおよびシステム・レベ
ルの電力管理の改善に供することもできる。
うな従来からのコンピュータ・システムで使用されるこ
とができる。次に、電力制御レジスタに書き込みを行う
ソフトウェアはメイン・メモリ２２に記憶される。本明
細書において開示される電力管理技術は、従来技術によ
って提供されるシステム・レベルのアプローチと関連し
て使用して、マイクロプロセッサおよびシステム・レベ
ルの電力管理の改善に供することもできる。
【００４７】以上本発明の原理を特定の実施形態を用い
て記述したが、本発明の構成および細部はそのような原
理を逸脱することなく修正することができる点は明らか
であろう。
て記述したが、本発明の構成および細部はそのような原
理を逸脱することなく修正することができる点は明らか
であろう。
【００４８】本発明には、例として次のような実施様態
が含まれる。 （１）電力管理機能を備えたマイクロプロセッサであっ
て、複数の機能ユニットと、各々が１つの機能ユニット
に対応し１つの値を記憶する複数のフィールドを有する
電力制御レジスタと、各機能ユニットによって消費され
る電力量を決定するため、各機能ユニットに対応する上
記フィールドに記憶された値に応じて各機能ユニットの
実行速度を調節する手段と、を備えるマイクロプロセッ
サ。 （２）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサの製造工程中に設定される、上記（１）
に記載のマイクロプロセッサ。 （３）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサの半導体組立工程中に設定される、上記
（２）に記載のマイクロプロセッサ。 （４）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサのパッケージング工程中に設定される、
上記（２）に記載のマイクロプロセッサ。 （５）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサによって実行されるソフトウェアによっ
て設定される、上記（１）に記載のマイクロプロセッ
サ。 （６）上記マイクロプロセッサがパイプラインを含み、
電力制御レジスタの１つのフィールドの上記値に応じ
て、該パイプラインを停止させる手段を更に含む上記
（１）に記載のマイクロプロセッサ。 （７）各機能ユニットの実行速度を調節する上記手段
が、電力制御レジスタの対応するフィールドの値に応じ
て当該機能ユニットの電力を停止するため、機能ユニッ
トと電力供給端子の間に配置されたトランジスタを含
む、上記（１）に記載のマイクロプロセッサ。 （８）各機能ユニットの実行速度を調節する上記手段
が、電力制御レジスタの対応するフィールドの値に応じ
て、機能ユニットへのデータ入力に関する状態移行を実
行停止状態にさせる手段を含む、上記（１）に記載のマ
イクロプロセッサ。
が含まれる。 （１）電力管理機能を備えたマイクロプロセッサであっ
て、複数の機能ユニットと、各々が１つの機能ユニット
に対応し１つの値を記憶する複数のフィールドを有する
電力制御レジスタと、各機能ユニットによって消費され
る電力量を決定するため、各機能ユニットに対応する上
記フィールドに記憶された値に応じて各機能ユニットの
実行速度を調節する手段と、を備えるマイクロプロセッ
サ。 （２）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサの製造工程中に設定される、上記（１）
に記載のマイクロプロセッサ。 （３）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサの半導体組立工程中に設定される、上記
（２）に記載のマイクロプロセッサ。 （４）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサのパッケージング工程中に設定される、
上記（２）に記載のマイクロプロセッサ。 （５）上記電力制御レジスタの各フィールドの値がマイ
クロプロセッサによって実行されるソフトウェアによっ
て設定される、上記（１）に記載のマイクロプロセッ
サ。 （６）上記マイクロプロセッサがパイプラインを含み、
電力制御レジスタの１つのフィールドの上記値に応じ
て、該パイプラインを停止させる手段を更に含む上記
（１）に記載のマイクロプロセッサ。 （７）各機能ユニットの実行速度を調節する上記手段
が、電力制御レジスタの対応するフィールドの値に応じ
て当該機能ユニットの電力を停止するため、機能ユニッ
トと電力供給端子の間に配置されたトランジスタを含
む、上記（１）に記載のマイクロプロセッサ。 （８）各機能ユニットの実行速度を調節する上記手段
が、電力制御レジスタの対応するフィールドの値に応じ
て、機能ユニットへのデータ入力に関する状態移行を実
行停止状態にさせる手段を含む、上記（１）に記載のマ
イクロプロセッサ。
【００４９】（９）上記マイクロプロセッサがクロック
信号を生成して該クロック信号を機能ユニットに送信す
るクロック回路を更に含み、各機能ユニットの実行速度
を調節する上記手段が、電力制御レジスタの対応するフ
ィールドの値に応じて上記クロック信号率を調節する手
段を含む、上記（１）に記載のマイクロプロセッサ。 （１０）上記クロック信号率を調節する手段が、電力制
御レジスタの対応するフィールドの値に応じて、上記ク
ロック信号率をゼロに調節する手段を含む、上記（９）
に記載のマイクロプロセッサ。 （１１）上記マイクロプロセッサが、電力制御レジスタ
・フィールドが調節された後当該機能ユニットが使用可
能となるまでに要するクロック・サイクル数に対応する
待ち時間値を記憶する待ち時間フィールドを有する電力
待ち時間レジスタを更に含み、上記クロック・サイクル
数がソフトウエアによって仮定され、上記機能ユニット
が、電力制御レジスタの対応するフィールドが該機能ユ
ニットを通常状態に置くように変更された後該機能ユニ
ットが使用可能となるまでその実行を停止させる手段を
含む、上記（１）に記載のマイクロプロセッサ。 （１２）上記電力待ち時間レジスタが、対応する機能ユ
ニットに関する待ち時間値を各々が記憶する複数の待ち
時間フィールドを含む、上記（１１）に記載のマイクロ
プロセッサ。
信号を生成して該クロック信号を機能ユニットに送信す
るクロック回路を更に含み、各機能ユニットの実行速度
を調節する上記手段が、電力制御レジスタの対応するフ
ィールドの値に応じて上記クロック信号率を調節する手
段を含む、上記（１）に記載のマイクロプロセッサ。 （１０）上記クロック信号率を調節する手段が、電力制
御レジスタの対応するフィールドの値に応じて、上記ク
ロック信号率をゼロに調節する手段を含む、上記（９）
に記載のマイクロプロセッサ。 （１１）上記マイクロプロセッサが、電力制御レジスタ
・フィールドが調節された後当該機能ユニットが使用可
能となるまでに要するクロック・サイクル数に対応する
待ち時間値を記憶する待ち時間フィールドを有する電力
待ち時間レジスタを更に含み、上記クロック・サイクル
数がソフトウエアによって仮定され、上記機能ユニット
が、電力制御レジスタの対応するフィールドが該機能ユ
ニットを通常状態に置くように変更された後該機能ユニ
ットが使用可能となるまでその実行を停止させる手段を
含む、上記（１）に記載のマイクロプロセッサ。 （１２）上記電力待ち時間レジスタが、対応する機能ユ
ニットに関する待ち時間値を各々が記憶する複数の待ち
時間フィールドを含む、上記（１１）に記載のマイクロ
プロセッサ。
【００５０】（１３）電力管理機能を持つコンピュータ
であって、複数の機能ユニット、および、各々が上記機
能ユニットの１つに対応する複数の電力制御レジスタ・
フィールドを持つ電力制御レジスタを備えたマイクロプ
ロセッサと、上記マイクロプロセッサに接続して、上記
マイクロプロセッサによる実行が可能な命令を記憶する
メモリと、上記メモリに記憶され、電力消費の水準を制
御する値を上記電力制御レジスタ・フィールドに保存す
ることを当該マイクロプロセッサに要求する実行可能コ
ードと、上記電力制御レジスタ・フィールドに保存され
た値に応じて各機能ユニットの実行速度を調節して各機
能ユニットによって消費される電力を調整する手段と、
を含むコンピュータ。 （１４）上記マイクロプロセッサがクロック信号を生成
して該クロック信号を機能ユニットに送信するクロック
回路を更に含み、各機能ユニットの実行速度を調節する
上記手段が、電力制御レジスタの対応するフィールドの
値に応じて上記クロック信号率を調節する手段を含む、
上記（１３）に記載のコンピュータ。 （１５）クロック信号率を調節する上記手段が、クロッ
ク信号の周波数を、第１に記憶された値に応じて、最大
周波数を分母とする分数に調節するクロック分割回路を
含む、上記（１４）に記載のコンピュータ。
であって、複数の機能ユニット、および、各々が上記機
能ユニットの１つに対応する複数の電力制御レジスタ・
フィールドを持つ電力制御レジスタを備えたマイクロプ
ロセッサと、上記マイクロプロセッサに接続して、上記
マイクロプロセッサによる実行が可能な命令を記憶する
メモリと、上記メモリに記憶され、電力消費の水準を制
御する値を上記電力制御レジスタ・フィールドに保存す
ることを当該マイクロプロセッサに要求する実行可能コ
ードと、上記電力制御レジスタ・フィールドに保存され
た値に応じて各機能ユニットの実行速度を調節して各機
能ユニットによって消費される電力を調整する手段と、
を含むコンピュータ。 （１４）上記マイクロプロセッサがクロック信号を生成
して該クロック信号を機能ユニットに送信するクロック
回路を更に含み、各機能ユニットの実行速度を調節する
上記手段が、電力制御レジスタの対応するフィールドの
値に応じて上記クロック信号率を調節する手段を含む、
上記（１３）に記載のコンピュータ。 （１５）クロック信号率を調節する上記手段が、クロッ
ク信号の周波数を、第１に記憶された値に応じて、最大
周波数を分母とする分数に調節するクロック分割回路を
含む、上記（１４）に記載のコンピュータ。
【００５１】（１６）上記クロック分割回路が、第２に
記憶された値に応じて、クロック信号の周波数をゼロに
調節する、上記（１５）に記載のコンピュータ。 （１７）電力制御レジスタのフィールドに記憶された値
に応じて、データ・バス・インターフェースの幅を第１
のビット数から第２のビット数へ減少させる手段を更に
含む、上記（１３）に記載のコンピュータ。 （１８）上記マイクロプロセッサが、電力制御レジスタ
・フィールドが調節された後当該機能ユニットが使用可
能となるまでに要するクロック・サイクル数に対応する
待ち時間値を記憶するため各機能ユニットに対応する１
つまたは複数の待ち時間レジスタ・フィールドを持つ電
力待ち時間レジスタを更に含み、上記クロック・サイク
ル数がソフトウエアによって仮定され、待ち時間値によ
って指定されたクロック・サイクルの後命令が発せられ
るが当該機能ユニットがまだ使用可能でない場合該機能
ユニットが使用可能になるまでその命令の実行を停止さ
せる手段を上記機能ユニットが含む、上記（１３）に記
載のコンピュータ。 （１９）上記マイクロプロセッサが多段階方式のパイプ
ラインを含み、上記機能ユニットが、上記電力制御レジ
スタ・フィールドに記憶された値に応じて、多数の停止
信号を上記パイプラインに送出する手段を含む、上記
（１３）に記載のコンピュータ。
記憶された値に応じて、クロック信号の周波数をゼロに
調節する、上記（１５）に記載のコンピュータ。 （１７）電力制御レジスタのフィールドに記憶された値
に応じて、データ・バス・インターフェースの幅を第１
のビット数から第２のビット数へ減少させる手段を更に
含む、上記（１３）に記載のコンピュータ。 （１８）上記マイクロプロセッサが、電力制御レジスタ
・フィールドが調節された後当該機能ユニットが使用可
能となるまでに要するクロック・サイクル数に対応する
待ち時間値を記憶するため各機能ユニットに対応する１
つまたは複数の待ち時間レジスタ・フィールドを持つ電
力待ち時間レジスタを更に含み、上記クロック・サイク
ル数がソフトウエアによって仮定され、待ち時間値によ
って指定されたクロック・サイクルの後命令が発せられ
るが当該機能ユニットがまだ使用可能でない場合該機能
ユニットが使用可能になるまでその命令の実行を停止さ
せる手段を上記機能ユニットが含む、上記（１３）に記
載のコンピュータ。 （１９）上記マイクロプロセッサが多段階方式のパイプ
ラインを含み、上記機能ユニットが、上記電力制御レジ
スタ・フィールドに記憶された値に応じて、多数の停止
信号を上記パイプラインに送出する手段を含む、上記
（１３）に記載のコンピュータ。
【００５２】（２０）複数の機能ユニットを有するマイ
クロプロセッサを備えたコンピュータにおいて消費電力
を最小にする方法であって、上記複数の機能ユニットの
１つにそれぞれ対応する複数のフィールドを持つ電力制
御レジスタを備えたマイクロプロセッサを準備し、上記
電力制御レジスタの各フィールドに１つの値を記憶し、
マイクロプロセッサによって消費される電力を調節する
ため、上記電力制御レジスタに記憶した上記値に従って
各機能ユニットの実行速度を調節する方法。 （２１）上記各機能ユニットの実行速度調節が、機能ユ
ニットに与えられるクロック信号のクロック速度を調節
することを含む、上記（２０）に記載の方法。 （２２）上記各機能ユニットの実行速度調節が、機能ユ
ニットに接続したバスを３態回路で接続することを含
む、上記（２０）に記載の方法。 （２３）上記電力制御レジスタの各フィールドへの１つ
の値の記憶が、各機能ユニットに対する１つの値を記憶
することを含む、上記（２０）に記載の方法。
クロプロセッサを備えたコンピュータにおいて消費電力
を最小にする方法であって、上記複数の機能ユニットの
１つにそれぞれ対応する複数のフィールドを持つ電力制
御レジスタを備えたマイクロプロセッサを準備し、上記
電力制御レジスタの各フィールドに１つの値を記憶し、
マイクロプロセッサによって消費される電力を調節する
ため、上記電力制御レジスタに記憶した上記値に従って
各機能ユニットの実行速度を調節する方法。 （２１）上記各機能ユニットの実行速度調節が、機能ユ
ニットに与えられるクロック信号のクロック速度を調節
することを含む、上記（２０）に記載の方法。 （２２）上記各機能ユニットの実行速度調節が、機能ユ
ニットに接続したバスを３態回路で接続することを含
む、上記（２０）に記載の方法。 （２３）上記電力制御レジスタの各フィールドへの１つ
の値の記憶が、各機能ユニットに対する１つの値を記憶
することを含む、上記（２０）に記載の方法。
【００５３】
【発明の効果】本発明は、命令ストリームを監視する負
荷をハードウェアに課す従来技術の電力管理技術の動的
アプローチが持つ問題点を解決し、マイクロプロセッサ
の機能ユニット毎のソフトウェアによる柔軟な消費電力
節約が実現する。
荷をハードウェアに課す従来技術の電力管理技術の動的
アプローチが持つ問題点を解決し、マイクロプロセッサ
の機能ユニット毎のソフトウェアによる柔軟な消費電力
節約が実現する。
【図１】従来技術の電力管理能力を持つコンピュータ・
システムのブロック図である。
システムのブロック図である。
【図２】本発明に従うソフトウェアによる制御可能な電
力管理機能を備えるマイクロプロセッサのブロック図で
ある。
力管理機能を備えるマイクロプロセッサのブロック図で
ある。
【図３】図２のマイクロプロセッサの電力管理機能の１
側面を示すブロック図である。
側面を示すブロック図である。
【図４】図２のマイクロプロセッサの電力管理機能の第
２の側面を示すブロック図である。
２の側面を示すブロック図である。
【図５】図２のマイクロプロセッサの電力管理機能の第
３の側面を示すブロック図である。
３の側面を示すブロック図である。
【図６】図２のマイクロプロセッサの電力管理機能の第
４の側面を示すブロック図である。
４の側面を示すブロック図である。
【図７】図２のマイクロプロセッサの電力管理機能の第
５の側面を示すブロック図である。
５の側面を示すブロック図である。
【図８】図２のマイクロプロセッサの電力管理機能の第
６の側面を示すブロック図である。
６の側面を示すブロック図である。
【図９】図２のマイクロプロセッサの電力管理機能の第
７の側面を示すブロック図である。
７の側面を示すブロック図である。
【図１０】本発明の第２の実施形態を示すブロック図で
ある。
ある。
【図１１】図１０の電力停止論理部分のブロック図であ
る。
る。
１００ マイクロプロセッサ １０２、１０４、１１０、１１２、１１４、１１６、１
２０、１２２、１２４、１２６、１４２、１７６ バ
ス １０６ 電力制御レジスタ １０８ 電力制御レジスタのフィールド １１８ 待ち時間制御レジスタ １２８、１５０ クロック分割器 １３０、１４４ クロック発振器 １３２ 刻時ツリー １３４、１３６、１３８ クロック・バッファ １４０ 電力制御レジスタのグローバル・フィールド １４６ ＡＮＤゲート １４８、１６０、１６４、１７４、１７８ 論理ブロ
ック １５２ 出力ラッチ １５４ 出力励振器 １５６ パッド １５８ ＮＰＮトランジスタ １６２ 多ポートＳＲＡＭ １６６ センス・アンプ １６７ アドレス・デコーダ １６８ バッファ １６９ プルアップ・トランジスタ １７２、１７５ ３態バッファ １８０ マルチプレクサ ２００ 実際待ち時間レジスタ ２０２ 停止論理ブロック ２０４ パイプライン制御機構 ２０６ 信号線 ２０８ 変更検出器 ２１０、２１２ カウンタ ２１４、２１６ ゼロ検出器 ２２２ 検出器
２０、１２２、１２４、１２６、１４２、１７６ バ
ス １０６ 電力制御レジスタ １０８ 電力制御レジスタのフィールド １１８ 待ち時間制御レジスタ １２８、１５０ クロック分割器 １３０、１４４ クロック発振器 １３２ 刻時ツリー １３４、１３６、１３８ クロック・バッファ １４０ 電力制御レジスタのグローバル・フィールド １４６ ＡＮＤゲート １４８、１６０、１６４、１７４、１７８ 論理ブロ
ック １５２ 出力ラッチ １５４ 出力励振器 １５６ パッド １５８ ＮＰＮトランジスタ １６２ 多ポートＳＲＡＭ １６６ センス・アンプ １６７ アドレス・デコーダ １６８ バッファ １６９ プルアップ・トランジスタ １７２、１７５ ３態バッファ １８０ マルチプレクサ ２００ 実際待ち時間レジスタ ２０２ 停止論理ブロック ２０４ パイプライン制御機構 ２０６ 信号線 ２０８ 変更検出器 ２１０、２１２ カウンタ ２１４、２１６ ゼロ検出器 ２２２ 検出器
Claims (1)
- 【請求項１】電力管理機能を備えたマイクロプロセッサ
であって、 複数の機能ユニットと、 各々が１つの機能ユニットに対応し１つの値を記憶する
複数のフィールドを有する電力制御レジスタと、 各機能ユニットによって消費される電力量を決定するた
め、各機能ユニットに対応する上記フィールドに記憶さ
れた値に応じて各機能ユニットの実行速度を調節する手
段と、 を備えるマイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| JP3734888B2 JP3734888B2 (ja) | 2006-01-11 |
Family
ID=24046545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP3734888B2 (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050916 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051020 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091028 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091028 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101028 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111028 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121028 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121028 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121028 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121028 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131028 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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