JPH0328911A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0328911A JPH0328911A JP1163536A JP16353689A JPH0328911A JP H0328911 A JPH0328911 A JP H0328911A JP 1163536 A JP1163536 A JP 1163536A JP 16353689 A JP16353689 A JP 16353689A JP H0328911 A JPH0328911 A JP H0328911A
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- 230000000415 inactivating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 239000004744 fabric Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N Magnesium oxide Chemical compound [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 101100257820 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) ssp-1 gene Proteins 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期型記憶装置（メモリ）を同一チップ上に内
蔵したマイクロプロセッサに関する．〔従来の技術〕 第６図は、従来のマイクロプロセッサの一例としてｒＤ
ＳＳＰ ｌの２ボートデータＲＡＭＪとして昭和６０年
度電子通信学会総合全国大会において報告された２ポー
｝ ＲＡＭの動作状態を示すタイミングチャートである
． ２ボー｝１？Ａけにてｔｌ戒される同期型記億装置は、
たとえば汎用音声信号処理ブロセフサ（ｏｓｓｐｔ：Ｄ
ｓｇｉｔａｌ Ｓｏｕｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｏｒ）の４相クロックを用いてビット線プリチャー
ジ，ワード線駆動．センスアンプ動作等を１マシンサイ
クル毎に実行する．以下、具体的に説明する。
蔵したマイクロプロセッサに関する．〔従来の技術〕 第６図は、従来のマイクロプロセッサの一例としてｒＤ
ＳＳＰ ｌの２ボートデータＲＡＭＪとして昭和６０年
度電子通信学会総合全国大会において報告された２ポー
｝ ＲＡＭの動作状態を示すタイミングチャートである
． ２ボー｝１？Ａけにてｔｌ戒される同期型記億装置は、
たとえば汎用音声信号処理ブロセフサ（ｏｓｓｐｔ：Ｄ
ｓｇｉｔａｌ Ｓｏｕｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｏｒ）の４相クロックを用いてビット線プリチャー
ジ，ワード線駆動．センスアンプ動作等を１マシンサイ
クル毎に実行する．以下、具体的に説明する。
ここでは、■マシンサイクルは４相クロフクの各ハイレ
ベル１『期間によりＴＩ， Ｔ２， Ｔ３，Ｔ４の期間
に区分されている． 期間Ｔ１において、ビット線のブリチャージ動作（ａ）
及びアドレス信号のデコード（ｂ）が行われる。
ベル１『期間によりＴＩ， Ｔ２， Ｔ３，Ｔ４の期間
に区分されている． 期間Ｔ１において、ビット線のブリチャージ動作（ａ）
及びアドレス信号のデコード（ｂ）が行われる。
Ｔ２の期間において、ビット線へのデータ続出しによる
ビ７ト線のディスチャージ（ｄ）を行い、期間Ｔ２から
Ｔ４に互ってワード線の駆動を行う（ｃ）。
ビ７ト線のディスチャージ（ｄ）を行い、期間Ｔ２から
Ｔ４に互ってワード線の駆動を行う（ｃ）。
また、期間Ｔ３． Ｔ４に亙って、センスアンプの動作
（ｅｌ及び出力バッファの動作を行う（ｆｌ。
（ｅｌ及び出力バッファの動作を行う（ｆｌ。
以上の間に各信号線のレベル変化に伴って電力が消費さ
れることは言うまでもない． 第７図は上述のような動作を行う同期型記憶装置の一構
威例を示すブロック図である。
れることは言うまでもない． 第７図は上述のような動作を行う同期型記憶装置の一構
威例を示すブロック図である。
図中、３は同期型記憶装置を、４はそのアドレス信号線
を、５は出力データ信号線を、６は４相クロック線をそ
れぞれ示し、９はこの同期型記憶装置３が内蔵されてい
る１チンプマイクロプロセッサを示している． このような同期型記憶装Ｗ３では、ｌチップマイクロプ
ロセッサ９に内蔵されているＣＰＵが同期型記憶装置３
をアクセスしていない期間においても、同期型記憶装置
３は４相クロック線６を介して与えられているクロック
に同期して常時続出し動作を行っている． 〔発明が解決しようとする課題〕 以上のような、従来の同期型記憶装置を内蔵したマイク
ロプロセッサでは、ＣＰＵが同期型記憶装置のアクセス
を必要としない場合においても、毎サイクル供給される
クロックにより同期型記憶装置は読出し動作を行ってい
る。即ち、ビット線プリチャージ，アドレスデコード．
ワード線駆動という一連のデータ読出しのための動作を
毎サイクル行っている。このため、不要な電力を消費し
ているという問題がある． このような事情に鑑みて、マイクロプロセッサの消費電
力削減を目的とするたとえば、特開昭６３−２６７１６
号の発明が提案されている。
を、５は出力データ信号線を、６は４相クロック線をそ
れぞれ示し、９はこの同期型記憶装置３が内蔵されてい
る１チンプマイクロプロセッサを示している． このような同期型記憶装Ｗ３では、ｌチップマイクロプ
ロセッサ９に内蔵されているＣＰＵが同期型記憶装置３
をアクセスしていない期間においても、同期型記憶装置
３は４相クロック線６を介して与えられているクロック
に同期して常時続出し動作を行っている． 〔発明が解決しようとする課題〕 以上のような、従来の同期型記憶装置を内蔵したマイク
ロプロセッサでは、ＣＰＵが同期型記憶装置のアクセス
を必要としない場合においても、毎サイクル供給される
クロックにより同期型記憶装置は読出し動作を行ってい
る。即ち、ビット線プリチャージ，アドレスデコード．
ワード線駆動という一連のデータ読出しのための動作を
毎サイクル行っている。このため、不要な電力を消費し
ているという問題がある． このような事情に鑑みて、マイクロプロセッサの消費電
力削減を目的とするたとえば、特開昭６３−２６７１６
号の発明が提案されている。
この特開昭６３−２６７１６号の発明は、命令のデコー
ドに際して動作しないマイクロプロセソサ内の機能ブロ
ックを検出し、そのブロックに対してクロックの供給を
停止して動作させないことにより、消費電力を削減して
いる． しかし、この発明ではマイクロプロセッサ内の各機能ブ
ロックへのクロソク供給をクロ７ク分配回路により分配
し、またこのクロック分配回路において各機能ブロック
へのクロンク供給を停止するように構成されている。従
って、この特開昭６３２６７１６号の発明では、各機能
ブロックへのクロック供給は機能ブロック単位で停止さ
れることになる． ところで、上述の特開昭６３−２６７１６号の発明では
、マイクロプロセッサ内の機能プロンクとして内蔵同期
型記憶装置は考えられていないが、大容量の記憶装置を
チップ上に内蔵したマイクロプロセッサにおいてはその
消費電力の大半はメモリにより消費される．そこで、こ
の特開昭６３−２６７１６号の発明を同期型記憶装置を
機能ブロックとして内蔵するマイクロプロセッサに通用
することが考えられるが、この場合には記憶装置全体に
対するクロ・ノク供給が停止されることになる。しかし
、記憶装置は通常はアドレスデコーダ，ワード線駆動回
路．ビット線プリチャージ回路，センスアンプ等の部分
に分かれている。このため、上述の如くメモリ全体で画
二的にクロソク供給を停止した場合には、メモリの各部
分の状呪に応じたクロックの供給・停止は出来ないため
、種々の不都合が生じる虞がある． たとえば、記憶装置の記憶内容の保護のためには、ワー
ド線をノンアクティブにすることが望ましいが、そうな
るようにクロックの供給を停止した場合にデコーダが動
作状態のままになって電力を消費する可能性がある． 本発明はこのような事情に鑑みてなされたものであり、
上述のような無駄な電力消費を省いて消費電力を削減し
、しかも内蔵されている同期型メモリの各部分の状況に
応じたクロックの供給・停止が可能なマイクロプロセッ
サの提供を目的とする． （課題を解決するための手段〕 本発明のマイクロプロセッサは、内蔵されている同期型
記憶装置をアクセスする必要がない場合にイネーブル信
号をノンアクティブにし、これを記憶装置の全体または
一部へ与えることにより、その部分への同期信号（クロ
ソク）の供給を停止するように構成している。
ドに際して動作しないマイクロプロセソサ内の機能ブロ
ックを検出し、そのブロックに対してクロックの供給を
停止して動作させないことにより、消費電力を削減して
いる． しかし、この発明ではマイクロプロセッサ内の各機能ブ
ロックへのクロソク供給をクロ７ク分配回路により分配
し、またこのクロック分配回路において各機能ブロック
へのクロンク供給を停止するように構成されている。従
って、この特開昭６３２６７１６号の発明では、各機能
ブロックへのクロック供給は機能ブロック単位で停止さ
れることになる． ところで、上述の特開昭６３−２６７１６号の発明では
、マイクロプロセッサ内の機能プロンクとして内蔵同期
型記憶装置は考えられていないが、大容量の記憶装置を
チップ上に内蔵したマイクロプロセッサにおいてはその
消費電力の大半はメモリにより消費される．そこで、こ
の特開昭６３−２６７１６号の発明を同期型記憶装置を
機能ブロックとして内蔵するマイクロプロセッサに通用
することが考えられるが、この場合には記憶装置全体に
対するクロ・ノク供給が停止されることになる。しかし
、記憶装置は通常はアドレスデコーダ，ワード線駆動回
路．ビット線プリチャージ回路，センスアンプ等の部分
に分かれている。このため、上述の如くメモリ全体で画
二的にクロソク供給を停止した場合には、メモリの各部
分の状呪に応じたクロックの供給・停止は出来ないため
、種々の不都合が生じる虞がある． たとえば、記憶装置の記憶内容の保護のためには、ワー
ド線をノンアクティブにすることが望ましいが、そうな
るようにクロックの供給を停止した場合にデコーダが動
作状態のままになって電力を消費する可能性がある． 本発明はこのような事情に鑑みてなされたものであり、
上述のような無駄な電力消費を省いて消費電力を削減し
、しかも内蔵されている同期型メモリの各部分の状況に
応じたクロックの供給・停止が可能なマイクロプロセッ
サの提供を目的とする． （課題を解決するための手段〕 本発明のマイクロプロセッサは、内蔵されている同期型
記憶装置をアクセスする必要がない場合にイネーブル信
号をノンアクティブにし、これを記憶装置の全体または
一部へ与えることにより、その部分への同期信号（クロ
ソク）の供給を停止するように構成している。
本発明のマイクロプロセッサでは、実行される命令が記
憶装置へのアクセスを必要としない場合には記憶装置の
全部または一部が動作しないので、その部分を所定の状
態で動作停止状態にすることが可能になる。
憶装置へのアクセスを必要としない場合には記憶装置の
全部または一部が動作しないので、その部分を所定の状
態で動作停止状態にすることが可能になる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係る同期型記憶装置を内蔵したマイク
ロプロセッサの一構戒例を示すブロック図である。
ロプロセッサの一構戒例を示すブロック図である。
図中、ｌは実行すべき命令を保持する命令レジスタであ
る。
る。
２は命令デコーダであり、命令レジスタｌに保持されて
いる命令をデコードする． ３は同期型記憶装置であり、種々のデータを格納してい
る． ４はアドレス信号線であり、アクセス対象のデータの同
期型記憶装置３における記憶位置を表すアドレス信号を
アドレスデコーダ３１へ入力する．アドレスデコーダ３
１はアドレス信号線４を介して入力されたアドレス信号
をデコードし、その結果をワード線３５を介してメモリ
セルアレイ３４へ出力する。
いる命令をデコードする． ３は同期型記憶装置であり、種々のデータを格納してい
る． ４はアドレス信号線であり、アクセス対象のデータの同
期型記憶装置３における記憶位置を表すアドレス信号を
アドレスデコーダ３１へ入力する．アドレスデコーダ３
１はアドレス信号線４を介して入力されたアドレス信号
をデコードし、その結果をワード線３５を介してメモリ
セルアレイ３４へ出力する。
５は出力データ信号線であり、メモリセルアレイ３４か
ら読出されたデータの信号がセンスアンブ３２により増
幅されてこの出力データ信号線５へ出力される。
ら読出されたデータの信号がセンスアンブ３２により増
幅されてこの出力データ信号線５へ出力される。
６は４相クロソク線であり、上述のアドレスデコーダ３
ｌ及び後述するプリチャージ回路３３，センスアンプ３
２等へ４相クロックを伝送している。
ｌ及び後述するプリチャージ回路３３，センスアンプ３
２等へ４相クロックを伝送している。
ブリチャージ回路３３はメモリセルアレイ３４のピント
線３６をブリチャージする。
線３６をブリチャージする。
ところで、命令デコーダ２からはイネーブル信号線７が
アドレスデコーダ３１及びプリチャージ同路３３へ出力
されている．命令デコーダ２は、命令をデコードした際
に、その命令が実行される場合に同期型記憶装置３に対
するアクセスを必要とするか否かを判定し、必要である
場合にはイネーブル信号線７へ出力しているイネープル
信号ＥＮをアクティブ（“Ｈ”）にし、必要としない場
合にはイネ−プル信号ＥＮをノンアクティブ（”Ｌ″）
にする．第２図はアドレスデコーダ３ｌの回路構戒を示
す回路図である． ６ｌは４相クロック線６の内のクロックＴ１を伝送する
クロック線であり、共に２人力のＡＮＤゲート３１５及
び３１６の一方の入力となっている．これらの両ＡＮＤ
ゲート３１５， ３１６の他方の入力にはイネーブル信
号線７が接続されている．なお、ＡＮＤゲート３１６へ
はクロック線６１はインバータ３１７を介して接続され
ている． ＡＮＤゲート３１５の出力はアドレスラッチ３１１に与
えられている。
アドレスデコーダ３１及びプリチャージ同路３３へ出力
されている．命令デコーダ２は、命令をデコードした際
に、その命令が実行される場合に同期型記憶装置３に対
するアクセスを必要とするか否かを判定し、必要である
場合にはイネーブル信号線７へ出力しているイネープル
信号ＥＮをアクティブ（“Ｈ”）にし、必要としない場
合にはイネ−プル信号ＥＮをノンアクティブ（”Ｌ″）
にする．第２図はアドレスデコーダ３ｌの回路構戒を示
す回路図である． ６ｌは４相クロック線６の内のクロックＴ１を伝送する
クロック線であり、共に２人力のＡＮＤゲート３１５及
び３１６の一方の入力となっている．これらの両ＡＮＤ
ゲート３１５， ３１６の他方の入力にはイネーブル信
号線７が接続されている．なお、ＡＮＤゲート３１６へ
はクロック線６１はインバータ３１７を介して接続され
ている． ＡＮＤゲート３１５の出力はアドレスラッチ３１１に与
えられている。
アドレスラソチ３１１ はアドレス信号線４を介して人
力されるアドレス信号をラフチするが、アドレス信号線
４の各ビットに対応してゲートトランジスタ３１１０と
レシオラッチ３１１１とが備えられている．そして、各
ゲートトランジスタ３１１０の開閉制御が上述の＾ＮＤ
ゲート３１５の出力信号により行われる．即ち、ＡＮＤ
ゲート３１５の一方の人力であるイネーブル信号ＥＮが
“Ｈ”であり、且つクロック線６１を介して与えられて
いるもう一方の入力であるクロックＴｌが“１１′であ
る期間のみＡＮＤゲート３１５の出力信号も“Ｈ”にな
ってアドレスラノチ３１１の各ゲートトランジスタ３１
１０が開き、この間に各レシオラッチ３ｌ１１にアドレ
ス信号がラノチされる。
力されるアドレス信号をラフチするが、アドレス信号線
４の各ビットに対応してゲートトランジスタ３１１０と
レシオラッチ３１１１とが備えられている．そして、各
ゲートトランジスタ３１１０の開閉制御が上述の＾ＮＤ
ゲート３１５の出力信号により行われる．即ち、ＡＮＤ
ゲート３１５の一方の人力であるイネーブル信号ＥＮが
“Ｈ”であり、且つクロック線６１を介して与えられて
いるもう一方の入力であるクロックＴｌが“１１′であ
る期間のみＡＮＤゲート３１５の出力信号も“Ｈ”にな
ってアドレスラノチ３１１の各ゲートトランジスタ３１
１０が開き、この間に各レシオラッチ３ｌ１１にアドレ
ス信号がラノチされる。
換言すれば、ＡＮＤゲート３１５はアドレスラノチ３１
１へのクロックの供給をｆ亭止する手段として機能する
． アドレスラッチ３１１の各レシオラノチ３１１１にラフ
チされたアドレス信号はデコード部３１２へ！テえられ
る． デコード部３１２は、アドレスラノチ３１１ の各レシ
オラ７チ３１１１の出力をＮＡＮＤゲート３１２０にて
適宜に論理演算することにより各ＮＡＮＤゲート３１２
０からそれぞれワード線選択信号をワード線駆動回路３
１３へ出力する． ワード線駆動回路３１３はデコード部３１２から出力さ
れるワード線選択信号に従って各ワード線３５を駆動す
る回路であるが、各ワード線３５にはそれぞれＡＮＤゲ
ート３１６の出力信号により開閉制御されるアクセスゲ
ート３１３０が介装されている。
１へのクロックの供給をｆ亭止する手段として機能する
． アドレスラッチ３１１の各レシオラノチ３１１１にラフ
チされたアドレス信号はデコード部３１２へ！テえられ
る． デコード部３１２は、アドレスラノチ３１１ の各レシ
オラ７チ３１１１の出力をＮＡＮＤゲート３１２０にて
適宜に論理演算することにより各ＮＡＮＤゲート３１２
０からそれぞれワード線選択信号をワード線駆動回路３
１３へ出力する． ワード線駆動回路３１３はデコード部３１２から出力さ
れるワード線選択信号に従って各ワード線３５を駆動す
る回路であるが、各ワード線３５にはそれぞれＡＮＤゲ
ート３１６の出力信号により開閉制御されるアクセスゲ
ート３１３０が介装されている。
従って、ＡＮＤゲート３１６の一方の入力であるイネー
ブル信号ＥＮが“Ｈ”であり、且つインバータ３１７を
介して反転して与えられているもう一方の入力であるク
ロック線６１のクロソク０が“Ｈ”、換言すればクロッ
クＴＯが“Ｌ”である期間のみＡＮＤゲート３１６の出
力信号が“Ｈ”になってワード線駆動回路３１３の各ア
クセスゲート３ｌ３０が開いてワード線３５が駆動され
る． 換言すれば、＾ＮＯゲート３ｌ６はワード線駆動回路３
１３へのクロックの供給を停止する手段として機能する
． 第３図はビット線のプリチャージ回路３３の構威を示す
回路図である。
ブル信号ＥＮが“Ｈ”であり、且つインバータ３１７を
介して反転して与えられているもう一方の入力であるク
ロック線６１のクロソク０が“Ｈ”、換言すればクロッ
クＴＯが“Ｌ”である期間のみＡＮＤゲート３１６の出
力信号が“Ｈ”になってワード線駆動回路３１３の各ア
クセスゲート３ｌ３０が開いてワード線３５が駆動され
る． 換言すれば、＾ＮＯゲート３ｌ６はワード線駆動回路３
１３へのクロックの供給を停止する手段として機能する
． 第３図はビット線のプリチャージ回路３３の構威を示す
回路図である。
ブリチャージ回路３３は、イネーブル信号線７とクロソ
ク線６ｌとが入力に接続されたＮＡＮＤゲート３３０と
このＮＡＮＤゲート３３０の出力信号により開閉制御さ
れる各ビント線のローアクティブのゲート３３１とによ
り構成されている．従って、イネーブル信号線７を介し
て与えられるイネーブル信号ＥＮが“Ｈ１であり且つク
ロンク線６ｌを介して与えられるクロックＴ１が“Ｉ｛
”である期間のみＮＡＮＤゲート３３０の出力信号が“
Ｌ”になって各ゲート３３ｌが開き、各ピント線３６が
プリチャージされる。
ク線６ｌとが入力に接続されたＮＡＮＤゲート３３０と
このＮＡＮＤゲート３３０の出力信号により開閉制御さ
れる各ビント線のローアクティブのゲート３３１とによ
り構成されている．従って、イネーブル信号線７を介し
て与えられるイネーブル信号ＥＮが“Ｈ１であり且つク
ロンク線６ｌを介して与えられるクロックＴ１が“Ｉ｛
”である期間のみＮＡＮＤゲート３３０の出力信号が“
Ｌ”になって各ゲート３３ｌが開き、各ピント線３６が
プリチャージされる。
以上のように構成された本発明のマイクロプロセッサの
動作は以下の如くである． 命令レジスタｌに取込まれたメモリは順次実行されるが
、本発明のマイクロプロセフサはパイプライン処理を行
うので、命令がデコードされるサイクルとその命令が実
行されるサイクルとが異なる． 本実施例では、デコードサイクルにおいて命令デコーダ
２により命令がデコードされた際に、その命令の実行時
に同期型記憶装置３に対するアクセスを必要とするので
あればイネーブル信号ＥＮをアクティブ（“Ｈ”）にし
、必要としないのであればノンアクティブ（“Ｌ″）に
する． イネーブル信号ＥＮはイネーブル信号線７を介して同期
型記憶装置３のアドレスデコーダ３ｌのアドレスラッチ
３ｌ１．ワード線駆動回路３１３及びプリチャージ回路
３３，センスアンブ３２に与えられている．以下、第４
図のタイ主ングチャートを参照して説明する． イネーブル信号ＥＮがアクティブ（’ Ｈ ’）である
場合、同期型記憶装置３は４相クロック線６を介して与
えられる４相クロンクＴＩ（ａ）， Ｔ２（ｂ）． Ｔ
３（Ｃｌ， Ｔ４（ｄｌに同期して動作する． ＴＩのタイミングにおいて、アドレス信号線４の各アド
レス信号が変化してこれがアドレスラッチ３１１にラッ
チされる［Ｑ）と共に、゛ブリチャージ回路３３により
ビット線３６がブリチャージされる《幻．Ｔ２のタイ主
ングにおいて、ビット線３６のプリチャージが終了しく
幻、またワード線駆動回路３１３が駆動される（ｆ》．
ワード線３５が駆動されることにより、メモリセルアレ
イ３４のデータがビット線３６を介してセンスアンブ３
２へ出力される。
動作は以下の如くである． 命令レジスタｌに取込まれたメモリは順次実行されるが
、本発明のマイクロプロセフサはパイプライン処理を行
うので、命令がデコードされるサイクルとその命令が実
行されるサイクルとが異なる． 本実施例では、デコードサイクルにおいて命令デコーダ
２により命令がデコードされた際に、その命令の実行時
に同期型記憶装置３に対するアクセスを必要とするので
あればイネーブル信号ＥＮをアクティブ（“Ｈ”）にし
、必要としないのであればノンアクティブ（“Ｌ″）に
する． イネーブル信号ＥＮはイネーブル信号線７を介して同期
型記憶装置３のアドレスデコーダ３ｌのアドレスラッチ
３ｌ１．ワード線駆動回路３１３及びプリチャージ回路
３３，センスアンブ３２に与えられている．以下、第４
図のタイ主ングチャートを参照して説明する． イネーブル信号ＥＮがアクティブ（’ Ｈ ’）である
場合、同期型記憶装置３は４相クロック線６を介して与
えられる４相クロンクＴＩ（ａ）， Ｔ２（ｂ）． Ｔ
３（Ｃｌ， Ｔ４（ｄｌに同期して動作する． ＴＩのタイミングにおいて、アドレス信号線４の各アド
レス信号が変化してこれがアドレスラッチ３１１にラッ
チされる［Ｑ）と共に、゛ブリチャージ回路３３により
ビット線３６がブリチャージされる《幻．Ｔ２のタイ主
ングにおいて、ビット線３６のプリチャージが終了しく
幻、またワード線駆動回路３１３が駆動される（ｆ》．
ワード線３５が駆動されることにより、メモリセルアレ
イ３４のデータがビット線３６を介してセンスアンブ３
２へ出力される。
Ｔ３． Ｔ４のタイミングにおいて、センスアンプ３２
が駆動され《Ｏ、出力データ信号線５ヘデータが出力さ
れる｛ｈ｝． 一方、イネーブル信号ＥＸがノンアクティブ（“し”）
である場合、ＡＮＤゲート３１５の出力信号がローレベ
ルになってアドレスラッチ３１１の各ゲート３１１０が
非導通状態となる．従って、アドレスラッチ３１１はア
ドレス信号線４からのアドレス信号の入力を受付けない
。また、ＡＮＤゲート３１６の出力信号もローレベルと
なり、ワード線駆動回路３１３は駆動しない． たとえば第４図において、命令Ａが同期型記憶装置３に
対するアクセスを必要とし、命令Ｂが同期型記憶装Ｗ．
３に対するアクセスを必要としない命令であるとする．
命令Ａの実行サイクルにおいては、命令デコーダ２によ
りイネーブル信号ＥＮはアクティブ（″Ｈ″）になる。
が駆動され《Ｏ、出力データ信号線５ヘデータが出力さ
れる｛ｈ｝． 一方、イネーブル信号ＥＸがノンアクティブ（“し”）
である場合、ＡＮＤゲート３１５の出力信号がローレベ
ルになってアドレスラッチ３１１の各ゲート３１１０が
非導通状態となる．従って、アドレスラッチ３１１はア
ドレス信号線４からのアドレス信号の入力を受付けない
。また、ＡＮＤゲート３１６の出力信号もローレベルと
なり、ワード線駆動回路３１３は駆動しない． たとえば第４図において、命令Ａが同期型記憶装置３に
対するアクセスを必要とし、命令Ｂが同期型記憶装Ｗ．
３に対するアクセスを必要としない命令であるとする．
命令Ａの実行サイクルにおいては、命令デコーダ２によ
りイネーブル信号ＥＮはアクティブ（″Ｈ″）になる。
従って、上述のように同期型記憶装置３に対するアクセ
スが行われる。
スが行われる。
しかし、命令Ｂの実行サイクルにおいては、イネーブル
信号ＥＮはノンアクティブ（’Ｌ”〉になるので、アド
レスデコーダ３１によるアドレス信号のデコードは行わ
れず、ワード線駆動回路３１３も駆動されない．更に、
ビソト線のプリチャージ回路３３も駆動されない． このように、本発明のマイクロプロセソサにおいては、
同期型記憶装評３がアクセスされない場合には、各部へ
のクロソク供給をそれぞれの状況に応した状態で停止す
ることが出来るので、アドレスのデコード及びビット線
のプリチャージが行われずに／／！［！電力が削減され
、またワード線の馴動が停止されて記億内容の保護がよ
り確実に行われる。
信号ＥＮはノンアクティブ（’Ｌ”〉になるので、アド
レスデコーダ３１によるアドレス信号のデコードは行わ
れず、ワード線駆動回路３１３も駆動されない．更に、
ビソト線のプリチャージ回路３３も駆動されない． このように、本発明のマイクロプロセソサにおいては、
同期型記憶装評３がアクセスされない場合には、各部へ
のクロソク供給をそれぞれの状況に応した状態で停止す
ることが出来るので、アドレスのデコード及びビット線
のプリチャージが行われずに／／！［！電力が削減され
、またワード線の馴動が停止されて記億内容の保護がよ
り確実に行われる。
なお、上述の実施例では、アドレスデコーダ３１，プリ
チャージ回路３３等にイネーブル信号線７を接続し、同
期型記憶装置３に対するアクセスが行われない場合には
イネーブル信号ＥＮをノンアクティブとすることにより
、それぞれを非動作状態にしているが、いずれか一つの
みの動作を停止するように構成しても相当程度の消費電
力の削減は可能である。
チャージ回路３３等にイネーブル信号線７を接続し、同
期型記憶装置３に対するアクセスが行われない場合には
イネーブル信号ＥＮをノンアクティブとすることにより
、それぞれを非動作状態にしているが、いずれか一つの
みの動作を停止するように構成しても相当程度の消費電
力の削減は可能である。
また、第２図に示したアドレスデコーダ３１を第５図に
示す如く、ワード線駆動回路３１３のみにクロノクの供
給・停止を可能な構戒とし、イネーブル信号ＥＮがノン
アクティブである場合のワード線駆動回路３１３のみを
動作停止状態としても、相当分の消費電力が削減される
． 更に、上記実施例においては同期型記ｔａ装置３に対し
てデータが書込まれる際の動作について説明しているが
、データが同期型記憶装置３から読出される際の動作に
ついても同様である。
示す如く、ワード線駆動回路３１３のみにクロノクの供
給・停止を可能な構戒とし、イネーブル信号ＥＮがノン
アクティブである場合のワード線駆動回路３１３のみを
動作停止状態としても、相当分の消費電力が削減される
． 更に、上記実施例においては同期型記ｔａ装置３に対し
てデータが書込まれる際の動作について説明しているが
、データが同期型記憶装置３から読出される際の動作に
ついても同様である。
以上に詳述した如く、本発明のマイクロブロセソサによ
れば、処理すべき命令が同期型記↑ｑ装置に対するアク
セスを必要としない場合には、同期型記憶装置の全体あ
るいは一部へのクロソクの供給を停止することにより非
動作状態とするので消費電力が削減され、また同期型記
イ、Ｑ装謀の涸々の部分に最通な状態でクロソクの供給
を停止することが出来るので、メモリ内容の保護等の面
からも好適である。
れば、処理すべき命令が同期型記↑ｑ装置に対するアク
セスを必要としない場合には、同期型記憶装置の全体あ
るいは一部へのクロソクの供給を停止することにより非
動作状態とするので消費電力が削減され、また同期型記
イ、Ｑ装謀の涸々の部分に最通な状態でクロソクの供給
を停止することが出来るので、メモリ内容の保護等の面
からも好適である。
第１図は本発明に係るマイクロブロセノサの構成を示す
ブロノク図、第２図はそのアドレスデコーダの横或を示
すブロック図、第３図は同ブリヂャージ同路の構成を示
すブロソク図、第４ｒｙＩは動作状態を示すタイミング
チャート、第５図はアドレスデコーダの他の構成例を示
すブロノク図、第６図は従来のマイクロプロセッサの動
作状態を示すタイミングチャート、第７図はその構成を
示すブロソク図である。 １・・・命令レジスタ ２・・・命令デコーダ３・・
・同期型記憶装置 ６・・・４相クロック線７・・・
イネーブル信号線 ３３・・・ブリチャージ回路３１１
・・・アドレスラノチ ３１２・・・デコード部 ３１
３・・・ワード線駆動回路 ３１５，３１６・・・ＡＮ
Ｄゲートなお、各図中同一符号は同一又は相当部分を示
す。
ブロノク図、第２図はそのアドレスデコーダの横或を示
すブロック図、第３図は同ブリヂャージ同路の構成を示
すブロソク図、第４ｒｙＩは動作状態を示すタイミング
チャート、第５図はアドレスデコーダの他の構成例を示
すブロノク図、第６図は従来のマイクロプロセッサの動
作状態を示すタイミングチャート、第７図はその構成を
示すブロソク図である。 １・・・命令レジスタ ２・・・命令デコーダ３・・
・同期型記憶装置 ６・・・４相クロック線７・・・
イネーブル信号線 ３３・・・ブリチャージ回路３１１
・・・アドレスラノチ ３１２・・・デコード部 ３１
３・・・ワード線駆動回路 ３１５，３１６・・・ＡＮ
Ｄゲートなお、各図中同一符号は同一又は相当部分を示
す。
Claims (1)
- （１）同期型記憶装置を同一チップ上に備え、命令をデ
コードするデコードステージと命令を実行する実行ステ
ージとを有するパイプライン機構を備えたマイクロプロ
セッサにおいて、前記実行ステージでの命令実行に際し
て前記記憶装置に対するアクセスを必要としない命令が
前記デコードステージでデコードされた場合に、所定の
信号を発生する手段と、 前記所定の信号が発生している場合に、前記記憶装置の
全体または一部への同期信号の供給を所定の状態で停止
する手段と を備えたことを特徴とするマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163536A JPH0328911A (ja) | 1989-06-26 | 1989-06-26 | マイクロプロセッサ |
| US07/543,273 US5276889A (en) | 1989-06-26 | 1990-06-25 | Microprocessor having built-in synchronous memory with power-saving feature |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163536A JPH0328911A (ja) | 1989-06-26 | 1989-06-26 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0328911A true JPH0328911A (ja) | 1991-02-07 |
Family
ID=15775747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163536A Pending JPH0328911A (ja) | 1989-06-26 | 1989-06-26 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5276889A (ja) |
| JP (1) | JPH0328911A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3034362B2 (ja) * | 1990-11-22 | 2000-04-17 | 株式会社日立製作所 | 周辺制御装置およびｓｃｓｉバス制御装置 |
| US5832286A (en) * | 1991-12-04 | 1998-11-03 | Sharp Kabushiki Kaisha | Power control apparatus for digital electronic device |
| JP3237926B2 (ja) * | 1991-12-04 | 2001-12-10 | シャープ株式会社 | デジタル電子機器用電力制御装置、該電力制御装置を備えた処理装置、及び該処理装置を備えたデジタル電子機器用電力管理システム |
| US6343363B1 (en) * | 1994-09-22 | 2002-01-29 | National Semiconductor Corporation | Method of invoking a low power mode in a computer system using a halt instruction |
| DE69321426T2 (de) * | 1992-06-05 | 1999-03-04 | Compaq Computer Corp., Houston, Tex. 77070 | Plattenantriebsteuergerät mit Nachschreibcachespeicher |
| US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| US5457781A (en) * | 1993-01-04 | 1995-10-10 | Amdahl Corporation | System having main unit for shutting off clocks to memory upon completion of writing data into memory and information supervising unit to read the data |
| US5524248A (en) * | 1993-07-06 | 1996-06-04 | Dell Usa, L.P. | Random access memory power management system |
| US5677849A (en) * | 1993-11-08 | 1997-10-14 | Cirrus Logic, Inc. | Selective low power clocking apparatus and method |
| US5996083A (en) * | 1995-08-11 | 1999-11-30 | Hewlett-Packard Company | Microprocessor having software controllable power consumption |
| US5724611A (en) * | 1996-04-25 | 1998-03-03 | Vlsi Technology, Inc. | Automatic cache controller system and method therefor |
| GB2323188B (en) | 1997-03-14 | 2002-02-06 | Nokia Mobile Phones Ltd | Enabling and disabling clocking signals to elements |
| US5835435A (en) * | 1997-12-02 | 1998-11-10 | Intel Corporation | Method and apparatus for dynamically placing portions of a memory in a reduced power consumtion state |
| DE19828316C2 (de) * | 1998-06-25 | 2000-07-06 | Daimler Chrysler Ag | Vorrichtung zur Senkung des Leistungsverbrauchs eines Signalprozessor-Systems |
| US6141283A (en) * | 1999-04-01 | 2000-10-31 | Intel Corporation | Method and apparatus for dynamically placing portions of a memory in a reduced power consumption state |
| US6564331B1 (en) * | 1999-09-24 | 2003-05-13 | Intel Corporation | Low power register file |
| EP1117031B1 (en) | 2000-01-14 | 2007-07-11 | Texas Instruments France | Microprocessor with reduced power-consumption. |
| US6728893B1 (en) * | 2000-04-21 | 2004-04-27 | Intel Corporation | Power management system for a random number generator |
| US20070192863A1 (en) * | 2005-07-01 | 2007-08-16 | Harsh Kapoor | Systems and methods for processing data flows |
| US20020065676A1 (en) * | 2000-11-27 | 2002-05-30 | First To File, Inc. | Computer implemented method of generating information disclosure statements |
| DE10115816B4 (de) * | 2001-03-30 | 2008-02-28 | Infineon Technologies Ag | Integrierter dynamischer Speicher und Verfahren zum Betrieb eines integrierten dynamischen Speichers |
| EP1742143B1 (en) * | 2005-07-06 | 2018-11-21 | STMicroelectronics Srl | Method and system for power consumption management, and corresponding computer program product |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4507727A (en) * | 1982-02-11 | 1985-03-26 | Texas Instruments Incorporated | Microcomputer with ROM test mode of operation |
| US4545030A (en) * | 1982-09-28 | 1985-10-01 | The John Hopkins University | Synchronous clock stopper for microprocessor |
| WO1985000453A1 (en) * | 1983-07-11 | 1985-01-31 | Prime Computer, Inc. | Data processing system |
| US4685058A (en) * | 1983-08-29 | 1987-08-04 | Amdahl Corporation | Two-stage pipelined execution unit and control stores |
| DE3751503T2 (de) * | 1986-03-26 | 1996-05-09 | Hitachi Ltd | Datenprozessor in Pipelinestruktur mit der Fähigkeit mehrere Befehle parallel zu dekodieren und auszuführen. |
| JPH081599B2 (ja) * | 1988-02-24 | 1996-01-10 | 三菱電機株式会社 | データ処理装置 |
| US5125083A (en) * | 1989-02-03 | 1992-06-23 | Digital Equipment Corporation | Method and apparatus for resolving a variable number of potential memory access conflicts in a pipelined computer system |
-
1989
- 1989-06-26 JP JP1163536A patent/JPH0328911A/ja active Pending
-
1990
- 1990-06-25 US US07/543,273 patent/US5276889A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5276889A (en) | 1994-01-04 |
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