KR960029967A - 디지탈 신호 처리 방법 및 장치, 및 메모리 셀 독출 방법 - Google Patents

디지탈 신호 처리 방법 및 장치, 및 메모리 셀 독출 방법 Download PDF

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Abstract

처리 스루풋을 증가시키는 디지탈 신호 장치 및 방법. 각각의 명령(Ii)에 대해서, 처리 소자(PEk)에서 4개의 단계(1)~(4)는 한 단계가 한 사이클 내에서 수행되면서 순서대로 수행된다. 4개의 연속한 명령(예를 들면, 제3사이클 〈m+2〉에서 명령(Ii+2,Ii+1,Ii,Ii-2)에 대해서, 4개의 단계 (1)~(4)는 각각 동시에 수행된다. 이러한 방식으로 해서, 파이프라인 처리가 처리 소자(PEk)에서 수행된다.

Description

디지탈 신호 처리 방법 및 장치, 및 메모리 셀 독출 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 SIMD 디지탈 신호 처리 장치에서 사용된 SVP 구성을 도시한 블록도, 제2도는 실시예에서 SVP의 기능을 도시한 개략도, 제3도는 실시예에서 SVP의 처리 소자에 대한 기본 구성을 도시한 블록도.

Claims (6)

  1. 디지탈 신호 처리 방법에 있어서, 공통의 프로그램 명령에 따라 병렬 수행을 위해 배열된 복수의 처리 소자들을 가지며, 각각의 처리 소자는 명령에 대한 동작(operation) 전 또는 후에 데이타를 유지하기 위한 메모리, 설정된 수의 인접 처리 소자들과 데이타를 교환하기 위한 통신(communication) 수단, 및 상기 메모리로부터 독출된 데이타 또는 상기 통신 수단을 통해 수신된 데이타에 의해 지정된 동작을 수행하는 동작 수단을 갖는 데이타 프로세서를 제공하는 단계를 포함하고; 각각의 프로그램 명령에 대해서, 상기 메모리로부터 데이타를 독출하는 제1단계, 상기 통신 수단을 통해 상기 설정된 수의 인접 처리 소자들과 조건부 교환을 행하는 제2단계, 상기 동작 수단을 통해 상기 프로그램 명령에 의해 지정된 동작을 수행하는 제3단계, 및 상기 제1, 제2 및 제3단계에서 얻어진 데이타 중 하나를 상기 메모리에 기입하는 제4단계를 포함하며; 연속한 복수의 명령들에 대해서, 상기 제1, 제2, 제3 및 제4단계 중 적어도 두개의 단계가 동시에 수행되는 것을 특징으로 하는 디지탈 신호 처리 방법.
  2. 제1항에 있어서, 상기 제1, 제2, 제3 및 제4단계 각각은 상기 데이타 프로세서의 한 사이클 내에 수행되며, 각각의 사이클 내에서, 상기 제1, 제2, 제3 및 제4단계들은 4개의 연속한 프로그램 명령들에 대해 동시에 수행되는 것을 특징으로 하는 디지탈 신호 처리 방법.
  3. 제1항에 있어서, 상기 제1 및 제2단계는 한 사이클 내에서 수행될 수 있으며, 상기 제3 및 제4단계는 한 사이클 내에서 수행될 수 있으며; 두개의 연속한 명령에 대해서, 상기 제1 및 제2단계와 상기 제3 및 제4단계는 각각 동시에 수행되는 것을 특징으로 하는 디지탈 신호 처리 방법.
  4. 디지탈 신호 프로세서에 있어서, 공통의 프로그램 명령에 따라 동일 처리를 병렬로 수행하기 위해 병렬로 배열된 복수의 처리 소자를 포함하며; 상기 각각의 처리 소자는 명령에 대한 동작 전 또는 동작 후에 데이타를 유지하는 메모리; 설정된 수의 인접 처리 소자들과 데이타를 교환하기 위한 통신 수단; 및 상기 메모리로부터 독출된 데이타 또는 상기 통신 수단에 의해서 수신된 데이타에 대한 설정된 동작을 수행하는 동작 수단; 상기 메모리의 데이타 출력 단에 결합된 데이타 입력 단, 및 상기 동작 수단의 데이타 입력 단에 결합된 데이타 출력 단을 가지며, 제1사이클 내에 상기 메모리로부터 독출한 데이타를 제2사이클 동안에 페치(fetch)하는 제1래치; 상기 제1레치의 상기 데이타 출력 단에 결합된 데이타 입력 단을 가지며, 상기 제2사이클에 이은 제3사이클 동안에, 상기 제1래치로부터 데이타를 페치하는 제2래치; 상기 통신 수단에 결합된 데이타 입력 단을 가지며, 상기 설정된 수의 인접 처리 소자들 중 임의의 한 소자로부터 상기 통신 수단에 의해서 상기 제2사이클 동안에 조건부 페치된 데이타를 상기 제3사이클 동안에 페치하는 제3래치; 상기 제2 및 제3래치의 데이타 출력단들과 상기 동작 수단에 결합된 데이타 입력 단들, 및 상기 메모리 수단의 상기 데이타 입력 단들에 결합된 데이타 출력 단들을 가지며, 상기 제3사이클 다음의 제4사이클 동안에, 상기 동작 수단으로부터의 데이타, 상기 제2래치로부터의 데이타, 또는 상기 제3래치로부터의 데이타를 선택적으로 페치하는 제4래치를 포함하며, 상기 제4사이클 동안에, 상기 제4래치로부터의 데이타는 상기 메모리에 기입되는 것을 특징으로 하는 디지탈 신호 프로세서.
  5. 각각의 명령에 따라 동일 처리를 병렬로 처리하도록 복수의 처리 소자들이 병렬로 배열되어 있는 디지탈 신호 처리 장치에서, 상기 처리 소자 각각은 동작 전 또는 동작 후에 데이타를 유지하는 메모리; 인접 처리 소자들로서의 설정된 수의 처리 소자들과 데이타를 교환하기 위한 통신 수단; 상기 메모리로부터 독출된 데이타 및/또는 상기 통신 수단에 의해서 수신된 데이타에 대한 설정된 동작을 수행하는 동작 수단; 상기 메모리의 데이타 출력 단에 결합된 데이타 입력 단, 및 상기 동작 수단의 데이타 입력 단에 결합된 데이타 출력 단을 가지며, 제1사이클 내에 상기 메모리로부터 독출한 데이타를 제2사이클 동안에 페치하는 제1래치; 및 상기 통신 수단의 데이타 출력 단에 결합된 데이타 입력 단, 및 상기 메모리의 데이타 입력 단에 결합된 데이타 출력 단을 가지며, 상기 제1사이클 내에 상기 통신 수단에 의해 상기 설정된 수의 인접 처리 소자들 중 임의의 소자로부터 조건부 수신된 데이타를 상기 제2사이클 동안에 페치하는 제2래치를 포함하며, 상기 제2사이클 내에, 상기 동작 수단, 상기 제1래치, 또는 상기 제2래치로부터의 데이타는 상기 메모리에 선택적으로 기입되는 것을 특징으로 하는 디지탈 신호 처리 장치.
  6. 워드 라인에 결합된 제어 단자를 갖는 트랜지스터, 및 정보 비트를 유지하는 메모리 유닛을 가지며, 비트 라인을 통해 센스 증폭기에 결합된 메모리 셀을 독출하는 방법에 있어서, 상기 트랜지스터가 도통할 때, 설정된 시간 동안 상기 비트 라인을 프리차지(precharge)하는 단계; 및 설정된 시간에 상기 비트 라인의 전압을 판정하여 상기 정보 비트 독출을 수행하도록 상기 센스 증폭기를 제어하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 독출 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3211676B2 (ja) * 1996-08-27 2001-09-25 日本電気株式会社 画像処理方法および装置
US6754802B1 (en) * 2000-08-25 2004-06-22 Micron Technology, Inc. Single instruction multiple data massively parallel processor systems on a chip and system using same
US6912638B2 (en) * 2001-06-28 2005-06-28 Zoran Corporation System-on-a-chip controller
US6903964B2 (en) * 2002-06-28 2005-06-07 Freescale Semiconductor, Inc. MRAM architecture with electrically isolated read and write circuitry
JP4170952B2 (ja) 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
JP4345725B2 (ja) * 2005-06-30 2009-10-14 セイコーエプソン株式会社 表示装置及び電子機器
JP2007012925A (ja) * 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
JP4552776B2 (ja) * 2005-06-30 2010-09-29 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010333B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4830371B2 (ja) * 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4661400B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001984A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7593270B2 (en) 2005-06-30 2009-09-22 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010332B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
KR100850614B1 (ko) * 2005-06-30 2008-08-05 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
JP4661401B2 (ja) * 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070001970A1 (en) * 2005-06-30 2007-01-04 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
US20070016700A1 (en) * 2005-06-30 2007-01-18 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4010334B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007012869A (ja) 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置及び電子機器
JP4151688B2 (ja) * 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
US7561478B2 (en) * 2005-06-30 2009-07-14 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7564734B2 (en) 2005-06-30 2009-07-21 Seiko Epson Corporation Integrated circuit device and electronic instrument
KR100826695B1 (ko) 2005-06-30 2008-04-30 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
US7764278B2 (en) 2005-06-30 2010-07-27 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4158788B2 (ja) * 2005-06-30 2008-10-01 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010335B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
KR100828792B1 (ko) * 2005-06-30 2008-05-09 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
JP4010336B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
US7567479B2 (en) * 2005-06-30 2009-07-28 Seiko Epson Corporation Integrated circuit device and electronic instrument
US7755587B2 (en) * 2005-06-30 2010-07-13 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4665677B2 (ja) 2005-09-09 2011-04-06 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4586739B2 (ja) * 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
US20180005346A1 (en) * 2016-07-01 2018-01-04 Google Inc. Core Processes For Block Operations On An Image Processor Having A Two-Dimensional Execution Lane Array and A Two-Dimensional Shift Register
US20180007302A1 (en) 2016-07-01 2018-01-04 Google Inc. Block Operations For An Image Processor Having A Two-Dimensional Execution Lane Array and A Two-Dimensional Shift Register

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163120A (en) * 1989-10-13 1992-11-10 Texas Instruments Incorporated Second nearest-neighbor communication network for synchronous vector processor, systems and methods
JPH064689A (ja) * 1992-06-17 1994-01-14 Sony Corp リニアアレイ型の並列ｄｓｐプロセッサ
JPH06318156A (ja) * 1993-05-07 1994-11-15 Hitachi Ltd サービスプロセッサ制御方式
US5383160A (en) * 1993-01-28 1995-01-17 Kabushiki Kaisha Toshiba Dynamic random access memory

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58207152A (ja) * 1982-05-28 1983-12-02 Nec Corp パイプライン演算装置テスト方式
JPH0740252B2 (ja) * 1986-03-08 1995-05-01 株式会社日立製作所 マルチプロセツサシステム
US4982363A (en) * 1988-12-05 1991-01-01 Motorola, Inc. Sensing structure for single ended input
JPH0630094B2 (ja) * 1989-03-13 1994-04-20 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセツサ・システム
KR100224054B1 (ko) * 1989-10-13 1999-10-15 윌리엄 비. 켐플러 동기 벡터 프로세서내의 비디오신호를 연속 프로세싱 하기 위한 회로 및 이의 작동 방법
US5093722A (en) * 1990-03-01 1992-03-03 Texas Instruments Incorporated Definition television digital processing units, systems and methods
EP0463721A3 (en) * 1990-04-30 1993-06-16 Gennum Corporation Digital signal processing device
JP2535252B2 (ja) * 1990-10-17 1996-09-18 三菱電機株式会社 並列処理装置
JPH04238197A (ja) * 1991-01-22 1992-08-26 Nec Corp センスアンプ回路
KR950004853B1 (ko) * 1991-08-14 1995-05-15 삼성전자 주식회사 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치
US5448716A (en) * 1992-10-30 1995-09-05 International Business Machines Corporation Apparatus and method for booting a multiple processor system having a global/local memory architecture
JPH06215564A (ja) * 1993-01-13 1994-08-05 Nec Corp 半導体記憶装置
KR0140673B1 (ko) * 1993-01-27 1998-06-01 모리시다 요이찌 반도체 메모리
JP3191549B2 (ja) * 1994-02-15 2001-07-23 松下電器産業株式会社 半導体メモリ装置
US5532965A (en) * 1995-04-13 1996-07-02 Kenney; Donald M. Memory precharge scheme using spare column

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163120A (en) * 1989-10-13 1992-11-10 Texas Instruments Incorporated Second nearest-neighbor communication network for synchronous vector processor, systems and methods
JPH064689A (ja) * 1992-06-17 1994-01-14 Sony Corp リニアアレイ型の並列ｄｓｐプロセッサ
US5383160A (en) * 1993-01-28 1995-01-17 Kabushiki Kaisha Toshiba Dynamic random access memory
JPH06318156A (ja) * 1993-05-07 1994-11-15 Hitachi Ltd サービスプロセッサ制御方式

Also Published As

Publication number Publication date
DE69628222D1 (de) 2003-06-26
US5860084A (en) 1999-01-12
DE69628222T2 (de) 2004-04-01
JPH08194679A (ja) 1996-07-30
TW302456B (ko) 1997-04-11
EP0733981A2 (en) 1996-09-25
EP0733981B1 (en) 2003-05-21
EP0733981A3 (en) 1998-09-16

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