JPS58207152A - パイプライン演算装置テスト方式 - Google Patents

パイプライン演算装置テスト方式

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JPS58207152A
JPS58207152A JP57090620A JP9062082A JPS58207152A JP S58207152 A JPS58207152 A JP S58207152A JP 57090620 A JP57090620 A JP 57090620A JP 9062082 A JP9062082 A JP 9062082A JP S58207152 A JPS58207152 A JP S58207152A
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JP
Japan
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pipeline
latch
arithmetic device
stages
test
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Tomoji Nukiyama
抜山　知二
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明に、パイプライン演算装置のテスト方式に関し、
特に大規模集積回路（以下Ｌδ１と称す）などで構成さ
れるパイプライン演算装置のテスト方式に「関する。
パイプライン演算装置では入力端に与えられたデータが
各ハイプライン段で処理さｎパイプライン・サイクルご
とにパイプライン・ラッチをシフトしてい（ことで処理
が実行されせ終出力瑞に到達する。従ってこのようなパ
イプライン演算装置の機能を試験する場合、与えられた
入力セットに対して期待される出力値が得られることを
確認する必要がある。ここでは、パイプライン演算装置
内の結果は、）１１序回路を通過して出力に情報となっ
て表われる。逆に出力された結果から内部の様子を推測
することｒｒｉ困難であり、　ｌＮＫ、出力バイブライ
ン演算装置がＬＳｌで構成されている場合、内部の解析
は極めて困難である。
本発明は、パイプライン構成のテスト方式を提供するも
のであ！ｌｌ前記欠点を解消し、ＬＳＩの不良解析、内
部状態のトレース更にテスタビリティを改碧するテスト
方式を提供するものである。
本発明の基本的要素は、各パイプラインラッチに０定デ
ータを発生させる０定の読出し専用メモリ、或い（はＰ
ＬＡと外部からそれらのアドレスを与える手段、外部か
ら任意のパイプラインラッチを切る機能と、そのデータ
を外部に引きたす機構任意のパイプラインに直接データ
を与える機構、外部からパイプライン・サイクルを制御
する機能である。これらの機能を容易にする目的でテス
ト用のバス機能を付加している。
次に図面を参照して不発明の一笑適例について説明する
。
第１図は本発明の基本構成を示すブロック図でパイプラ
インの入力端１初段のパイプライン・ラッチ２、次段の
パイプライン・ラッチ３、次のラッチ４、処理美行ユニ
ッ）５，６．出力・瑞７．テスト用のバス嘴造８を含む
、同図で（・プ、テストバス８は、入力端ｌや出力端７
に接響可牝でテストバス８を通じテストの制御及び直接
データの設定、読出しを行っている。実行ユニット５１
６は、組合せ回路と順序回路から１成されている。パイ
プラインラッチには３Ｂから４ＥＫ見られるようにパイ
プライン段で処理されずに伝送さ科るたけのステージも
存在する。処理がなくとも全てのデータに対してパイプ
ライン・サイクル分のラッチを配する必要があるのがパ
イプラインの演算＠首の特徴である。（に処理実行ユニ
ッ）　５　’、　６に見るように処理によってデータ竜
（語長）が変軸する場合もめる。一般的に、内部のパイ
プライン・ラッチのビット長は入出力に比較して長い場
合が考えられる。同図において、３Ｂ・４Ｂ間の機能は
０定化されたコードのセットによって十分チェック可能
であるので３Ｂはテスト時には読出し専用メモリかＰＬ
Ａに代替して、そのアドレスはテストバス８から直接与
えられるか制御、修飾される構成がとれる。また３ＣＩ
３Ｌ）は機能ブロック６をテストするために多くのコー
ド、セットを要するだろうが、これは入力端子１を通じ
テストバス８を介してｉＭ４データを設定するが３Ｌ、
３Ｄの語長は入力端に比して長い場合、分割してコード
を設定される実行ユニット６が順序回路を包含する場合
、外部から分割してコードを設定する闇に状態が遷移す
る。こｎを避ける手段としてテスト時にはパイプライン
サイクルを外部から制御する。
次に機能ブロック５“・□：：□のテストでは前者と同
じ方法で２人に設定されたコードでチェックされるが結
４は、３Ｂ、３Ｃ，３Ｄに出力される。更にその情報が
パイプライン・ラッチ４に到達して出力端子７より観察
可能であるがラッチ３，４間に故障が存在するときトレ
ースしにくいので、パイプラインラッチ３を直接覗察す
る大めにラッチ３の結末を時分割でテストバス８を介し
出力端７に出力する機能金付力口することで直接結果を
確認できる。
以上、説明したようにパイプライン演Ｘ装置において、
パイプライン・ラッチに口重データを発生する読出し専
用メモリ、或いはＰＬＡを配し外部よジそのアドレスを
設定する機ｑ目、任意のパイプラインラッチ間を切り、
任意のパイプライン段の出力を出力端に引き出す機能、
＠接データを役デする機能外部十らパイプライン・サイ
クルを副１卸する儂距（に上記機能を容易にするテスト
バス構造を付加することで試験性、曖測住、トレースキ
に優れた装置を構成するのＶＣ＠果があり、特にＪ、Ｓ
ｌでは効果が著しい、
【図面の簡単な説明】
男１図σ本元明の基本構成を示すブロック図で１・・・
・・・入７］４子、２・・・・・・パイプライン・ラッ
チ、３．４−・・−・パイプライン・ラッチ、５Ｔ６・
・・・・・処坤冥行栽症ブロック、７・・・・−・出力
、４子、８・・・・・・テストバス構造。 −、 代理人　升埋士　　内　原　　　日

Claims (1)

    【特許請求の範囲】
  1. パイプライン・ラッチに固定データｋｉ生する読出し専
    用メモリを含み、外部から＠記アドレスの修飾しうる手
    段を有することを４隊としたパイプライン演算装置テス
    ト方式。
JP57090620A 1982-05-28 1982-05-28 パイプライン演算装置テスト方式 Granted JPS58207152A (ja)

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US06/499,705 US4658354A (en) 1982-05-28 1983-05-31 Pipeline processing apparatus having a test function
EP83303113A EP0095928B1 (en) 1982-05-28 1983-05-31 Pipeline processing apparatus having a test function
DE8383303113T DE3379610D1 (en) 1982-05-28 1983-05-31 Pipeline processing apparatus having a test function

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JPH0126097B2 JPH0126097B2 (ja) 1989-05-22

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DE (1) DE3379610D1 (ja)

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EP0095928A2 (en) 1983-12-07
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