CN1154111C - 异步流水线半导体存储器 - Google Patents

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Abstract

一种异步流水线SDRAM有分割的流水线级，该流水线级由异步信号控制。而不是在每一级上使用同步数据的时钟信号。在每一级使用异步信号寄存数据。异步控制信号在芯片中产生，并对不同等待时间级形成最佳化。较长的等待时间级需要较大的延迟单元，而较短的等待时间级需要较短的延迟单元。在数据从芯片读出之前，在读取数据路径端，数据被同步到时钟。因为在每一流水线级寄存了数据，所以它的不对称小于常规的波流水线结构。因为流水线级独立于系统时钟，只要重新同步的输出支持它，读取数据路径可以运行在任何CAS等待时间。

Description

异步流水线半导体存储器
技术领域
本发明涉及半导体存储器，特别是在动态随机存取存储器中存取流水线数据。
背景技术
在常规的非-流水线动态随机存取存储器(DRAM)中，数据传输到存储器和从存储器传输出来是按顺序进行的。即，当接收到读取或写入命令并得到可用地址时，在存储器接收到另一个命令之前，按照读取或写入命令传输的数据是全部执行的。这导致后续的命令延迟了完成当前数据传输所需的时间。
以前，DRAM由处理器异步控制。这意味着处理器把地址放在DRAM输入上，并使用行地址选择信号( RAS)和列地址选择信号( CAS)识别码选通地址。该地址被保存要求的最小时间长度。在这个时间期间，DRAM访问存储器中的地址位置，在最大延迟之后(存取时间)，从处理器把新数据写入存储器或从存储器的输出提供处理器读取的数据。
在该时间期间，处理器必须等待DRAM完成各种内部功能，例如，线的预充电、解码地址等。这就产生了“等待状态”，在等待状态期间，高速处理器等待DRAM的响应，因此，使整个系统运行速度慢下来。
这个问题的一种解决方案是使存储器电路同步，即，在DRAM上增加保存数据的输入和输出寄存器。输入寄存器可以在DRAM的输入上存储地址、数据、控制信号，使得处理器可以完成其它任务。在预定数目的时钟周期之后，在具有同步控制DRAM的输出寄存器上可以获得可用数据，用于读取这些数据或为写入操作把这些数据写入存储器。
同步控制意味着DRAM寄存器信息在系统时钟的控制下在处理器和它本身之间传输。因此，同步DRAM的优点是系统时钟必须提供给存储器的唯一时序界限。这在印刷电路板周围减少或排除了传输多时序选通脉冲。
DRAM可以制成异步。例如，假定从行寻址到数据存取的具有60纳秒延迟的DRAM被使用在有10纳秒时钟的系统中，那么，处理器必须应用行地址，当用( RAS)管脚选通该地址时，必须保持该地址有效。30纳秒之后跟随着列地址，列地址必须被保持有效，并由( CAS)管脚选通。然后，处理器必须在30纳秒之后等待数据出现在输出端，稳定之后进行读取。
另一方面，对于同步接口，处理器可以把行和列地址(和控制信号)锁存到输入寄存器，并在系统时钟的控制下等待DRAM执行读取操作时，执行其它的任务。当DRAM的输出被锁定6个周期后(60纳秒)，要求的数据处在输出寄存器中。
同步DRAM结构也能够通过流水线地址加速DRAM的平均存取时间。在这种情况下，当DRAM正运行在前一个地址时，使用输入寄存器存储下一个地址。通常，处理器事先几个周期就知道被存取的地址。因此，只要第一地址已经移动到DRAM处理的下一级，处理器把第二地址发送到DRAM的输入地址寄存器。在开始对DRAM进行下一个存取之前，处理器不需要等待全部存取周期。
三级列地址流水线的例子显示在图1(a)中，列地址到输出部分是三级流水线。地址缓冲器是第一寄存器。列开关是第二寄存器，输出缓冲器第三寄存器。因此，在列地址存取时间的固有等待时间被分为在这三级。
流水线读区的操作可以解释如下：列地址(1)在一个时钟周期被锁存到地址缓冲器并被解码。在第二时钟周期，列开关从读出放大器传输对应的数据(D1)到读取总线，列地址(A2)被锁存到地址缓冲器。在第三时钟周期，数据(D1)被锁存到输出缓冲器，(D2)被传输到读取总线，A3被锁存到列地址缓冲器。当D1呈现在输出时，D2和D3位于D1后面的流水线中。对于本技术的详细讨论，读者参看由Betty Prince写的书“高性能存储器”。
在SDRAM中的寄存 CAS和可用数据总线之间的多个可用时钟周期的延迟是SDRAM的“CAS等待时间”。如果获得输出数据是跟随列地址到达时钟的第二个上升沿，那么，器件被描述为具有两个CAS等待时间。类似地，如果获得输出数据是跟随第一读取指令到达时钟的第三个上升沿，那么，知道器件具有三个“CAS时间等待”。
同步DRAM(SDRAM)具有可编程的CAS等待时间。如上所述，在读取指令启动之后，CAS等待时间确定在哪一个时钟沿的周期数据将是可用的，而不管时钟频率(CLK)。可编程的CAS等待时间使得SDRAN有效地被利用在具有不同系统时钟频率的不同存储器系统中，而没有影响CAS等待时间。
存在另一种把SDRAM数据路径分成为等待时间级的方法。图1(b)显示了一种波流水线的方法。常规时钟流水线的缺点是读取等待时间将等于最慢流水线级的延迟(即，最长延迟)乘以流水线的数目。具有调整时钟的时钟流水线使用已经被调整到每一流水线级的时钟信号，以便调整较长的流水线级而没有影响读取等待时间。较长流水线级将由一个时钟终止，该时钟的延迟大于启动流水线级的时钟。较短流水线级将由一个时钟启动，该时钟的延迟大于终止流水线级的时钟。这个方案的缺点是对于每一个由芯片支持的CAS等待时间，对每一个时钟需要进行不同的调整。同样，结构变化在等待时间级的细分上有很大影响，需要设计者调整所有时钟，以调整等待时间级的新的分配。
此外，没有附加额外的等待时间或芯片面积，而插入等待时间级的位置有限。多个等待时间级的缺点是并非所有的等待时间级的信号传输通过该级所需要的时间都是相等的。另一个复杂性是启动或禁止等待时间级取决于CAS等待时间，在该CAS等待时间级，芯片已经被编程运行了。
图1(b)的波流水线通过整个读取数据路径运行数据的脉冲。波流水线依赖于理想的数据路径长度，即，假定所有数据路径是相等的。然而，从存储阵劣种的某些存储单元提取的数据将固有地快于从其它存储单元提取的数据。这主要是因为相对于读入和读出数据路径的存储单元的物理位置。因此，在数据从芯片输出之前必须再同步。这个数据的不对称使得安全地再同步在波流水线提取的数据是困难的。
如果地址信号被加到具有周期时间的数据路径，该周期时间超过了存储器读取时间，那么，在存储中心的固有延迟期间，从存储器读取的数据没有输出。换句话说，在波流水线技术中，周期地加入地址输入信号，该周期小于存储中心部分的临界路径。
此外，如具有慢时钟的图2(a)和2(b)所示，直到需要数据之前，必须存储波流水线的输出数据。
发明内容
因此，本发明至少减轻了所述现有技术的一些缺点。
按照本发明的一方面，一种流水线同步动态随机存取存储器，包括：
(a)具有可寻址存储器单元的存储中心；
(b)读取路径，确定在地址输入端口和I/O数据输出端口之间，所述存储器中心包括在所述读取路径中，所述读取路径包括一个或多个流水线级，每一个流水线级包括响应对应的异步控制信号的寄存器；
(c)与每个所述流水线级关联的延迟单元，用于产生所述异步控制信号，所述异步控制信号根据系统时钟延迟，每个所述延迟单元具有对应他有关的一个流水线级的等待时间的等待时间，从而每个所述流水线级可以独立于系统时钟进行控制。
按照本发明的一方面，异步控制信号是在芯片中产生的，并对不同等待时间级是最优化的。
按照本发明的另一方面，提供了独立于系统时钟的级，因此，允许读取数据路径运行在任何CAS等待时间，该CAS等待时间由适当的再同步输出支持。
按照本发明的另一方面，提供了连接到读取数据路径端的同步电路，用于把输出数据同步到系统时钟。
按照本发明的另一方面，一种用于流水线同步动态随机存取存储器的方法，所述方法包括步骤：
(a)在地址输入端口和具有可寻址存储器单元的存储中心的I/O数据端口之间确定读取路径，所述路径包括一个或多个流水线级；
(b)响应系统时钟，寄存来自所述I/O端口的数据；
(c)从主控制信号产生异步控制信号，每个所述异步控制信号按照有关的一个所述流水线级的等待时间而产生；
(d)控制具有所述异步控制信号的所述流水线级，由此，在每一个所述流水线级中寄存的数据计时独立于系统时钟。
附图说明
通过下面的详细描述和参考附图可以较好地理节本发明。
图1(a)是常规时钟流水线存储器电路的示意图；
图1(b)是常规波流水线存储器电路的示意图；
图2(a)和2(b)分别是在快速和慢速时钟条件下，具有3个CAS等待时间的SDRAM的时序波形；
图3是本发明实施例的示意图；
图4是图3实施例的详细示意图；
图5是本发明第一实施例的时序波形图；
图6(a)、6(b)、6(c)是本发明实施例的流水线控制电路的详细电路图；
图7(a)、7(b)、7(c)是本发明实施例的流水线寄存器和数据输出寄存器的详细电路图。
图8是本发明实施例的数据输出控制示意图。
具体实施方式
在下面的讨论中，图中相同的号码表示相同的部件，低电平有效的信号可用“x”或带有上划线相应信号名表示。现参考图3，本发明实施例的流水线半导体存储器由20表示。存储器包括具有读取路径24的中心存储阵列22，其被确定在地址输入端口25和数据输出32之间。读取路径24被分成为等待时间级27，每一个级由各自的异步控制信号28寄存。同步电路30连接到读取路径的最后等待时间级，以便在读取路径的输出32上把数据再同步到系统时钟CLK。在地址信号A加到地址输入之后，数据在预定的时钟周期数被同步到系统时钟，即，取决于系统的CAS等待时间。通常，把读取路径24分隔为三个主要的等待时间级，由各自控制信号28控制的每一级显示了时钟和波流水线技术的组合，以获得本发明的异步流水线的实现，本发明显示了比常规波流水线较少的不对称，但允许操作在任何CAS等待时间，而不必须像时钟流水线要求的那样在每一级调整单个时钟。参考图3的描述给出了下面将详细讨论的电路的概述。
因此，参考图4，图3实施例的详细示意图由40表示。图3中的等待时间级26包括地址输入寄存器42，用于在地址输入端口25接收地址信号A1，寄存器42的输出连接到地址预解码寄存器44，寄存器42连接到列地址解码寄存器46。解码寄存器46解码地址信号，并连接到存储单元阵列22中的选择的存储单元48。列地址解码器46激活相关的读出放大器(未示出)，检测从选择的存储单元48读出的数据。读出放大器的输出通过局部数据总线DB连接到读取主放大器方框50，本实施例的数据总线DB是32-位宽。读取主放大器50的输出连接到共用数据总线GDB。多路复用器52把GDB多路传输到I/O数据总线IODB上，并连接到读取数据总线放大器RDBAMP寄存器54。
图3的同步电路30由流水线寄存器56、输出缓冲器58和方框61的控制电路构成。特别是下面将描述的RDBAMP寄存器的输出选择性地连接到三个流水线寄存器的输入，如流水线_寄存器0、流水线_寄存器1、流水线_寄存器2。流水线寄存器的输出连接到一起，并连接到输出缓冲器58的输入。
存储器也包括连接到系统时钟CLK和指令输入端的时钟输入端的指令寄存器电路62，用于接收如 RAS、 CAS、 CS的指令信号。指令寄存器62提供了第一个控制信号64，该信号通过一系列控制逻辑和延迟单元T1到T4运行。每个延迟单元T1、T2、T3、T4产生各自的延迟控制信号，这些控制信号分别被馈送到预-解码其寄存器44、Y解码器46、RMA50和RDBAMP寄存器54的输入寄存器端。这些信号作为这些电路的单独异步控制信号。另一方面，地址寄存器时钟输入直接从系统时钟信号CLK获得。
流水线寄存器控制电路61提供了对流水线-寄存器0、流水线-寄存器1、流水线-寄存器2的控制。每一个流水线寄存器由各自的流水线启动信号驱动，流水线_启动x(0)、流水线_启动x(1)、流水线_启动x(2)连接到寄存器的输入启动端。流水线寄存器启动信号来自流水线计数器64，计数器64产生三个计数信号COUNT。流水线计数器是自由计数器，其根据流水线寄存器的总数重新设置它的计数。在预置时钟计数之后，由系统时钟信号设置的计数连接到流水线计数器时钟输入端。来自流水线计数器的输出COUNT信号通过技术延迟单元66连接到计数同步寄存器68。三个寄存器68的输出为同步适当的流水线寄存器56提供流水线寄存器启动信号。寄存器68的时钟输入启动端连接到读取路径中的等待时间级的异步控制信号，在这种情况下，确保流水线寄存器的RDBAMP54的信号IODB_READX以适当时间寄存。
在寄存器68中的数据IODB_READX和CNT_DEL信号的精确同步可以按下述方式获得：
把计数延迟电路66分割为多个延迟级，每一级接收如YSG或Y_EXTRD的控制逻辑启动信号。地址传送和数据获取及时钟计数延迟之间的时序关系将更紧密地匹配。
此外，流水线计数器64的输出COUNT连接到流水线延迟单元70，用于产生流水线寄存器输出启动信号QEN_RISEX，该信号被连接到流水线寄存器56的各自输出启动端。是DLL产生的并稍微引导系统时钟CLK的CLK_IO信号被连接到流水线延迟的输出启动端和输出缓冲器58。DLL(延迟锁定环路)确保CLK_IO将使得输出缓冲器与系统时钟上升沿具有适当的同步数据。
下面将参考图5所示的时序图解释电路的操作。在系统时钟信号CLK的时间t0，地址寄存器42寄存外部地址信号Ai，然后，该信号自由传输到预解码寄存器44，在延迟单元T1设置延迟T1之后，寄存器44寄存地址。Y解码器46对这些地址信号进行解码，解码的地址信号由信号YSG寄存，从CLK延迟的信号YSG是T1和T2。这时，激活了适当的列，从存储器单元读出的数据进入列读出放大器，然后，由IOREAD信号寄存在RMA50中，从CLK延迟的IOREAD信号是T1+T2+T3。短暂时间之后，在共用数据总线GDB获得可用数据。现在，由信号IODB_READ在时间t1寄存RDBAMP54，从IOREAD延迟的IODB_READ是T4，以提供DOUTE信号。
如上所述，这些异步控制信号被用来控制流水线级。这些信号控制数据何时被读入寄存器(通常是寄存放大器)。一旦读入寄存器，数据自由地向下一级传输。每一个控制信号由延迟前一个等待时间级的控制信号产生。第一级由外部时钟CLK启动。下一级将根据从外部时钟延迟的控制信号寄存来自前级的数据。应当注意，在电路中用于控制读取是否发生某些延迟是固有的，而某些延迟是使用时序延迟单元故意加上的。这些延迟单元通常包括减慢运行的分级缓冲器，和附加的电阻或电容单元。
因此，对于独立于外部时钟时序的特殊存储器，可以使延迟T1到T4最佳化。选择每一个寄存器的延迟调整这些部件之间的传输延迟。因此，加到读取主放大器寄存器的时钟信号被同步了，加到列解码器寄存器的时钟信号被延迟了，以便在恢复数据中，调整了从存储阵列22的不同区域到读取主放大器50的滞后。
像常规的波流水线一样，数据一旦在时间t1寄存在RDBAMP54中，必须在存储器的输出端32与系统时钟CLK再同步。按下述方式进行再同步。流水线寄存器56允许把数据存储在快速数据或慢时钟的情况。一般说来，需要存储器的数量等于被支持的等待时间级的数量。如图5所示，每进行一次读取，COUNT信号由计数延迟单元66异步地延迟，在这种情况下，对于最后一级，由控制信号把 IODB_READ计时在时钟同步寄存器68。这时延迟COUNT信号产生了 LACTH_EN， LACTH_EN确定来自RDBAMP54的数据将被存储在哪一个寄存器56。此外，COUNT信号也由适当数量的时钟周期延迟，像对当前CAS等待时间编程的芯片确定的一样。显示在图5作为 QEN_RISE的这个时钟延迟COUNT信号控制哪一个寄存器56把它的输出数据输出到输出缓冲器58。在通过计数延迟电路66延迟之后，一旦设置了COUNT，则产生了CNT_DEL信号，该信号在时钟同步寄存器68中与IODB_READX信号组合，以产生LATCH_启动x信号。在预定时钟之后，对于适当的时钟周期，在流水线延迟电路中确定到QUE_RISEX的延迟允许从包括数据的寄存器输出。寄存器56工作的像FIFO(先入先出)寄存器，第一个数据输入到一组寄存器56之一，该第一个数据从该组寄存器输出。
因此，从上述可以看到，读取路径的寄存器把路径分成为异步流水线的的等待时间级。芯片结构和最大工作频率确定这些级的数量和位置。一般说来，较高工作频率需要大量的较短的流水线级。可以使用其它像在一个级中的双数据路径和数据路径之间交替的技术。例如，来自读出放大器的读取输出在两条数据总线之间交替。这项技术公开在本申请人的专利5,416,743中。级的位置一般由放大器或缓冲器的位置指定，可以把放大器或缓冲器转换成为寄存器，而没有导致扩大区域。为清楚起见，在前面和在下面的讨论中，等待时间级涉及到能够在信号或数据路径中引入延迟的任何电路单元。
现参看图6到图8，图6到图8详细显示了图4实施例的实施。因此，参看图6a，流水线控制电路61包括流水线计数器90，流水线计数器90的细节显示在图6b中，流水线计数器90产生两个数字E二进制计数COUNT0和COUNT 1，在时钟输入端CLK由输入系统时钟频率确定COUNT 0和COUNT1。COUNT 0和COUNT 1的每一条计数线连接到各自的计数延迟单元92和94。延迟计数信号被连接到计数解码器96，解码器96对输入二进制计数进行解码，以激活三条计数延迟线98 CNT0_DEL、CNT1_DEL、CNT2_DEL之一。在这些延迟计数线98上的信号对应图5所示的COUNT信号。在图5中，为简化起见，除了三个流水线寄存器之外，图示的所有单元只是三个部件之一。延迟COUNT信号98连接到各自计时的寄存器100的输入，寄存器100的输出被缓冲，并提供给图5的各自寄存启动信号LATCH_启动x(0)、LATCH_启动x(1)、LATCH_启动x(2)。这些寄存器100的时钟输入端通过转换器从最后等待时间级连接到 IODB_READ异步控制信号。
流水线计数器90也把它的输出连接到第二解码器102，并提供各自的计数信号CNT0、CNT1、CNT2，这些信号连接到各自的流水线延迟单元104、106、108。流水线延迟电路的详细电路图显示在图6c。流水线延迟的输出由CLK_IO信号控制，并产生了图5的 QEN_RISE信号，并连接到流水线寄存器的输出寄存器。产生对应的 QEN_FAIL信号，用于系统时钟的下降沿，其中， QEN_RISE对应系统时钟的上升沿。
参考图7a和7b，图7a和7b详细显示了流水线寄存器56和输出缓冲器电路。从图7a可以看出，在RDB放大器110的输入接收来自IODB逐句总线的数据为。两个RDBAMPS显示在这个实施中，因为双数据率(DDR)，即，数据被计时在系统时钟的上升和下降沿。RDBAMPS的输出连接到六个流水线寄存器112到122。由于DDR的实施，所以需要六个寄存器而不是三个寄存器。流水线寄存器112到122的启动输入连接到从图6a的电路获得的各自寄存器启动信号。上面三个流水线寄存器112到116的输出连接到3或2与非门124的输入。类似地，下面三个流水线寄存器118到122的输出连接到3或2与非门126。 QEN_RISE信号连接到3或2与非门124的输入，当启动时，与非门124的输出把数据连接到图7b所示的输出缓冲器的DOUT_RISE、DOUT_RISE输入。如图7a看到的一样，提供了系统时钟控制信号EDGE，用于指引数据到上面三个或下面三个寄存器，再一次说明了DDR特点。同样，对于相对于数据路径速度的快速系统时钟，3或2与非门124或126早已经允许数据通过流水线寄存器的输出缓冲器。相反，在慢速时钟中，系统接收数据并等待时钟，因此，利用3或2与非门124或126。现回到图7b，显示在图4中的数据输出缓冲器58包括数据输出寄存器130到136。数据输出寄存器130到136的输入启动端连接到CLK_IO信号，用于矫正系统时钟沿的同步。图7c详细显示了流水线寄存器112到122的电路实施。
因此，可以看出，本发明提供了一种灵活的方法，用于实施流水线半导体存储器，该半导体存储器可以容易地调整快速和慢速系统时钟。此外，灵活的设计还允许分割读取路径，用于较精确的内部信号的匹配。另外，各种CAS等待时间可由简单地延迟流水线延迟单元70的输出进行调整，在计时数据输出之前，等待特殊的时钟周期数。
尽管本发明已经参考某些特殊实施例进行了描述，各种修改对本领域技术人员是显而易见的，而没有离开权利要求概括的本发明的精神和范围。

Claims (6)

1.一种流水线同步动态随机存取存储器，包括：
(a)具有可寻址存储器单元的存储中心；
(b)读取路径，确定在地址输入端口和I/O数据输出端口之间，所述存储器中心包括在所述读取路径中，所述读取路径包括一个或多个流水线级，每一个流水线级包括响应对应的异步控制信号的寄存器；
(c)与每个所述流水线级关联的延迟单元，用于产生所述异步控制信号，所述异步控制信号根据系统时钟延迟，每个所述延迟单元具有对应他有关的一个流水线级的等待时间的等待时间，从而每个所述流水线级可以独立于系统时钟进行控制。
2.按权利要求1所述的存储器，其特征在于同步电路连接到所述I/O数据输出端口，用于把输出数据与系统时钟同步。
3.按权利要求2所述的存储器，其特征在于所述同步电路包括多个并联连接的流水线寄存器，每一个寄存器响应各自的流水线控制信号，用于顺序地把数据输入到连续寄存器。
4.按权利要求3所述的存储器，其特征在于所述流水线控制信号由流水线计数器产生，所述计数器包括连接到输出端的流水线延迟单元。
5.按权利要求2所述的存储器，其特征在于所述同步电路包括：
(a)多个输出寄存器，用于寄存所述输出数据；
(b)寄存器信号产生器，用于从所述系统时钟顺序地产生寄存器信号：
i.一组寄存器输入启动信号，每个输入启动信号具有相对所述系统时钟的预定延迟；
ii.一组寄存器输出启动信号，其中，每个所述输出启动信号按照所述流水线存储器的列地址选择等待时间延迟；
(c)延迟寄存器电路，用于把所述寄存器输出启动信号耦合到与系统时钟同步的所述输出寄存器。
6.一种用于流水线同步动态随机存取存储器的方法，所述方法包括步骤：
(a)在地址输入端口和具有可寻址存储器单元的存储中心的I/O数据端口之间确定读取路径，所述路径包括一个或多个流水线级；
(b)响应系统时钟，寄存来自所述I/O端口的数据；
(c)从主控制信号产生异步控制信号，每个所述异步控制信号按照有关的一个所述流水线级的等待时间而产生；
(d)控制具有所述异步控制信号的所述流水线级，由此，在每一个所述流水线级中寄存的数据计时独立于系统时钟。
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