JP3078934B2 - 同期型ランダムアクセスメモリ - Google Patents
同期型ランダムアクセスメモリInfo
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- JP3078934B2 JP3078934B2 JP04349071A JP34907192A JP3078934B2 JP 3078934 B2 JP3078934 B2 JP 3078934B2 JP 04349071 A JP04349071 A JP 04349071A JP 34907192 A JP34907192 A JP 34907192A JP 3078934 B2 JP3078934 B2 JP 3078934B2
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- Japan
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- clock signal
- circuit
- internal clock
- delay
- random access
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/225—Clock input buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Advance Control (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同期型ランダムアクセ
スメモリ、例えば、同期式ＲＡＭ（random access memo
ry）やパイプラインＲＡＭ等の同期型ランダムアクセス
メモリに関する。近年、マイクロコンピュータ等の高速
化に伴い、メモリ等の周辺装置にもより一層の高速性が
求められており、例えば同期式ＲＡＭやパイプラインＲ
ＡＭ等の高速デバイスが用いられる。
スメモリ、例えば、同期式ＲＡＭ（random access memo
ry）やパイプラインＲＡＭ等の同期型ランダムアクセス
メモリに関する。近年、マイクロコンピュータ等の高速
化に伴い、メモリ等の周辺装置にもより一層の高速性が
求められており、例えば同期式ＲＡＭやパイプラインＲ
ＡＭ等の高速デバイスが用いられる。
【０００２】
【従来の技術】図６は、従来のパイプラインＲＡＭの概
念ブロック図であり、この例では、入力信号（ここでは
アドレス信号）を入力バッファ１に取り込む第１のパイ
プラインステージ、その入力信号を行／列デコーダ２で
デコードする第２のパイプラインステージ、デコード結
果に従ってメモりセルアレイ３から読み出した読出しデ
ータ（センスアンプ４の出力）をラッチする第３のパイ
プラインステージ、および、そのラッチデータを出力バ
ッファ５を介して出力する第４のパイプラインステージ
を有している。これによれば、第１〜第４のパイプライ
ンステージの並列動作により、パイプライン段数に応じ
た高速動作を実現することができる。
念ブロック図であり、この例では、入力信号（ここでは
アドレス信号）を入力バッファ１に取り込む第１のパイ
プラインステージ、その入力信号を行／列デコーダ２で
デコードする第２のパイプラインステージ、デコード結
果に従ってメモりセルアレイ３から読み出した読出しデ
ータ（センスアンプ４の出力）をラッチする第３のパイ
プラインステージ、および、そのラッチデータを出力バ
ッファ５を介して出力する第４のパイプラインステージ
を有している。これによれば、第１〜第４のパイプライ
ンステージの並列動作により、パイプライン段数に応じ
た高速動作を実現することができる。
【０００３】ここで、各パイプラインステージの動作
は、第１〜第４の内部クロック＃１〜＃４によって規定
され、これらの内部クロック信号＃１〜＃４は、外部ク
ロック信号を基に、信号生成回路６の各ブロック６ａ〜
６ｄ（入力バッファやクロック発生部を含むブロック）
で作られる。
は、第１〜第４の内部クロック＃１〜＃４によって規定
され、これらの内部クロック信号＃１〜＃４は、外部ク
ロック信号を基に、信号生成回路６の各ブロック６ａ〜
６ｄ（入力バッファやクロック発生部を含むブロック）
で作られる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の同期型ランダムアクセスメモリにあっては、入力
信号や外部クロック信号の周波数を高めると、各パイプ
ラインステージにおけるデータと内部クロックとの整合
がとれなくなって回路が誤動作するという問題点があ
り、より一層の高速動作を図るといった点で解決すべき
技術課題があった。
従来の同期型ランダムアクセスメモリにあっては、入力
信号や外部クロック信号の周波数を高めると、各パイプ
ラインステージにおけるデータと内部クロックとの整合
がとれなくなって回路が誤動作するという問題点があ
り、より一層の高速動作を図るといった点で解決すべき
技術課題があった。
【０００５】すなわち、図７は、例えば、第１のパイプ
ラインステージの動作を規定する内部クロック信号＃１
とそのステージの入力信号のタイミング図である。この
図では、内部クロック信号＃１の遷移タイミング（便宜
的に立上りの遷移タイミング）が入力信号の確定期間に
入っているので、信号の取込みを支障なく行うことがで
きるが、入力信号の周波数を高めていくと、上記の確定
期間が短くなるため、内部クロック信号＃１の遷移タイ
ミングが同確定期間から外れたり、あるいは次順の入力
信号の確定期間に入ってしまったりする。 ［目的］そこで、本発明は、外部クロック信号と内部ク
ロック信号の間の時間差を見かけ上なくすことができ、
高い周波数で使用しても誤動作することなく、より一層
の高速動作を実現できる有用な技術の提供を目的とす
る。
ラインステージの動作を規定する内部クロック信号＃１
とそのステージの入力信号のタイミング図である。この
図では、内部クロック信号＃１の遷移タイミング（便宜
的に立上りの遷移タイミング）が入力信号の確定期間に
入っているので、信号の取込みを支障なく行うことがで
きるが、入力信号の周波数を高めていくと、上記の確定
期間が短くなるため、内部クロック信号＃１の遷移タイ
ミングが同確定期間から外れたり、あるいは次順の入力
信号の確定期間に入ってしまったりする。 ［目的］そこで、本発明は、外部クロック信号と内部ク
ロック信号の間の時間差を見かけ上なくすことができ、
高い周波数で使用しても誤動作することなく、より一層
の高速動作を実現できる有用な技術の提供を目的とす
る。
【０００６】本発明は、上記目的を達成するために、外
部クロック信号を受け内部クロック信号を出力する内部
クロック信号生成回路と、前記内部クロック信号を遅延
して遅延内部クロック信号を出力する遅延回路と、前記
遅延内部クロック信号の遷移タイミングで書き込みデー
タを取り込むデータ入力回路とを有し、前記遅延回路
は、前記遅延内部クロック信号の遷移タイミングが前記
外部クロック信号の遷移タイミングと略一致するような
遅延時間を有することを特徴とする。 また、本発明は、
外部クロック信号を受け内部クロック信号を出力する内
部クロック信号生成回路と、前記内部クロック信号を遅
延して遅延内部クロック信号を出力する遅延回路と、前
記遅延内部クロック信号の遷移タイミングで読み出しデ
ータを出力するデータ出力回路とを有し、前記遅延回路
は、前記遅延内部クロック信号の遷移タイミングが前記
外部クロック信号の遷移タイミングと略一致するような
遅延時間を有することを特徴とする。
部クロック信号を受け内部クロック信号を出力する内部
クロック信号生成回路と、前記内部クロック信号を遅延
して遅延内部クロック信号を出力する遅延回路と、前記
遅延内部クロック信号の遷移タイミングで書き込みデー
タを取り込むデータ入力回路とを有し、前記遅延回路
は、前記遅延内部クロック信号の遷移タイミングが前記
外部クロック信号の遷移タイミングと略一致するような
遅延時間を有することを特徴とする。 また、本発明は、
外部クロック信号を受け内部クロック信号を出力する内
部クロック信号生成回路と、前記内部クロック信号を遅
延して遅延内部クロック信号を出力する遅延回路と、前
記遅延内部クロック信号の遷移タイミングで読み出しデ
ータを出力するデータ出力回路とを有し、前記遅延回路
は、前記遅延内部クロック信号の遷移タイミングが前記
外部クロック信号の遷移タイミングと略一致するような
遅延時間を有することを特徴とする。
【０００７】
【作用】図１は、外部クロック信号（図では「外」と略
している）と内部クロック信号（図では「内」と略して
いる）との時間関係図である。なお、上向きの矢印は各
クロック信号の遷移（便宜的に立上り遷移）タイミング
を表している。上段の（イ）に示すように、外部クロッ
クと内部クロックとの間の時間差がゼロであれば、内部
クロック、従って、外部クロックの遷移タイミングで入
力信号を取り込むことができ、高い周波数の入力信号や
外部クロック信号にも対応できる。しかし、実際には、
内部クロックを生成するための回路遅延が存在するた
め、２段目の（ロ）に示すように、外部クロックと内部
クロックとの間にはわずかであるが時間差（便宜的に
Ａ）を生じる。従って、その時間Ａだけ遅れて入力信号
が取り込まれるから、取り込みタイミング、すなわち内
部クロックの遷移タイミングが入力信号の確定期間を外
れたり、あるいは、次順の入力信号の確定期間に入って
しまったりするといった前述の不具合を招来する。
している）と内部クロック信号（図では「内」と略して
いる）との時間関係図である。なお、上向きの矢印は各
クロック信号の遷移（便宜的に立上り遷移）タイミング
を表している。上段の（イ）に示すように、外部クロッ
クと内部クロックとの間の時間差がゼロであれば、内部
クロック、従って、外部クロックの遷移タイミングで入
力信号を取り込むことができ、高い周波数の入力信号や
外部クロック信号にも対応できる。しかし、実際には、
内部クロックを生成するための回路遅延が存在するた
め、２段目の（ロ）に示すように、外部クロックと内部
クロックとの間にはわずかであるが時間差（便宜的に
Ａ）を生じる。従って、その時間Ａだけ遅れて入力信号
が取り込まれるから、取り込みタイミング、すなわち内
部クロックの遷移タイミングが入力信号の確定期間を外
れたり、あるいは、次順の入力信号の確定期間に入って
しまったりするといった前述の不具合を招来する。
【０００８】なお、３段目の（ハ）に示すように、外部
クロックを予め時間Ａだけ早めれば、上記不具合を回避
できるが、外部クロックは他の周辺回路にも使用される
信号であるから、他の周辺回路で不都合を生じる恐れが
多分にあり、採用できない対策である。本発明では、下
段の（ニ）に示すように、外部クロックと内部クロック
の間の時間差が、上記時間差Ａと遅延手段の遅延時間と
を加えた時間になり、図からもわかるように、外部クロ
ックの番と内部クロックの番、外部クロックの番
と内部クロックの番、……、外部クロックの番と内
部クロックの番、……がタイミング一致する。従っ
て、外部クロックと内部クロックの見かけ上の関係が上
段の（イ）の関係と同一になり、外部クロックの遷移タ
イミングで入力信号を取り込むことができ、高い周波数
の入力信号や外部クロック信号にも対応できるようにな
る。
クロックを予め時間Ａだけ早めれば、上記不具合を回避
できるが、外部クロックは他の周辺回路にも使用される
信号であるから、他の周辺回路で不都合を生じる恐れが
多分にあり、採用できない対策である。本発明では、下
段の（ニ）に示すように、外部クロックと内部クロック
の間の時間差が、上記時間差Ａと遅延手段の遅延時間と
を加えた時間になり、図からもわかるように、外部クロ
ックの番と内部クロックの番、外部クロックの番
と内部クロックの番、……、外部クロックの番と内
部クロックの番、……がタイミング一致する。従っ
て、外部クロックと内部クロックの見かけ上の関係が上
段の（イ）の関係と同一になり、外部クロックの遷移タ
イミングで入力信号を取り込むことができ、高い周波数
の入力信号や外部クロック信号にも対応できるようにな
る。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は本発明に係る同期型ランダムアクセ
スメモリの一実施例を示す図であり、パイプラインＲＡ
Ｍへの適用例である。図２において、１０は第１の内部
クロック信号＃１ｄの遷移タイミングでアドレス信号
（入力信号）の下位９ビットＡ0〜Ａ8を取り込む行アド
レスレジスタ、１１は同じく第１の内部アドレス信号＃
１ｄの遷移タイミングでアドレス信号の残りの７ビット
Ａ9〜Ａ15を取り込む列アドレスレジスタ、１２は同じ
く第１の内部アドレス信号＃１ｄの遷移タイミングで書
き込みデータＤin（入力信号）を取り込むデータレジス
タ（データ入力回路）、１３は第２の内部クロック信号
＃２ｄの遷移タイミングで行アドレスをデコードする行
デコーダ、１４は同じく第２の内部クロック信号＃２ｄ
の遷移タイミングで列アドレスをデコードする列デコー
ダ、１５は多数のメモリセルをマトリクス状に配列した
メモリセルアレイ、１６は行デコーダ１３と列デコーダ
１４の出力によってアクセスされた特定のメモリセル内
のデータを増幅して読み出す第１のセンスアンプ、１７
は第３の内部クロック＃３ｄの遷移タイミングで第１の
センスアンプ１６の出力をマルチプレックスするととも
にラッチするマルチプレクサ（※）およびラッチ回路
（以下ラッチ回路で代表）、１８はラッチ回路１７にラ
ッチされたデータを増幅する第２のセンスアンプ、１９
は第４の内部クロック信号＃４ｄの遷移タイミングで第
２のセンスアンプ１８の出力を読出しデータＤOUTとし
て外部に出力する出力レジスタ（データ出力回路）であ
る。※なお、上記のマルチプレクサは、メモリセルアレ
イ１５が複数のブロックに分割されているときに各ブロ
ックからの出力の何れかを選択するためのものである。
する。図２〜図５は本発明に係る同期型ランダムアクセ
スメモリの一実施例を示す図であり、パイプラインＲＡ
Ｍへの適用例である。図２において、１０は第１の内部
クロック信号＃１ｄの遷移タイミングでアドレス信号
（入力信号）の下位９ビットＡ0〜Ａ8を取り込む行アド
レスレジスタ、１１は同じく第１の内部アドレス信号＃
１ｄの遷移タイミングでアドレス信号の残りの７ビット
Ａ9〜Ａ15を取り込む列アドレスレジスタ、１２は同じ
く第１の内部アドレス信号＃１ｄの遷移タイミングで書
き込みデータＤin（入力信号）を取り込むデータレジス
タ（データ入力回路）、１３は第２の内部クロック信号
＃２ｄの遷移タイミングで行アドレスをデコードする行
デコーダ、１４は同じく第２の内部クロック信号＃２ｄ
の遷移タイミングで列アドレスをデコードする列デコー
ダ、１５は多数のメモリセルをマトリクス状に配列した
メモリセルアレイ、１６は行デコーダ１３と列デコーダ
１４の出力によってアクセスされた特定のメモリセル内
のデータを増幅して読み出す第１のセンスアンプ、１７
は第３の内部クロック＃３ｄの遷移タイミングで第１の
センスアンプ１６の出力をマルチプレックスするととも
にラッチするマルチプレクサ（※）およびラッチ回路
（以下ラッチ回路で代表）、１８はラッチ回路１７にラ
ッチされたデータを増幅する第２のセンスアンプ、１９
は第４の内部クロック信号＃４ｄの遷移タイミングで第
２のセンスアンプ１８の出力を読出しデータＤOUTとし
て外部に出力する出力レジスタ（データ出力回路）であ
る。※なお、上記のマルチプレクサは、メモリセルアレ
イ１５が複数のブロックに分割されているときに各ブロ
ックからの出力の何れかを選択するためのものである。
【００１０】ここで、２０は外部クロック信号ＣＬＫ
（およびＣＬＫバー）から、列アドレスレジスタ１０、
行アドレスレジスタ１１、データレジスタ１２、行／列
デコーダ１３、１４、ラッチ回路１７および出力レジス
タ１９等の内部回路の動作タイミングを規定するための
内部クロック信号＃１〜＃４を作り出す信号生成回路
（内部クロック信号生成回路）であり、これらの内部ク
ロック信号＃１〜＃４は、遅延回路２１を通してそれぞ
れ所定の遅延時間が与えられ、第１〜第４の内部クロッ
ク信号＃１ｄ〜＃４ｄとなる。なお、Ｗｅバーは書き込
みイネーブル信号、ＣＳはチップセレクト信号である。
（およびＣＬＫバー）から、列アドレスレジスタ１０、
行アドレスレジスタ１１、データレジスタ１２、行／列
デコーダ１３、１４、ラッチ回路１７および出力レジス
タ１９等の内部回路の動作タイミングを規定するための
内部クロック信号＃１〜＃４を作り出す信号生成回路
（内部クロック信号生成回路）であり、これらの内部ク
ロック信号＃１〜＃４は、遅延回路２１を通してそれぞ
れ所定の遅延時間が与えられ、第１〜第４の内部クロッ
ク信号＃１ｄ〜＃４ｄとなる。なお、Ｗｅバーは書き込
みイネーブル信号、ＣＳはチップセレクト信号である。
【００１１】図３は、列アドレスレジスタ１０、行アド
レスレジスタ１１、データレジスタ１２、又は出力レジ
スタ１９の回路例であり、多段接続のＣＭＯＳゲートス
イッチＧ1 、Ｇ2 、……に逆向きのインバータゲートＩ
ＮＶ1 、ＩＮＶ2 、……を並列接続して構成した例であ
る。内部クロック信号＃ｉｄに同期して入力信号Ｄｉが
順次に伝播する。
レスレジスタ１１、データレジスタ１２、又は出力レジ
スタ１９の回路例であり、多段接続のＣＭＯＳゲートス
イッチＧ1 、Ｇ2 、……に逆向きのインバータゲートＩ
ＮＶ1 、ＩＮＶ2 、……を並列接続して構成した例であ
る。内部クロック信号＃ｉｄに同期して入力信号Ｄｉが
順次に伝播する。
【００１２】図４は信号生成回路２０および遅延回路２
１を含む要部ブロック図である。信号生成回路２０は、
外部クロック信号ＣＬＫ（ＣＬＫバー）用の入力バッフ
ァ２０ａ、２０ｂと、チップセレクト信号ＣＳ用の入力
バッファ２０ｃ、２０ｄとを備えるとともに、各パイプ
ラインステージの動作をコントロールするための内部ク
ロック信号＃１〜＃４を生成するいくつかのクロック生
成部２０ｅ〜２０ｇを備える。また、遅延回路２１は、
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄごとの遅
延部２１ａ〜２１ｄを備え、それぞれの遅延部２１ａ〜
２１ｄは、信号生成回路２０における内部クロック信号
ごとの回路遅延を考慮した所定の遅延時間を有してい
る。
１を含む要部ブロック図である。信号生成回路２０は、
外部クロック信号ＣＬＫ（ＣＬＫバー）用の入力バッフ
ァ２０ａ、２０ｂと、チップセレクト信号ＣＳ用の入力
バッファ２０ｃ、２０ｄとを備えるとともに、各パイプ
ラインステージの動作をコントロールするための内部ク
ロック信号＃１〜＃４を生成するいくつかのクロック生
成部２０ｅ〜２０ｇを備える。また、遅延回路２１は、
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄごとの遅
延部２１ａ〜２１ｄを備え、それぞれの遅延部２１ａ〜
２１ｄは、信号生成回路２０における内部クロック信号
ごとの回路遅延を考慮した所定の遅延時間を有してい
る。
【００１３】図５は遅延部２１ａ〜２１ｄの回路例であ
り、この例では、所望の遅延量をインバータゲートＩＮ
Ｖ21、ＩＮＶ22、……、ＩＮＶn の接続段数ｎで調節し
ている。インバータゲート１段当たりの典型的な遅延量
は２００ｐｓ程度であるから、ｎ×２００ｐｓの遅延量
を得ることができる。次に、作用を説明する。
り、この例では、所望の遅延量をインバータゲートＩＮ
Ｖ21、ＩＮＶ22、……、ＩＮＶn の接続段数ｎで調節し
ている。インバータゲート１段当たりの典型的な遅延量
は２００ｐｓ程度であるから、ｎ×２００ｐｓの遅延量
を得ることができる。次に、作用を説明する。
【００１４】第１の内部クロック＃１ｄ用の遅延部２１
ａの遅延時間ＴＤ1 は、入力バッファ２０ａ、２０ｃお
よびクロック生成部２０ｅのトータルの回路遅延をｔｄ
1 とすると、次式（１）で与えられる。 ＴＤ1 ＝ＴＣ−ｔｄ1 ……（１） 但し、ＴＣ：外部クロック信号の１周期 また、第２および第３の内部クロック＃２ｄ、＃３ｄ用
の遅延部２１ｂ、２１ｃの遅延時間ＴＤ2/3 は、入力バ
ッファ２０ｂおよびクロック生成部２０ｆのトータルの
回路遅延をｔｄ2/3 とすると、次式（２）で与えられ、
同じく、第４の内部クロック＃４ｄ用の遅延部２１ｄの
遅延時間ＴＤ4 は、入力バッファ２０ｂ、２０ｄおよび
クロック生成部２０ｇのトータルの回路遅延をｔｄ4 と
すると、次式（３）で与えられる。
ａの遅延時間ＴＤ1 は、入力バッファ２０ａ、２０ｃお
よびクロック生成部２０ｅのトータルの回路遅延をｔｄ
1 とすると、次式（１）で与えられる。 ＴＤ1 ＝ＴＣ−ｔｄ1 ……（１） 但し、ＴＣ：外部クロック信号の１周期 また、第２および第３の内部クロック＃２ｄ、＃３ｄ用
の遅延部２１ｂ、２１ｃの遅延時間ＴＤ2/3 は、入力バ
ッファ２０ｂおよびクロック生成部２０ｆのトータルの
回路遅延をｔｄ2/3 とすると、次式（２）で与えられ、
同じく、第４の内部クロック＃４ｄ用の遅延部２１ｄの
遅延時間ＴＤ4 は、入力バッファ２０ｂ、２０ｄおよび
クロック生成部２０ｇのトータルの回路遅延をｔｄ4 と
すると、次式（３）で与えられる。
【００１５】ＴＤ2/3 ＝ＴＣ−ｔｄ2/3 ……（２） ＴＤ4 ＝ＴＣ−ｔｄ4 ……（３） すなわち、列アドレスレジスタ１０や行アドレスレジス
タ１１（入力信号をアドレス信号Ａ0 〜Ａ15とした場
合、書き込みデータＤinとした場合にはデータレジスタ
１２）、および行／列デコーダ１３、１４やラッチ回路
１７、並びに出力レジスタ１９といった各内部回路の動
作が、外部クロック信号ＣＬＫ（ＣＬＫバー）の遷移タ
イミングからそれぞれ「ＴＤ1 ＋ｔｄ1 」、「ＴＤ2/3
＋ｔｄ2/3」、「ＴＤ4 ＋ｔｄ4 」だけ遅れて遷移する
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄによって
規定され、これらの時間（ＴＤ1 ＋ｔｄ1 、ＴＤ2/3 ＋
ｔｄ 2/3 、ＴＤ4 ＋ｔｄ4 ）は、全てＴＣと等値である
から、結局、外部クロック信号ＣＬＫ（ＣＬＫバー）の
遷移タイミングよりも、丁度、正確にＴＣだけ遅れた内
部クロック信号＃１ｄ〜＃４ｄによって動作が規定され
ることになる。
タ１１（入力信号をアドレス信号Ａ0 〜Ａ15とした場
合、書き込みデータＤinとした場合にはデータレジスタ
１２）、および行／列デコーダ１３、１４やラッチ回路
１７、並びに出力レジスタ１９といった各内部回路の動
作が、外部クロック信号ＣＬＫ（ＣＬＫバー）の遷移タ
イミングからそれぞれ「ＴＤ1 ＋ｔｄ1 」、「ＴＤ2/3
＋ｔｄ2/3」、「ＴＤ4 ＋ｔｄ4 」だけ遅れて遷移する
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄによって
規定され、これらの時間（ＴＤ1 ＋ｔｄ1 、ＴＤ2/3 ＋
ｔｄ 2/3 、ＴＤ4 ＋ｔｄ4 ）は、全てＴＣと等値である
から、結局、外部クロック信号ＣＬＫ（ＣＬＫバー）の
遷移タイミングよりも、丁度、正確にＴＣだけ遅れた内
部クロック信号＃１ｄ〜＃４ｄによって動作が規定され
ることになる。
【００１６】従って、本実施例によれば、外部クロック
信号ＣＬＫ（ＣＬＫバー）と内部クロック信号＃１ｄ〜
＃４ｄとの遷移タイミングを同一にすることができ、両
クロック信号間の時間差をなくすことができるから、例
えばアドレス信号の周波数を高めた場合でも、各パイプ
ラインステージにおけるデータと内部クロックとの整合
が崩れることはなく、より一層の高速動作を実現するの
に有用な技術を提供できる。
信号ＣＬＫ（ＣＬＫバー）と内部クロック信号＃１ｄ〜
＃４ｄとの遷移タイミングを同一にすることができ、両
クロック信号間の時間差をなくすことができるから、例
えばアドレス信号の周波数を高めた場合でも、各パイプ
ラインステージにおけるデータと内部クロックとの整合
が崩れることはなく、より一層の高速動作を実現するの
に有用な技術を提供できる。
【００１７】なお、本実施例では、パイプラインＲＡＭ
に適用しているが、これに限るものではない。要は、外
部クロック信号に同期した内部クロック信号をチップ内
で発生し、この内部クロック信号に従って内部動作を規
定する高速動作型の同期型ランダムアクセスメモリであ
れば全てに適用できる。また、実施例では遅延回路２１
をインバータで構成しているが、例えばＣＲ回路で構成
してもよい。
に適用しているが、これに限るものではない。要は、外
部クロック信号に同期した内部クロック信号をチップ内
で発生し、この内部クロック信号に従って内部動作を規
定する高速動作型の同期型ランダムアクセスメモリであ
れば全てに適用できる。また、実施例では遅延回路２１
をインバータで構成しているが、例えばＣＲ回路で構成
してもよい。
【００１８】以上述べたように、本願発明は、要する
に、出力（内部クロック信号となる）の切り替わりが外
部クロック信号の切り替わりと略一致するような適切な
遅延時間を有する遅延回路を含む例えばクロックバッフ
ァを備える点がポイントであるが、同クロックバッファ
は、入力の切り替わりが外部クロック信号の切り替わり
と略一致するような適切な遅延時間を有する遅延回路を
含むものであってもよく、あるいは、内部信号の切り替
わりが外部クロック信号の切り替わりと略一致するよう
な適切な遅延時間を有する遅延回路を含むものであって
もよい。
に、出力（内部クロック信号となる）の切り替わりが外
部クロック信号の切り替わりと略一致するような適切な
遅延時間を有する遅延回路を含む例えばクロックバッフ
ァを備える点がポイントであるが、同クロックバッファ
は、入力の切り替わりが外部クロック信号の切り替わり
と略一致するような適切な遅延時間を有する遅延回路を
含むものであってもよく、あるいは、内部信号の切り替
わりが外部クロック信号の切り替わりと略一致するよう
な適切な遅延時間を有する遅延回路を含むものであって
もよい。
【００１９】また、遅延回路は、ＧＡＴＥ−Ｄｅｌａｙ
によって構成してもよいし、ＰＬＬ（ＰＨＡＳＥ−ＬＯ
ＯＫ−ＬＯＯＰ）回路によって構成してもよいし、内部
レジスタ回路によって構成してもよい。特に、ＰＬＬ回
路で構成した場合には、外部クロック信号の周波数変化
に応じて遅延時間を変えることができるので利便性の点
で好ましいものとすることができる。
によって構成してもよいし、ＰＬＬ（ＰＨＡＳＥ−ＬＯ
ＯＫ−ＬＯＯＰ）回路によって構成してもよいし、内部
レジスタ回路によって構成してもよい。特に、ＰＬＬ回
路で構成した場合には、外部クロック信号の周波数変化
に応じて遅延時間を変えることができるので利便性の点
で好ましいものとすることができる。
【００２０】また、実施例では、内部レジスタの入力信
号となる内部クロック信号の作成タイミングを、出力、
入力又は内部信号と略一致で切り替わる外部クロック信
号のタイミングから、丁度、外部クロック信号の１周期
（ＴＣ）だけ遅らせているが、これに限らず、少なくと
もＴＣの１／２の整数倍であればよい。また、内部の切
り替わりを、入力バッファ、出力バッファ、ワードドラ
イバ又はセンスアンプで行ってもよく、あるいは、セル
分割方式の半導体記憶装置の場合には、マルチプレク
サ、プリセンスアンプ、メインセンスアンプ又はローカ
ルワードドライバで行ってもよい。
号となる内部クロック信号の作成タイミングを、出力、
入力又は内部信号と略一致で切り替わる外部クロック信
号のタイミングから、丁度、外部クロック信号の１周期
（ＴＣ）だけ遅らせているが、これに限らず、少なくと
もＴＣの１／２の整数倍であればよい。また、内部の切
り替わりを、入力バッファ、出力バッファ、ワードドラ
イバ又はセンスアンプで行ってもよく、あるいは、セル
分割方式の半導体記憶装置の場合には、マルチプレク
サ、プリセンスアンプ、メインセンスアンプ又はローカ
ルワードドライバで行ってもよい。
【００２１】
【発明の効果】本発明によれば、遅延内部クロック信号
の遷移タイミングが外部クロック信号の遷移タイミング
と略一致するような遅延時間を有する遅延回路を設けた
ので、外部クロック信号と内部クロック信号の間の時間
差を見かけ上なくすことができ、高い周波数で使用して
も誤動作することなく、より一層の高速動作を実現でき
る有用な技術を提供できる。
の遷移タイミングが外部クロック信号の遷移タイミング
と略一致するような遅延時間を有する遅延回路を設けた
ので、外部クロック信号と内部クロック信号の間の時間
差を見かけ上なくすことができ、高い周波数で使用して
も誤動作することなく、より一層の高速動作を実現でき
る有用な技術を提供できる。
【図１】本発明の原理説明図である。
【図２】一実施例の全体ブロック図である。
【図３】一実施例のレジスタ構成図である。
【図４】一実施例の要部ブロック図である。
【図５】一実施例の遅延部の構成図である。
【図６】従来例の要部概念構成図である。
【図７】従来例の動作波形図である。
ＣＬＫ、ＣＬＫバー：外部クロック信号 ＃１〜＃４：内部クロック信号 ２０：信号生成回路（内部クロック信号生成回路） ２１：遅延回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−230395（ＪＰ，Ａ) 特開 昭64−49321（ＪＰ，Ａ) 特開 平３−29188（ＪＰ，Ａ) 特開 平６−188701（ＪＰ，Ａ) 特開 平６−187787（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 H03K 5/01 - 5/12
Claims (7)
- 【請求項１】外部クロック信号を受け内部クロック信号
を出力する内部クロック信号生成回路と、 前記内部クロック信号を遅延して遅延内部クロック信号
を出力する遅延回路と、 前記遅延内部クロック信号の遷移タイミングで書き込み
データを取り込むデータ入力回路とを有し、 前記遅延回路は、前記遅延内部クロック信号の遷移タイ
ミングが前記外部クロック信号の遷移タイミングと略一
致するような遅延時間を有することを特徴とする同期型
ランダムアクセスメモリ。 - 【請求項２】外部クロック信号を受け内部クロック信号
を出力する内部クロック信号生成回路と、 前記内部クロック信号を遅延して遅延内部クロック信号
を出力する遅延回路と、 前記遅延内部クロック信号の遷移タイミングで読み出し
データを出力するデータ出力回路とを有し、 前記遅延回路は、前記遅延内部クロック信号の遷移タイ
ミングが前記外部クロック信号の遷移タイミングと略一
致するような遅延時間を有することを特徴とする同期型
ランダムアクセスメモリ。 - 【請求項３】前記内部クロック信号生成回路の遅延時間
と前記遅延回路の遅延時間の和は、前記外部クロック信
号の周期の１／２の整数倍であることを特徴とする請求
項１又は２に記載の同期型ランダムアクセスメモリ。 - 【請求項４】前記内部クロック信号生成回路は、前記外
部クロック信号として相補クロックを受けることを特徴
とする請求項１又は請求項２に記載の同期型ランダムア
クセスメモリ。 - 【請求項５】前記遅延回路は、直列接続された複数のイ
ンバータ回路、ゲートディレイ、又は内部レジスタ回路
で構成されていることを特徴とする請求項１又は請求項
２に記載の同期型ランダムアクセスメモリ。 - 【請求項６】前記遅延回路の遅延時間は、前記外部クロ
ック信号の周波数に応じて可変であることを特徴とする
請求項１又は請求項２に記載の同期型ランダムアクセス
メモリ。 - 【請求項７】前記遅延回路をＰＬＬ回路で構成したこと
を特徴とする請求項６に記載の同期型ランダムアクセス
メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04349071A JP3078934B2 (ja) | 1992-12-28 | 1992-12-28 | 同期型ランダムアクセスメモリ |
| US08/166,099 US5412615A (en) | 1992-12-28 | 1993-12-14 | Semiconductor integrated circuit device |
| KR1019930029461A KR0130952B1 (ko) | 1992-12-28 | 1993-12-24 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04349071A JP3078934B2 (ja) | 1992-12-28 | 1992-12-28 | 同期型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06203553A JPH06203553A (ja) | 1994-07-22 |
| JP3078934B2 true JP3078934B2 (ja) | 2000-08-21 |
Family
ID=18401297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04349071A Expired - Lifetime JP3078934B2 (ja) | 1992-12-28 | 1992-12-28 | 同期型ランダムアクセスメモリ |
Country Status (3)
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| JP (1) | JP3078934B2 (ja) |
| KR (1) | KR0130952B1 (ja) |
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| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
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| JP4084428B2 (ja) * | 1996-02-02 | 2008-04-30 | 富士通株式会社 | 半導体記憶装置 |
| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
| JP3406790B2 (ja) * | 1996-11-25 | 2003-05-12 | 株式会社東芝 | データ転送システム及びデータ転送方法 |
| US5923611A (en) * | 1996-12-20 | 1999-07-13 | Micron Technology, Inc. | Memory having a plurality of external clock signal inputs |
| CN1154111C (zh) | 1998-04-01 | 2004-06-16 | 睦塞德技术公司 | 异步流水线半导体存储器 |
| KR100314807B1 (ko) * | 1999-12-28 | 2001-11-17 | 박종섭 | 반도체메모리 장치의 파이프 제어 장치 |
| KR100396885B1 (ko) * | 2000-09-05 | 2003-09-02 | 삼성전자주식회사 | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 |
| KR100393217B1 (ko) * | 2001-03-09 | 2003-07-31 | 삼성전자주식회사 | 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈 |
| US7319728B2 (en) * | 2002-05-16 | 2008-01-15 | Micron Technology, Inc. | Delay locked loop with frequency control |
| KR100925393B1 (ko) | 2008-09-05 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 도메인 크로싱 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206833A (en) * | 1988-09-12 | 1993-04-27 | Acer Incorporated | Pipelined dual port RAM |
| JPH0474387A (ja) * | 1990-07-16 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
| US5077693A (en) * | 1990-08-06 | 1991-12-31 | Motorola, Inc. | Dynamic random access memory |
-
1992
- 1992-12-28 JP JP04349071A patent/JP3078934B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-14 US US08/166,099 patent/US5412615A/en not_active Expired - Lifetime
- 1993-12-24 KR KR1019930029461A patent/KR0130952B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
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| KR940016816A (ko) | 1994-07-25 |
| KR0130952B1 (ko) | 1998-04-15 |
| US5412615A (en) | 1995-05-02 |
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