JPH06203553A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06203553A JPH06203553A JP4349071A JP34907192A JPH06203553A JP H06203553 A JPH06203553 A JP H06203553A JP 4349071 A JP4349071 A JP 4349071A JP 34907192 A JP34907192 A JP 34907192A JP H06203553 A JPH06203553 A JP H06203553A
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- Japan
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- signal
- delay
- clock signal
- internal clock
- circuit
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/225—Clock input buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Dram (AREA)
- Advance Control (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】外部クロック信号と内部クロック信号の間の時
間差を見かけ上なくすことができ、高い周波数で使用し
ても誤動作することなく、より一層の高速動作を実現で
きる有用な技術の提供を目的とする。 【構成】本発明は、外部クロック信号から、内部回路の
動作タイミングを規定するための内部クロック信号を作
り出す信号生成手段を備える半導体集積回路装置におい
て、前記外部クロック信号の１／２周期の整数倍に相当
する時間から前記信号生成手段の回路遅延に相当する時
間を引いた時間だけ前記信号生成手段の出力を遅らせて
内部クロック信号とすることで、前記外部クロック信号
と内部クロック信号とのエッジを略一致させる遅延手段
を設けたことを特徴とする。
間差を見かけ上なくすことができ、高い周波数で使用し
ても誤動作することなく、より一層の高速動作を実現で
きる有用な技術の提供を目的とする。 【構成】本発明は、外部クロック信号から、内部回路の
動作タイミングを規定するための内部クロック信号を作
り出す信号生成手段を備える半導体集積回路装置におい
て、前記外部クロック信号の１／２周期の整数倍に相当
する時間から前記信号生成手段の回路遅延に相当する時
間を引いた時間だけ前記信号生成手段の出力を遅らせて
内部クロック信号とすることで、前記外部クロック信号
と内部クロック信号とのエッジを略一致させる遅延手段
を設けたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
例えば、同期式ＲＡＭ（random access memory）やパイ
プラインＲＡＭ等の半導体集積回路装置に関する。近
年、マイクロコンピュータ等の高速化に伴い、メモリ等
の周辺装置にもより一層の高速性が求められており、例
えば同期式ＲＡＭやパイプラインＲＡＭ等の高速デバイ
スが用いられる。
例えば、同期式ＲＡＭ（random access memory）やパイ
プラインＲＡＭ等の半導体集積回路装置に関する。近
年、マイクロコンピュータ等の高速化に伴い、メモリ等
の周辺装置にもより一層の高速性が求められており、例
えば同期式ＲＡＭやパイプラインＲＡＭ等の高速デバイ
スが用いられる。
【０００２】
【従来の技術】図６は、従来のパイプラインＲＡＭの概
念ブロック図であり、この例では、入力信号（ここでは
アドレス信号）を入力バッファ１に取り込む第１のパイ
プラインステージ、その入力信号を行／列デコーダ２で
デコードする第２のパイプラインステージ、デコード結
果に従ってメモりセルアレイ３から読み出した読出しデ
ータ（センスアンプ４の出力）をラッチする第３のパイ
プラインステージ、および、そのラッチデータを出力バ
ッファ５を介して出力する第４のパイプラインステージ
を有している。これによれば、第１〜第４のパイプライ
ンステージの並列動作により、パイプライン段数に応じ
た高速動作を実現することができる。
念ブロック図であり、この例では、入力信号（ここでは
アドレス信号）を入力バッファ１に取り込む第１のパイ
プラインステージ、その入力信号を行／列デコーダ２で
デコードする第２のパイプラインステージ、デコード結
果に従ってメモりセルアレイ３から読み出した読出しデ
ータ（センスアンプ４の出力）をラッチする第３のパイ
プラインステージ、および、そのラッチデータを出力バ
ッファ５を介して出力する第４のパイプラインステージ
を有している。これによれば、第１〜第４のパイプライ
ンステージの並列動作により、パイプライン段数に応じ
た高速動作を実現することができる。
【０００３】ここで、各パイプラインステージの動作
は、第１〜第４の内部クロック＃１〜＃４によって規定
され、これらの内部クロック信号＃１〜＃４は、外部ク
ロック信号を基に、信号生成回路６の各ブロック６ａ〜
６ｄ（入力バッファやクロック発生部を含むブロック）
で作られる。
は、第１〜第４の内部クロック＃１〜＃４によって規定
され、これらの内部クロック信号＃１〜＃４は、外部ク
ロック信号を基に、信号生成回路６の各ブロック６ａ〜
６ｄ（入力バッファやクロック発生部を含むブロック）
で作られる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体集積回路装置にあっては、入力信号や外部
クロック信号の周波数を高めると、各パイプラインステ
ージにおけるデータと内部クロックとの整合がとれなく
なって回路が誤動作するという問題点があり、より一層
の高速動作を図るといった点で解決すべき技術課題があ
った。
従来の半導体集積回路装置にあっては、入力信号や外部
クロック信号の周波数を高めると、各パイプラインステ
ージにおけるデータと内部クロックとの整合がとれなく
なって回路が誤動作するという問題点があり、より一層
の高速動作を図るといった点で解決すべき技術課題があ
った。
【０００５】すなわち、図７は、例えば、第１のパイプ
ラインステージの動作を規定する内部クロック信号＃１
とそのステージの入力信号のタイミング図である。この
図では、内部クロック信号＃１の遷移タイミング（便宜
的に立上りの遷移タイミング）が入力信号の確定期間に
入っているので、信号の取込みを支障なく行うことがで
きるが、入力信号の周波数を高めていくと、上記の確定
期間が短くなるため、内部クロック信号＃１の遷移タイ
ミングが同確定期間から外れたり、あるいは次順の入力
信号の確定期間に入ってしまったりする。 ［目的］そこで、本発明は、外部クロック信号と内部ク
ロック信号の間の時間差を見かけ上なくすことができ、
高い周波数で使用しても誤動作することなく、より一層
の高速動作を実現できる有用な技術の提供を目的とす
る。
ラインステージの動作を規定する内部クロック信号＃１
とそのステージの入力信号のタイミング図である。この
図では、内部クロック信号＃１の遷移タイミング（便宜
的に立上りの遷移タイミング）が入力信号の確定期間に
入っているので、信号の取込みを支障なく行うことがで
きるが、入力信号の周波数を高めていくと、上記の確定
期間が短くなるため、内部クロック信号＃１の遷移タイ
ミングが同確定期間から外れたり、あるいは次順の入力
信号の確定期間に入ってしまったりする。 ［目的］そこで、本発明は、外部クロック信号と内部ク
ロック信号の間の時間差を見かけ上なくすことができ、
高い周波数で使用しても誤動作することなく、より一層
の高速動作を実現できる有用な技術の提供を目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、外部クロック信号から、内部回路の動作
タイミングを規定するための内部クロック信号を作り出
す信号生成手段を備える半導体集積回路装置において、
前記外部クロック信号の１／２周期の整数倍に相当する
時間から前記信号生成手段の回路遅延に相当する時間を
引いた時間だけ前記信号生成手段の出力を遅らせて内部
クロック信号とすることで、前記外部クロック信号と内
部クロック信号とのエッジを略一致させる遅延手段を設
けたことを特徴とする。
成するために、外部クロック信号から、内部回路の動作
タイミングを規定するための内部クロック信号を作り出
す信号生成手段を備える半導体集積回路装置において、
前記外部クロック信号の１／２周期の整数倍に相当する
時間から前記信号生成手段の回路遅延に相当する時間を
引いた時間だけ前記信号生成手段の出力を遅らせて内部
クロック信号とすることで、前記外部クロック信号と内
部クロック信号とのエッジを略一致させる遅延手段を設
けたことを特徴とする。
【０００７】
【作用】図１は、外部クロック信号（図では「外」と略
している）と内部クロック信号（図では「内」と略して
いる）との時間関係図である。なお、上向きの矢印は各
クロック信号の遷移（便宜的に立上り遷移）タイミング
を表している。上段の（イ）に示すように、外部クロッ
クと内部クロックとの間の時間差がゼロであれば、内部
クロック、従って、外部クロックの遷移タイミングで入
力信号を取り込むことができ、高い周波数の入力信号や
外部クロック信号にも対応できる。しかし、実際には、
内部クロックを生成するための回路遅延が存在するた
め、２段目の（ロ）に示すように、外部クロックと内部
クロックとの間にはわずかであるが時間差（便宜的に
Ａ）を生じる。従って、その時間Ａだけ遅れて入力信号
が取り込まれるから、取り込みタイミング、すなわち内
部クロックの遷移タイミングが入力信号の確定期間を外
れたり、あるいは、次順の入力信号の確定期間に入って
しまったりするといった前述の不具合を招来する。
している）と内部クロック信号（図では「内」と略して
いる）との時間関係図である。なお、上向きの矢印は各
クロック信号の遷移（便宜的に立上り遷移）タイミング
を表している。上段の（イ）に示すように、外部クロッ
クと内部クロックとの間の時間差がゼロであれば、内部
クロック、従って、外部クロックの遷移タイミングで入
力信号を取り込むことができ、高い周波数の入力信号や
外部クロック信号にも対応できる。しかし、実際には、
内部クロックを生成するための回路遅延が存在するた
め、２段目の（ロ）に示すように、外部クロックと内部
クロックとの間にはわずかであるが時間差（便宜的に
Ａ）を生じる。従って、その時間Ａだけ遅れて入力信号
が取り込まれるから、取り込みタイミング、すなわち内
部クロックの遷移タイミングが入力信号の確定期間を外
れたり、あるいは、次順の入力信号の確定期間に入って
しまったりするといった前述の不具合を招来する。
【０００８】なお、３段目の（ハ）に示すように、外部
クロックを予め時間Ａだけ早めれば、上記不具合を回避
できるが、外部クロックは他の周辺回路にも使用される
信号であるから、他の周辺回路で不都合を生じる恐れが
多分にあり、採用できない対策である。本発明では、下
段の（ニ）に示すように、外部クロックと内部クロック
の間の時間差が、上記時間差Ａと遅延手段の遅延時間と
を加えた時間になり、図からもわかるように、外部クロ
ックの番と内部クロックの番、外部クロックの番
と内部クロックの番、……、外部クロックの番と内
部クロックの番、……がタイミング一致する。従っ
て、外部クロックと内部クロックの見かけ上の関係が上
段の（イ）の関係と同一になり、外部クロックの遷移タ
イミングで入力信号を取り込むことができ、高い周波数
の入力信号や外部クロック信号にも対応できるようにな
る。
クロックを予め時間Ａだけ早めれば、上記不具合を回避
できるが、外部クロックは他の周辺回路にも使用される
信号であるから、他の周辺回路で不都合を生じる恐れが
多分にあり、採用できない対策である。本発明では、下
段の（ニ）に示すように、外部クロックと内部クロック
の間の時間差が、上記時間差Ａと遅延手段の遅延時間と
を加えた時間になり、図からもわかるように、外部クロ
ックの番と内部クロックの番、外部クロックの番
と内部クロックの番、……、外部クロックの番と内
部クロックの番、……がタイミング一致する。従っ
て、外部クロックと内部クロックの見かけ上の関係が上
段の（イ）の関係と同一になり、外部クロックの遷移タ
イミングで入力信号を取り込むことができ、高い周波数
の入力信号や外部クロック信号にも対応できるようにな
る。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は本発明に係る半導体集積回路装置の
一実施例を示す図であり、パイプラインＲＡＭへの適用
例である。図２において、１０は第１の内部クロック信
号＃１ｄの遷移タイミングでアドレス信号（入力信号）
の下位９ビットＡ0 〜Ａ8 を取り込む行アドレスレジス
タ、１１は同じく第１の内部アドレス信号＃１ｄの遷移
タイミングでアドレス信号の残りの７ビットＡ9 〜Ａ15
を取り込む列アドレスレジスタ、１２は同じく第１の内
部アドレス信号＃１ｄの遷移タイミングで書き込みデー
タＤin（入力信号）を取り込むデータレジスタ、１３は
第２の内部クロック信号＃２ｄの遷移タイミングで行ア
ドレスをデコードする行デコーダ、１４は同じく第２の
内部クロック信号＃２ｄの遷移タイミングで列アドレス
をデコードする列デコーダ、１５は多数のメモリセルを
マトリクス状に配列したメモリセルアレイ、１６は行デ
コーダ１３と列デコーダ１４の出力によってアクセスさ
れた特定のメモリセル内のデータを増幅して読み出す第
１のセンスアンプ、１７は第３の内部クロック＃３ｄの
遷移タイミングで第１のセンスアンプ１６の出力をマル
チプレックスするとともにラッチするマルチプレクサ
（※）およびラッチ回路（以下ラッチ回路で代表）、１
８はラッチ回路１７にラッチされたデータを増幅する第
２のセンスアンプ、１９は第４の内部クロック信号＃４
ｄの遷移タイミングで第２のセンスアンプ１８の出力を
読出しデータＤOUT として外部に出力する出力レジスタ
である。※なお、上記のマルチプレクサは、メモリセル
アレイ１５が複数のブロックに分割されているときに各
ブロックからの出力の何れかを選択するためのものであ
る。
する。図２〜図５は本発明に係る半導体集積回路装置の
一実施例を示す図であり、パイプラインＲＡＭへの適用
例である。図２において、１０は第１の内部クロック信
号＃１ｄの遷移タイミングでアドレス信号（入力信号）
の下位９ビットＡ0 〜Ａ8 を取り込む行アドレスレジス
タ、１１は同じく第１の内部アドレス信号＃１ｄの遷移
タイミングでアドレス信号の残りの７ビットＡ9 〜Ａ15
を取り込む列アドレスレジスタ、１２は同じく第１の内
部アドレス信号＃１ｄの遷移タイミングで書き込みデー
タＤin（入力信号）を取り込むデータレジスタ、１３は
第２の内部クロック信号＃２ｄの遷移タイミングで行ア
ドレスをデコードする行デコーダ、１４は同じく第２の
内部クロック信号＃２ｄの遷移タイミングで列アドレス
をデコードする列デコーダ、１５は多数のメモリセルを
マトリクス状に配列したメモリセルアレイ、１６は行デ
コーダ１３と列デコーダ１４の出力によってアクセスさ
れた特定のメモリセル内のデータを増幅して読み出す第
１のセンスアンプ、１７は第３の内部クロック＃３ｄの
遷移タイミングで第１のセンスアンプ１６の出力をマル
チプレックスするとともにラッチするマルチプレクサ
（※）およびラッチ回路（以下ラッチ回路で代表）、１
８はラッチ回路１７にラッチされたデータを増幅する第
２のセンスアンプ、１９は第４の内部クロック信号＃４
ｄの遷移タイミングで第２のセンスアンプ１８の出力を
読出しデータＤOUT として外部に出力する出力レジスタ
である。※なお、上記のマルチプレクサは、メモリセル
アレイ１５が複数のブロックに分割されているときに各
ブロックからの出力の何れかを選択するためのものであ
る。
【００１０】ここで、２０は外部クロック信号ＣＬＫ
（およびＣＬＫバー）から、列アドレスレジスタ１０、
行アドレスレジスタ１１、データレジスタ１２、行／列
デコーダ１３、１４、ラッチ回路１７および出力レジス
タ１９等の内部回路の動作タイミングを規定するための
内部クロック信号＃１〜＃４を作り出す信号生成回路
（信号生成手段）であり、これらの内部クロック信号＃
１〜＃４は、遅延回路（遅延手段）２１を通してそれぞ
れ所定の遅延時間が与えられ、第１〜第４の内部クロッ
ク信号＃１ｄ〜＃４ｄとなる。なお、Ｗｅバーは書き込
みイネーブル信号、ＣＳはチップセレクト信号である。
（およびＣＬＫバー）から、列アドレスレジスタ１０、
行アドレスレジスタ１１、データレジスタ１２、行／列
デコーダ１３、１４、ラッチ回路１７および出力レジス
タ１９等の内部回路の動作タイミングを規定するための
内部クロック信号＃１〜＃４を作り出す信号生成回路
（信号生成手段）であり、これらの内部クロック信号＃
１〜＃４は、遅延回路（遅延手段）２１を通してそれぞ
れ所定の遅延時間が与えられ、第１〜第４の内部クロッ
ク信号＃１ｄ〜＃４ｄとなる。なお、Ｗｅバーは書き込
みイネーブル信号、ＣＳはチップセレクト信号である。
【００１１】図３は、列アドレスレジスタ１０、行アド
レスレジスタ１１、データレジスタ１２、又は出力レジ
スタ１９の回路例であり、多段接続のＣＭＯＳゲートス
イッチＧ1 、Ｇ2 、……に逆向きのインバータゲートＩ
ＮＶ1 、ＩＮＶ2 、……を並列接続して構成した例であ
る。内部クロック信号＃ｉｄに同期して入力信号Ｄｉが
順次に伝播する。
レスレジスタ１１、データレジスタ１２、又は出力レジ
スタ１９の回路例であり、多段接続のＣＭＯＳゲートス
イッチＧ1 、Ｇ2 、……に逆向きのインバータゲートＩ
ＮＶ1 、ＩＮＶ2 、……を並列接続して構成した例であ
る。内部クロック信号＃ｉｄに同期して入力信号Ｄｉが
順次に伝播する。
【００１２】図４は信号生成回路２０および遅延回路２
１を含む要部ブロック図である。信号生成回路２０は、
外部クロック信号ＣＬＫ（ＣＬＫバー）用の入力バッフ
ァ２０ａ、２０ｂと、チップセレクト信号ＣＳ用の入力
バッファ２０ｃ、２０ｄとを備えるとともに、各パイプ
ラインステージの動作をコントロールするための内部ク
ロック信号＃１〜＃４を生成するいくつかのクロック生
成部２０ｅ〜２０ｇを備える。また、遅延回路２１は、
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄごとの遅
延部２１ａ〜２１ｄを備え、それぞれの遅延部２１ａ〜
２１ｄは、信号生成回路２０における内部クロック信号
ごとの回路遅延を考慮した所定の遅延時間を有してい
る。
１を含む要部ブロック図である。信号生成回路２０は、
外部クロック信号ＣＬＫ（ＣＬＫバー）用の入力バッフ
ァ２０ａ、２０ｂと、チップセレクト信号ＣＳ用の入力
バッファ２０ｃ、２０ｄとを備えるとともに、各パイプ
ラインステージの動作をコントロールするための内部ク
ロック信号＃１〜＃４を生成するいくつかのクロック生
成部２０ｅ〜２０ｇを備える。また、遅延回路２１は、
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄごとの遅
延部２１ａ〜２１ｄを備え、それぞれの遅延部２１ａ〜
２１ｄは、信号生成回路２０における内部クロック信号
ごとの回路遅延を考慮した所定の遅延時間を有してい
る。
【００１３】図５は遅延部２１ａ〜２１ｄの回路例であ
り、この例では、所望の遅延量をインバータゲートＩＮ
Ｖ21、ＩＮＶ22、……、ＩＮＶn の接続段数ｎで調節し
ている。インバータゲート１段当たりの典型的な遅延量
は２００ｐｓ程度であるから、ｎ×２００ｐｓの遅延量
を得ることができる。次に、作用を説明する。
り、この例では、所望の遅延量をインバータゲートＩＮ
Ｖ21、ＩＮＶ22、……、ＩＮＶn の接続段数ｎで調節し
ている。インバータゲート１段当たりの典型的な遅延量
は２００ｐｓ程度であるから、ｎ×２００ｐｓの遅延量
を得ることができる。次に、作用を説明する。
【００１４】第１の内部クロック＃１ｄ用の遅延部２１
ａの遅延時間ＴＤ1 は、入力バッファ２０ａ、２０ｃお
よびクロック生成部２０ｅのトータルの回路遅延をｔｄ
1 とすると、次式（１）で与えられる。 ＴＤ1 ＝ＴＣ−ｔｄ1 ……（１） 但し、ＴＣ：外部クロック信号の１周期 また、第２および第３の内部クロック＃２ｄ、＃３ｄ用
の遅延部２１ｂ、２１ｃの遅延時間ＴＤ2/3 は、入力バ
ッファ２０ｂおよびクロック生成部２０ｆのトータルの
回路遅延をｔｄ2/3 とすると、次式（２）で与えられ、
同じく、第４の内部クロック＃４ｄ用の遅延部２１ｄの
遅延時間ＴＤ4 は、入力バッファ２０ｂ、２０ｄおよび
クロック生成部２０ｇのトータルの回路遅延をｔｄ4 と
すると、次式（３）で与えられる。
ａの遅延時間ＴＤ1 は、入力バッファ２０ａ、２０ｃお
よびクロック生成部２０ｅのトータルの回路遅延をｔｄ
1 とすると、次式（１）で与えられる。 ＴＤ1 ＝ＴＣ−ｔｄ1 ……（１） 但し、ＴＣ：外部クロック信号の１周期 また、第２および第３の内部クロック＃２ｄ、＃３ｄ用
の遅延部２１ｂ、２１ｃの遅延時間ＴＤ2/3 は、入力バ
ッファ２０ｂおよびクロック生成部２０ｆのトータルの
回路遅延をｔｄ2/3 とすると、次式（２）で与えられ、
同じく、第４の内部クロック＃４ｄ用の遅延部２１ｄの
遅延時間ＴＤ4 は、入力バッファ２０ｂ、２０ｄおよび
クロック生成部２０ｇのトータルの回路遅延をｔｄ4 と
すると、次式（３）で与えられる。
【００１５】ＴＤ2/3 ＝ＴＣ−ｔｄ2/3 ……（２） ＴＤ4 ＝ＴＣ−ｔｄ4 ……（３） すなわち、列アドレスレジスタ１０や行アドレスレジス
タ１１（入力信号をアドレス信号Ａ0 〜Ａ15とした場
合、書き込みデータＤinとした場合にはデータレジスタ
１２）、および行／列デコーダ１３、１４やラッチ回路
１７、並びに出力レジスタ１９といった各内部回路の動
作が、外部クロック信号ＣＬＫ（ＣＬＫバー）の遷移タ
イミングからそれぞれ「ＴＤ1 ＋ｔｄ1 」、「ＴＤ2/3
＋ｔｄ2/3」、「ＴＤ4 ＋ｔｄ4 」だけ遅れて遷移する
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄによって
規定され、これらの時間（ＴＤ1 ＋ｔｄ1 、ＴＤ2/3 ＋
ｔｄ 2/3 、ＴＤ4 ＋ｔｄ4 ）は、全てＴＣと等値である
から、結局、外部クロック信号ＣＬＫ（ＣＬＫバー）の
遷移タイミングよりも、丁度、正確にＴＣだけ遅れた内
部クロック信号＃１ｄ〜＃４ｄによって動作が規定され
ることになる。
タ１１（入力信号をアドレス信号Ａ0 〜Ａ15とした場
合、書き込みデータＤinとした場合にはデータレジスタ
１２）、および行／列デコーダ１３、１４やラッチ回路
１７、並びに出力レジスタ１９といった各内部回路の動
作が、外部クロック信号ＣＬＫ（ＣＬＫバー）の遷移タ
イミングからそれぞれ「ＴＤ1 ＋ｔｄ1 」、「ＴＤ2/3
＋ｔｄ2/3」、「ＴＤ4 ＋ｔｄ4 」だけ遅れて遷移する
第１〜第４の内部クロック信号＃１ｄ〜＃４ｄによって
規定され、これらの時間（ＴＤ1 ＋ｔｄ1 、ＴＤ2/3 ＋
ｔｄ 2/3 、ＴＤ4 ＋ｔｄ4 ）は、全てＴＣと等値である
から、結局、外部クロック信号ＣＬＫ（ＣＬＫバー）の
遷移タイミングよりも、丁度、正確にＴＣだけ遅れた内
部クロック信号＃１ｄ〜＃４ｄによって動作が規定され
ることになる。
【００１６】従って、本実施例によれば、外部クロック
信号ＣＬＫ（ＣＬＫバー）と内部クロック信号＃１ｄ〜
＃４ｄとの遷移タイミングを同一にすることができ、両
クロック信号間の時間差をなくすことができるから、例
えばアドレス信号の周波数を高めた場合でも、各パイプ
ラインステージにおけるデータと内部クロックとの整合
が崩れることはなく、より一層の高速動作を実現するの
に有用な技術を提供できる。
信号ＣＬＫ（ＣＬＫバー）と内部クロック信号＃１ｄ〜
＃４ｄとの遷移タイミングを同一にすることができ、両
クロック信号間の時間差をなくすことができるから、例
えばアドレス信号の周波数を高めた場合でも、各パイプ
ラインステージにおけるデータと内部クロックとの整合
が崩れることはなく、より一層の高速動作を実現するの
に有用な技術を提供できる。
【００１７】なお、本実施例では、パイプラインＲＡＭ
に適用しているが、これに限るものではない。要は、外
部クロック信号に同期した内部クロック信号をチップ内
で発生し、この内部クロック信号に従って内部動作を規
定する高速動作型の半導体集積回路装置であれば全てに
適用できる。また、実施例では遅延回路２１をインバー
タで構成しているが、例えばＣＲ回路で構成してもよ
い。
に適用しているが、これに限るものではない。要は、外
部クロック信号に同期した内部クロック信号をチップ内
で発生し、この内部クロック信号に従って内部動作を規
定する高速動作型の半導体集積回路装置であれば全てに
適用できる。また、実施例では遅延回路２１をインバー
タで構成しているが、例えばＣＲ回路で構成してもよ
い。
【００１８】以上述べたように、本願発明は、要する
に、出力（内部クロック信号となる）の切り替わりが外
部クロック信号の切り替わりと略一致するような適切な
遅延時間を有する遅延回路を含む例えばクロックバッフ
ァを備える点がポイントであるが、同クロックバッファ
は、入力の切り替わりが外部クロック信号の切り替わり
と略一致するような適切な遅延時間を有する遅延回路を
含むものであってもよく、あるいは、内部信号の切り替
わりが外部クロック信号の切り替わりと略一致するよう
な適切な遅延時間を有する遅延回路を含むものであって
もよい。
に、出力（内部クロック信号となる）の切り替わりが外
部クロック信号の切り替わりと略一致するような適切な
遅延時間を有する遅延回路を含む例えばクロックバッフ
ァを備える点がポイントであるが、同クロックバッファ
は、入力の切り替わりが外部クロック信号の切り替わり
と略一致するような適切な遅延時間を有する遅延回路を
含むものであってもよく、あるいは、内部信号の切り替
わりが外部クロック信号の切り替わりと略一致するよう
な適切な遅延時間を有する遅延回路を含むものであって
もよい。
【００１９】また、遅延回路は、ＧＡＴＥ−Ｄｅｌａｙ
によって構成してもよいし、ＰＬＬ（ＰＨＡＳＥ−ＬＯ
ＯＫ−ＬＯＯＰ）回路によって構成してもよいし、内部
レジスタ回路によって構成してもよい。特に、ＰＬＬ回
路で構成した場合には、外部クロック信号の周波数変化
に応じて遅延時間を変えることができるので利便性の点
で好ましいものとすることができる。
によって構成してもよいし、ＰＬＬ（ＰＨＡＳＥ−ＬＯ
ＯＫ−ＬＯＯＰ）回路によって構成してもよいし、内部
レジスタ回路によって構成してもよい。特に、ＰＬＬ回
路で構成した場合には、外部クロック信号の周波数変化
に応じて遅延時間を変えることができるので利便性の点
で好ましいものとすることができる。
【００２０】また、実施例では、内部レジスタの入力信
号となる内部クロック信号の作成タイミングを、出力、
入力又は内部信号と略一致で切り替わる外部クロック信
号のタイミングから、丁度、外部クロック信号の１周期
（ＴＣ）だけ遅らせているが、これに限らず、少なくと
もＴＣの１／２の整数倍であればよい。また、内部の切
り替わりを、入力バッファ、出力バッファ、ワードドラ
イバ又はセンスアンプで行ってもよく、あるいは、セル
分割方式の半導体記憶装置の場合には、マルチプレク
サ、プリセンスアンプ、メインセンスアンプ又はローカ
ルワードドライバで行ってもよい。
号となる内部クロック信号の作成タイミングを、出力、
入力又は内部信号と略一致で切り替わる外部クロック信
号のタイミングから、丁度、外部クロック信号の１周期
（ＴＣ）だけ遅らせているが、これに限らず、少なくと
もＴＣの１／２の整数倍であればよい。また、内部の切
り替わりを、入力バッファ、出力バッファ、ワードドラ
イバ又はセンスアンプで行ってもよく、あるいは、セル
分割方式の半導体記憶装置の場合には、マルチプレク
サ、プリセンスアンプ、メインセンスアンプ又はローカ
ルワードドライバで行ってもよい。
【００２１】
【発明の効果】本発明によれば、外部クロック信号の１
／２周期の整数倍に相当する時間から信号生成手段の回
路遅延に相当する時間を引いた時間だけ信号生成手段の
出力を遅らせる遅延手段を設けたので、外部クロック信
号と内部クロック信号の間の時間差を見かけ上なくすこ
とができ、高い周波数で使用しても誤動作することな
く、より一層の高速動作を実現できる有用な技術を提供
できる。
／２周期の整数倍に相当する時間から信号生成手段の回
路遅延に相当する時間を引いた時間だけ信号生成手段の
出力を遅らせる遅延手段を設けたので、外部クロック信
号と内部クロック信号の間の時間差を見かけ上なくすこ
とができ、高い周波数で使用しても誤動作することな
く、より一層の高速動作を実現できる有用な技術を提供
できる。
【図１】本発明の原理説明図である。
【図２】一実施例の全体ブロック図である。
【図３】一実施例のレジスタ構成図である。
【図４】一実施例の要部ブロック図である。
【図５】一実施例の遅延部の構成図である。
【図６】従来例の要部概念構成図である。
【図７】従来例の動作波形図である。
ＣＬＫ、ＣＬＫバー：外部クロック信号 ＃１〜＃４：内部クロック信号 ２０：信号生成回路（信号生成手段） ２１：遅延回路（遅延手段）
Claims (2)
- 【請求項１】外部クロック信号から、内部回路の動作タ
イミングを規定するための内部クロック信号を作り出す
信号生成手段を備える半導体集積回路装置において、 前記外部クロック信号の１／２周期の整数倍に相当する
時間から前記信号生成手段の回路遅延に相当する時間を
引いた時間だけ前記信号生成手段の出力を遅らせて内部
クロック信号とすることで、前記外部クロック信号と内
部クロック信号とのエッジを略一致させる遅延手段を設
けたことを特徴とする半導体集積回路装置。 - 【請求項２】外部クロック信号（ＣＬＫ）を取り込む入
力バッファ（２０ａ、２０ｂ）と、 外部クロック信号（ＣＬＫ）に同期した複数の内部クロ
ック信号（＃１〜＃４）を生成する複数のクロック生成
部（２０ｅ〜２０ｇ）と、 前記第１〜第４の内部クロック信号（＃１〜＃４）のそ
れぞれを所定の時間遅らせて複数のパイプラインステー
ジごとの内部クロック信号（＃１ｄ〜＃４ｄ）を出力す
る複数の遅延部（２１ａ〜２１ｄ）と、 前記内部クロック信号（＃１ｄ〜＃４ｄ）によって動作
タイミングが規制されるとともに複数のパイプラインス
テージの各ステージを形成する内部回路（１０、１３、
１７、１９）と、を備えることを特徴とするパイプライ
ン半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04349071A JP3078934B2 (ja) | 1992-12-28 | 1992-12-28 | 同期型ランダムアクセスメモリ |
| US08/166,099 US5412615A (en) | 1992-12-28 | 1993-12-14 | Semiconductor integrated circuit device |
| KR1019930029461A KR0130952B1 (ko) | 1992-12-28 | 1993-12-24 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04349071A JP3078934B2 (ja) | 1992-12-28 | 1992-12-28 | 同期型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06203553A true JPH06203553A (ja) | 1994-07-22 |
| JP3078934B2 JP3078934B2 (ja) | 2000-08-21 |
Family
ID=18401297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04349071A Expired - Lifetime JP3078934B2 (ja) | 1992-12-28 | 1992-12-28 | 同期型ランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3078934B2 (ja) |
| KR (1) | KR0130952B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100396885B1 (ko) * | 2000-09-05 | 2003-09-02 | 삼성전자주식회사 | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 |
| US8078821B2 (en) | 1998-04-01 | 2011-12-13 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US8099620B2 (en) | 2008-09-05 | 2012-01-17 | Hynix Semiconductor Inc. | Domain crossing circuit of a semiconductor memory apparatus |
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| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| TW367656B (en) * | 1994-07-08 | 1999-08-21 | Hitachi Ltd | Semiconductor memory device |
| US5796673A (en) | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
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| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
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| US5923611A (en) * | 1996-12-20 | 1999-07-13 | Micron Technology, Inc. | Memory having a plurality of external clock signal inputs |
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| KR100393217B1 (ko) * | 2001-03-09 | 2003-07-31 | 삼성전자주식회사 | 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈 |
| US7319728B2 (en) * | 2002-05-16 | 2008-01-15 | Micron Technology, Inc. | Delay locked loop with frequency control |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206833A (en) * | 1988-09-12 | 1993-04-27 | Acer Incorporated | Pipelined dual port RAM |
| JPH0474387A (ja) * | 1990-07-16 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
| US5077693A (en) * | 1990-08-06 | 1991-12-31 | Motorola, Inc. | Dynamic random access memory |
-
1992
- 1992-12-28 JP JP04349071A patent/JP3078934B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-14 US US08/166,099 patent/US5412615A/en not_active Expired - Lifetime
- 1993-12-24 KR KR1019930029461A patent/KR0130952B1/ko not_active IP Right Cessation
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| US8122218B2 (en) | 1998-04-01 | 2012-02-21 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US8601231B2 (en) | 1998-04-01 | 2013-12-03 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| US9548088B2 (en) | 1998-04-01 | 2017-01-17 | Conversant Intellectual Property Management Inc. | Semiconductor memory asynchronous pipeline |
| KR100396885B1 (ko) * | 2000-09-05 | 2003-09-02 | 삼성전자주식회사 | 고주파 클럭 신호의 주파수를 낮추어 어드레스 및커맨드의 동작 주파수로 사용하고 서로 다른 주파수의클럭 신호들을 수신하는 반도체 메모리 장치, 이를포함하는 메모리 모듈 및 시스템 메모리 모듈 |
| US8099620B2 (en) | 2008-09-05 | 2012-01-17 | Hynix Semiconductor Inc. | Domain crossing circuit of a semiconductor memory apparatus |
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|---|---|
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| JP3078934B2 (ja) | 2000-08-21 |
| US5412615A (en) | 1995-05-02 |
| KR0130952B1 (ko) | 1998-04-15 |
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