KR100314807B1

KR100314807B1 - 반도체메모리 장치의 파이프 제어 장치

Info

Publication number: KR100314807B1
Application number: KR1019990063884A
Authority: KR
Inventors: 이승현
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2001-11-17
Also published as: KR20010061390A

Abstract

본 발명은 반도체메모리 장치의 파이프 제어 장치에 관한 것으로 파이프래치 회로를 제어하는 파이프 제어장치의 파이프제어신호의 인에이블을 가장 느린 신호로 하고 디제이블을 가장 빠른 신호를 셀프 딜레이시켜서 하기 때문에 고주파에서도 안정적인 파이프 래치회로를 구현할 수 있는 것이다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 제1 내지 제4리드데이터(rd<0:3>)와 제1 내지 제4리드데이터바(rdb<0:3>)와 리드신호(read)를 입력받아 어느 시점에서 파이프 제어 신호를 생성할 것인가를 결정하는 카운트제어부; 상기 카운터제어부의 출력을 입력받아 소정의 지연을 하여 오프신호(off)를 출력하기 위한 셀프딜레이부; 리드신호(read)와 상기 카운터제어부의 출력을 입력받아 카운터의 첫번째 신호의 생성 여부를 결정하기 위한 초기제어부; 및 리드신호(read)와 클록신호(pcdinc)와 상기 오프신호(off)를 입력받아 순차적으로 제1 내지 제3파이프 제어 신호(pcd<0:2>)를 생성하기 위한 카운터를 포함하여 이루어진다.

Description

반도체메모리 장치의 파이프 제어 장치{Pipe control device of semiconductor memory device}

본 발명은 반도체메모리 장치에 관한 것으로, 특히 파이프래치를 제어하는 파이프 제어 장치에 관한 것이다.

일반적으로 동기식메모리는 연속적인 데이터의 입출력을 위하여 파이프 래치를 갖는다. 파이프 래치는 셀로부터 전달된 데이터를 저장하였다가 클록에 동기되어 순차적으로 데이터를 내보내는 역할을 하는 회로이다. 이러한 파이프 래치를 제어하는 회로로 파이프 제어 장치가 있는데, 파이프 제어 장치는 글로벌 데이터 버스에서 전달되는 셀의 데이터를 파이프 래치에 저장할 때 클록에 동기시켜 순차적으로 저장할 수 있도록 제어해 주는 장치이다.

도1은 종래 기술의 파이프 제어 장치의 상세한 회로도이다.

상기 도1을 참조하면, 종래기술의 파이프 제어 장치는 리드데이터(rd<0:3>)와 리드데이터바(rdb<0:3>)와 리드신호(read)를 입력받아 어느 시점에서 파이프 제어 신호를 생성할 것인가를 결정하는 카운트제어부(100)와, 리드신호(read)와 상기 카운터제어부(100)의 출력을 입력받아 카운터(120)의 첫번째 신호의 생성 여부를 결정하기 위한 초기제어부(110)와, 리드신호(read)와 클록신호(pcdinc)를 입력받아 순차적으로 제1 내지 제3파이프 제어 신호(pcd<0:2>)를 생성하기 위한 카운터(120)를 구비한다.

리드신호(read)가 논리 로우에서 논리 하이로 상승하면 상기 제1파이프 제어신호(pcd<0>)가 논리 로우의 펄스를 생성하고 상기 제1파이프 제어 신호(pcd<0>)에 의해서 생성된 논리 하이 캐리(Carry)를 입력받아서 상기 클록신호(pcdinc)가 논리 하이로 인에이블되는 것에 동기되어 제2 및 제3파이프 제어 신호(pcd<1>, pcd<2>)가 순차적으로 논리 로우 펄스를 생성한다. 이러한 제1 내지 제3파이프 제어 신호(pcd<0:2>)가 논리 로우 펄스를 생성하였다가 논리 하이로 디제이블(disable)되는 것은 상기 클록신호(pcdinc)가 논리 로우로 비활성화된 이후에 이루어진다.즉 상기 리드데이터(rd<0:3>)와 리드데이터바(rdb<0:3>)가 모두 논리 하이로 프리차지되고 난 후에 디제이블되는 것이다.

이런 방식을 사용하면 고주파에서 동기식메모리의 속도가 빨라지는 경우에 첫번째 데이터의 가장 느린 신호와 두번째 데이터의 가장 빠른 신호가 중첩될 수가 있다. 이러한 경우에 파이프제어신호의 디제이블(disable)이 느려서 파이프 래치에 잘못된 데이터가 저장될 수 있다는 문제점이 발생하게 된 것이다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 모든 데이터 중에서 가장 느리게 생성되는 신호로 파이프 제어 신호를 인에이블하고 가장 빠르게 생성되는 신호를 셀프 딜레이시켜서 파이프 제어신호를 디제이블시키는 방식을 사용해서 고주파에서의 동기식메모리에서 첫 번째 데이터의 가장 느린 신호와 두 번째 데이터의 가장 빠른 신호가 중첩되는 경우에도 두 번째 데이터가 첫 번째 파이프 래치에 잘 못 저장되는 것을 방지하는 파이프 제어 장치를 제공하는데 그 목적이 있다.

도1은 종래 기술의 파이프 제어 장치,

도2는 본 발명의 파이프 제어 장치,

도3은 본 발명의 파이프 제어 장치의 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 카운트제어부 200 : 셀프딜레이부

210 : 초기제어부 220 : 카운터

상기 목적을 달성하기 위하여 본 발명의 파이프 제어 장치는 반도체메모리 장치에 있어서, 제1 내지 제4리드데이터(rd<0:3>)와 제1 내지 제4리드데이터바(rdb<0:3>)와 리드신호(read)를 입력받아 어느 시점에서 파이프 제어 신호를 생성할 것인가를 결정하는 카운트제어부; 상기 카운터제어부의 출력을 입력받아 소정의 지연을 하여 오프신호(off)를 출력하기 위한 셀프딜레이부; 리드신호(read)와 상기 카운터제어부의 출력을 입력받아 카운터의 첫번째 신호의 생성 여부를 결정하기 위한 초기제어부; 및 리드신호(read)와 클록신호(pcdinc)와 상기 오프신호(off)를 입력받아 순차적으로 제1 내지 제3파이프 제어 신호(pcd<0:2>)를 생성하기 위한 카운터를 포함하여 이루어진다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 파이프 제어 장치의 상세한 회로도이다.

상기 도2를 참조하면, 본 발명의 파이프 제어 장치는 제1 내지 제4리드데이터(rd<0:3>)와 제1 내지 제4리드데이터바(rdb<0:3>)와 리드신호(read)를 입력받아 어느 시점에서 파이프 제어 신호를 생성할 것인가를 결정하는 카운트제어부(100)와, 상기 카운터제어부(100)의 출력을 입력받아 소정의 지연을 하여 오프신호(off)를 출력하기 위한 셀프딜레이부(200)와, 리드신호(read)와 상기 카운터제어부(100)의 출력을 입력받아 카운터(220)의 첫번째 신호의 생성 여부를 결정하기 위한 초기제어부(210)와, 리드신호(read)와 클록신호(pcdinc)와 상기 오프신호(off)를 입력받아 순차적으로 제1 내지 제3파이프 제어 신호(pcd<0:2>)를 생성하기 위한 카운터(220)를 구비한다.

상기 카운트제어부(100)는 제1리드데이터(rd<0>)와 제1리드데이터바(rdb<0>)를 부정논리곱하는 제1난드게이트(101)와, 제2리드데이터(rd<1>)와 제2리드데이터바(rdb<1>)를 부정논리곱하는 제2난드게이트(102)와, 제3리드데이터(rd<2>)와 제3리드데이터바(rdb<2>)를 부정논리곱하는 제3난드게이트(103)와, 제4리드데이터(rd<3>)와 제4리드데이터바(rdb<3>)를 부정논리곱하는 제4난드게이트(104)와 상기 제1난드게이트(101)와 상기 제2난드게이트(102)를 부정논리합하는 제1노아게이트(105)와, 상기 제3난드게이트(103)와 상기 제4난드게이트(104)를 부정논리합하는 제2노아게이트(106)와, 상기 제1노아게이트(105)와 상기 제2노아게이트(106)을 부정논리곱하는 제5난드게이트(107)와, 상기 제5난드게이트(107)와 상기 리드신호(read)를 부정논리곱하는 제6난드게이트(108)을 구비한다.

상기 셀프딜레이부(200)는 상기 제6난드게이트(108)의 출력을 입력받아 소정의 딜레이를 하여 오프신호(off)를 출력하기 위한 다수의 직렬연결된 인버터를 구비한다.

상기 초기제어부(210)는 카운터(220)의 제1스테이지의 출력과 제3스테이지의 출력을 입력받아 부정논리합하는 노아게이트(211)와, 상기 노아게이트(211)의 출력과 상기 리드신호(read)를 부정논리곱하는 난드게이트(212)와, 상기 난드게이트(212)의 출력을 반전시키는 제1인버터(213)와 상기 제1인버터의 신호를 전달하기 위한 패스게이트(214)와, 상기 패스게이트(214)로부터 전달된 신호를 래치하기 위한 래치단(215)와, 상기 래치단(215)의 출력을 반전하기 위한제2인버터(216)를 구비한다.

상기 카운터(220)는 상기 초기제어부(210)의 상기 제2인버터(216)의 출력과 상기 리드신호(read)와 상기 클록신호(pcdinc)를 입력받아 카운팅하는 제1스테이지(221)와, 상기 제1스테이지의 출력과 상기 클록신호(pcdinc)를 입력받아 카운팅하는 제2스테이지(222)와, 상기 제2스테이지(222)의 출력과 상기 리드신호(read)와 상기 클록신호(pcdinc)를 입력받아 카운팅하는 제3스테이지(223)와, 상기 제3스테이지의 출력과 상기 클록신호(pcdinc)를 입력받아 카운팅하는 제4스테이지(224)와, 상기 초기제어부(210)의 제2인버터(216)의 출력과 상기 오프신호(off)를 부정논리곱하는 제1난드게이트(301)와, 상기 제2스테이지(222)의 출력과 상기 오프신호(off)를 부정논리곱하는 제2난드게이트(302)와, 상기 제4스테이지(224)의 출력과 상기 오프신호(off)를 부정논리곱하는 제3난드게이트(303)을 구비한다.

상기 제1스테이지(221)와 상기 제3스테이지(223)의 회로 구성은 동일하며 상기 제2스테이지(222)와 상기 제4스테이지(224)의 회로 구성은 동일하다.

상기 제1스테이지(221)는 상기 클록신호(pcdinc)를 입력받아 상기 초기제어부(210)의 상기 제2인버터(216)의 출력을 전달하기 위한 패스게이트(225)와, 상기 리드신호(read)를 입력받아 상기 패스게이트(225)의 출력을 저장하기 위한 래치단(226)과, 상기 래치단(226)의 출력을 반전하기 위한 인버터(227)를 구비한다.

상기 제2스테이지(222)는 상기 클록신호(pcdinc)를 입력받아 상기 제1스테이지(221)의 상기 인버터(227)의 출력을 전달하기 위한 패스게이트(228)와, 상기 패스게이트(228)의 출력을 저장하기 위한 래치단(229)과, 상기 래치단(229)의 출력을 반전하기 위한 인버터(300)을 구비한다.

도3은 본 발명의 파이프 제어 장치의 타이밍도이다.

상기 도3을 참조하면, 초기 상태에서 파이프 제어 장치의 전체 동작의 여부를 결정하는 상기 리드신호(read)가 논리 로우인 상태에서 상기 제1 내지 제4리드데이터(rd<0:3>와 상기 제1 내지 제4리드데이터바(rdb<0:3>)가 논리 하이 상태로 존재한다. 그러다가 데이터가 글로벌 버스 라인에 실리면, 상기 제1 내지 제4리드데이터(rd<0:3>와 상기 제1 내지 제4리드데이터바(rdb<0:3>) 중의 어느 한 쪽이 논리 로우 펄스로 생성되면서 데이터가 디벨롭먼트(developement)된다. 즉 데이터가 논리 하이라면, 상기 제1 내지 제4리드데이터(rd<0:3>)는 논리 하이 상태를 그대로 유지하고 제1 내지 제4리드데이터바(rdb<0:3>)가 논리 로우로 생성되는 방식이다.

이 시점에서 상기 클록신호(pcdinc)는 논리 하이로 초기제어부(210)의 패스게이트(214)가 온(On) 상태이다. 따라서 모든 제1 내지 제3파이프제어신호(pcd<0:2>가 상기 리드신호(read)의 제어를 받아 초기 상태가 논리 하이이다.

두번째 과정으로, 상기 리드신호(read)가 논리 하이로 인에이블되면 초기제어부(210)의 노아게이트(211)에 의해서 생성되어 있던 논리 하이 캐리(Carry)가 패스게이트(214)로 전달되어 초기제어부(210)의 인버터(216)의 출력(k<0>)이 논리 하이로 전달되어 상기 제1파이프제어신호(pcd<0>)가 논리 로우 펄스로 인에이블된다. 그리고 상기 제1파이프제어신호(pcd<0>)는 첫 번째 상기 클록신호(pcdinc)의 폴링을 셀프딜레이시켜서 만들어지는 상기 셀프딜레이부(200)의 상기 오프신호(off)에 의해 논리 하이로 디제이블된다.

세번째 과정으로, 상기 클록신호(pcdinc)가 논리 로우 상태에 있는 동안 상기 카운터(220)에서 논리 하이 캐리가 전달되고 상기 클록신호(pcdinc)가 논리 하이가 되는 순간에 상기 제2파이프제어신호(pcd<1>)가 논리 로우로 인에이블된다. 역시 상기 제2파이프제어신호(pcd<1>)의 디제이블은 상기 오프신호(off)에 의해 논리 하이로 디제이블된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 데이터 중 가장 느리게 생성되는 신호를 이용하여 상기 파이프제어신호를 인에이블시키고 데이터 중 가장 빠르게 생성되는 신호를 셀프 딜레이시켜서 상기 파이프제어신호를 디제이블함으로써 동기식 메모리가 고속으로 동작하여도 내부 데이터 버스의 데이터가 안전하게 파이프 래치 회로로 전달될 수 있다. 또한, 기존의 파이프제어장치와 비슷한 갯수의 로직을 이용하여 칩의 면적 소비가 거의 없다.

Claims

반도체메모리 장치에 있어서,

다수의 리드데이터와 다수의 리드데이터바와 리드신호를 입력받아 어느 시점에서 파이프 제어 신호를 생성할 것인가를 결정하는 카운트제어부;

상기 카운터제어부의 출력을 입력받아 소정의 지연을 하여 가장 빠르게 생성되는 리드데이터 신호로 파이프제어신호를 디제이블 하기 위한 오프신호를 출력하는 셀프딜레이부;

리드신호와 상기 카운터제어부의 출력을 입력받아 카운터의 첫번째 신호의 생성 여부를 결정하기 위한 초기제어부; 및

리드신호와 클록신호와 상기 오프신호를 입력받아 순차적으로 다수의 파이프 제어 신호를 생성하기 위한 카운터

를 포함하여 이루어진 파이프 제어 장치.
상기 제 1 항에 있어서,

상기 카운트제어부는,

상기 제 1 리드데이터와 상기 제 1 리드데이터바를 입력받는 제1난드게이트;

상기 제 2 리드데이터와 상기 제 2 리드데이터바를 입력받는 제2난드게이트;

상기 제 3 리드데이터와 상기 제 3 리드데이터바를 입력받는 제3난드게이트;

상기 제 4 리드데이터와 상기 제 4 리드데이터바를 입력받는 제4난드게이트;

상기 제1난드게이트와 상기 제2난드게이트를 입력받는 제1노아게이트;

상기 제3난드게이트와 상기 제4난드게이트를 입력받는 제2노아게이트;

상기 제1노아게이트와 상기 제2노아게이트을 입력받는 제5난드게이트; 및

상기 제5난드게이트와 상기 리드신호를 입력받는 제6난드게이트

를 포함하여 이루어진 파이프 제어 장치.
상기 제 1 항에 있어서,

상기 셀프딜레이부는,

상기 카운터제어부의 상기 제6난드게이트의 출력을 입력받아 소정의 딜레이를 하여 오프신호를 출력하기 위한 다수의 직렬연결된 인버터

를 포함하여 이루어진 파이프 제어 장치.
상기 제 1 항에 있어서,

상기 초기제어부는,

카운터의 제1스테이지의 출력과 제3스테이지의 출력을 입력받는 노아게이트;

상기 노아게이트의 출력과 상기 리드신호를 입력받는 난드게이트;

상기 난드게이트의 출력을 반전시키는 제1인버터;

상기 제1인버터의 신호를 전달하기 위한 패스게이트;

상기 패스게이트로부터 전달된 신호를 래치하기 위한 래치단; 및

상기 래치단의 출력을 반전하기 위한 제2인버터

를 포함하여 이루어진 파이프 제어 장치.
상기 제 1 항에 있어서,

상기 카운터는,

상기 초기제어부의 상기 제2인버터의 출력과 상기 리드신호와 상기 클록신호를 입력받아 카운팅하는 제1스테이지;

상기 제1스테이지의 출력과 상기 클록신호를 입력받아 카운팅하는 제2스테이지;

상기 제2스테이지의 출력과 상기 리드신호와 상기 클록신호를 입력받아 카운팅하는 제3스테이지;

상기 제3스테이지의 출력과 상기 클록신호를 입력받아 카운팅하는 제4스테이지;

상기 초기제어부의 제2인버터의 출력과 상기 오프신호를 입력받는 제1난드게이트;

상기 제2스테이지의 출력과 상기 오프신호를 입력받는 제2난드게이트; 및

상기 제4스테이지의 출력과 상기 오프신호를 입력받는 제3난드게이트

를 포함하여 이루어진 파이프 제어 장치.
상기 제 5 항에 있어서,

상기 제1스테이지는,

상기 클록신호를 입력받아 상기 초기제어부의 상기 제2인버터의 출력을 전달하기 위한 패스게이트;

상기 리드신호를 입력받아 상기 패스게이트의 출력을 저장하기 위한 래치단; 및

상기 래치단의 출력을 반전하기 위한 인버터

를 포함하여 이루어진 파이프 제어 장치.
상기 제 5 항에 있어서,

상기 제2스테이지는 상기 클록신호를 입력받아 상기 제1스테이지의 상기 인버터의 출력을 전달하기 위한 패스게이트;

상기 패스게이트의 출력을 저장하기 위한 래치단; 및

상기 래치단의 출력을 반전하기 위한 인버터

를 포함하여 이루어진 파이프 제어 장치.