KR19990023085A

KR19990023085A - 반도체 집적 회로 장치

Info

Publication number: KR19990023085A
Application number: KR1019980007687A
Authority: KR
Inventors: 나오하루 시노자키
Original assignee: 아끼구사 나오유끼; 후지쓰 가부시키가이샤
Priority date: 1997-08-11
Filing date: 1998-03-09
Publication date: 1999-03-25
Also published as: JP3414621B2; KR100317177B1; JPH1166847A; US6084802A

Abstract

본 발명은 출력 회로의 출력 타이밍을 외부 클록에 대하여 소정의 위상차로 유지하고, 또한 내부 회로의 파이프라인 제어의 동작 마진을 충분히 확보한다. 본 발명은 내부 회로의 파이프라인 제어를 외부 클록으로부터 소정의 위상차의 타이밍에 의존하지 않는 타이밍의 내부 클록에 의해 행한다. 그리고, 출력 회로로부터의 출력 신호의 타이밍을 외부 클록에 대하여 소정의 위상차로 제어하기 위하여, 최종 파이프라인 게이트의 후단에 지연 회로를 삽입한다. 이 지연 회로의 지연 시간은 출력 신호의 타이밍이 외부 클록에 대하여 소정의 위상차로 제어되도록 제어된다. 이 지연 회로의 지연 제어는 외부 클록과 소정의 위상차를 가지는 기준 클록과, 더미 지연 회로 등에 의해 생성된 출력 신호와 동일한 타이밍의 클록을 동 위상으로 하는 지연 동기 루프 회로에 의해 생성된 지연 제어 신호에 의해 제어된다. 이 지연 회로는 최종단의 파이프라인 게이트의 후단과 최종 출력 회로 사이에 삽입되기 때문에, 출력 단자의 하이 임피던스 제어가 지연되지 않고 행하여지도록, 지연 동기 루프 회로로부터의 지연 제어 신호에 관계없이 유지되는 적어도 1개의 버스를 구비한다.

Description

반도체 집적 회로 장치

본 발명은 SDRAM(Synchronous Dynamic Random Access Memory) 등의 외부 클록에 동기하여 내부 회로가 동작하고, 외부 클록과 소정의 위상차로 출력 회로가 출력하는 반도체 집적 회로 장치에 관한 것이다.

최근의 컴퓨터 시스템에 있어서의 CPU의 클록이 고속화됨에 따라서, 주기억 장치로서 사용되는 DRAM의 액세스 속도는 점점 고속화하는 경향에 있다. 이러한 고속화에 대응하는 DRAM으로서, 외부로부터 부여되는 클록에 동기하여 내부 회로가 파이프라인 동작을 행하고, 내부 회로의 평행 동작에 의해 외견상의 액세스 시간을 단축한 동기식 DRAM(이하 단순히 SDRAM이라 칭한다.)이 개발되어 있다.

이 SDRAM은 예컨대, 컬럼 어드레스 신호를 외부 클록에 동기하여 입력하고, 몇 클록 후에 출력 회로에서 데이터 등의 출력 신호를 출력한다. 그 내부 구성은 예컨대, 컬럼 어드레스 버퍼로부터 데이터 출력 회로까지의 컬럼계의 회로를 복수단으로 구성된 회로로 분할하고, 그 회로 사이에 파이프라인 게이트를 제공하며, 그 파이프라인 게이트를 외부 클록과 소정의 위상차를 가지는 내부 클록으로 개폐 제어한다.

상기한 파이프라인 구조의 SDRAM에 있어서, 시스템측의 요구에 따라, 외부 클록에 대하여 소정의 위상차 타이밍으로 데이터 등의 출력 신호를 출력할 것이 요구되고 있다. 이 요구는 출력 데이터 신호의 액세스·홀드 타임의 그레이 존(gray zone)을 최대한 0 에 가깝게 하기 위함이다. 이 요구에 부응하기 위하여, SDRAM에서는 내부 클록의 위상을 외부 클록과 소정의 위상차가 되도록 제어한다. 그 결과, 컬럼 어드레스가 입력되고 나서 수 클록 후에 외부 클록으로부터 소정의 위상차의 타이밍으로 데이터 신호가 출력되는 것을 가능하게 한다. 이렇게 동작함으로서, 시스템측은 짧은 주기의 외부 클록에 대해서는 빠른 타이밍으로 메모리의 출력 신호를 입력할 수 있고, 또한 긴 주기의 외부 클록에 대해서는 느린 타이밍으로 메모리의 출력 신호를 입력할 수 있다.

그렇지만, 파이프라인 구성된 각각의 내부 회로의 지연 특성은 외부 클록의 주기에 관계없이 거의 고정인데 대하여, 내부 클록의 타이밍은 외부 클록의 주기에 의존한다. 따라서, 외부 클록의 주기가 극단적으로 긴 경우나 짧은 경우는, 내부 회로의 출력 타이밍과 파이프라인 게이트를 개폐 제어하는 내부 클록의 타이밍에 언밸런스가 생겨, 내부 회로의 동작 마진을 확보할 수 없는 경우가 있다고 하는 문제를 초래한다.

종래부터 파이프라인 구성된 복수의 내부 회로 사이와 그 내부 회로와 최종단의 출력 회로 사이의 파이프라인 게이트는 공통의 내부 클록으로 제어되고 있기 때문에, 출력 회로 바로 앞의 파이프라인 게이트의 개방 타이밍을 외부 클록으로부터 소정의 위상차로 한 결과, 내부 회로의 동작 마진을 얻을 수 없게 된다.

그래서, 본 발명의 목적은 외부 클록의 주기가 어떠한 길이라도, 파이프라인 구성의 내부 회로의 동작 마진을 확보할 수 있고, 또한 출력 회로의 출력 신호의 타이밍을 외부 클록으로부터 소정의 위상차로 할 수 있는 반도체 집적 회로 장치를 제공하는 것에 있다.

더욱이, 본 발명의 다른 목적은 부여되는 외부 클록의 주기에 따라서 출력 회로의 출력 신호의 타이밍을 외부 클록으로부터 소정의 위상차로 유지할 수 있고, 게다가 파이프라인 구조의 내부 회로의 동작을 정상으로 보장할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

도 1은 파이프라인 구조의 내부 회로의 예를 도시한 도면.

도 2는 도 1의 회로의 타이밍챠트의 예를 도시한 도면.

도 3은 도 1의 회로의 타이밍 챠트의 다른 예를 도시한 도면.

도 4는 본 발명에 따른 실시 형태예의 회로예를 도시한 도면.

도 5는 도 4의 회로의 타이밍챠트의 예를 도시한 도면.

도 6은 도 4의 회로의 타이밍챠트의 다른 예를 도시한 도면.

도 7은 SDRAM에 적용된 경우의 구체예를 도시한 도면.

도 8은 지연 회로와 출력 데이터 버퍼의 구체적 회로를 도시한 도면.

도 9는 도 8의 지연 회로의 변형예를 도시한 도면.

도 10은 지연 제어 회로의 회로도.

도 11은 위상 비교 회로(36)의 상세 회로도.

도 12는 도 11의 동작을 나타내는 타이밍챠트도.

도 13은 다른 예의 지연 회로와 출력 데이터 버퍼의 구체적 회로를 도시한 도면.

도 14는 도 13의 지연 회로에 부여되는 2종류의 지연 제어 신호(S38H, S38L)를 생성하는 회로를 도시한 도면.

도 15는 출력(DQ)이 L 레벨에서 H 레벨로 변화하는 더미 지연 회로(41H)의 회로예를 도시한 도면.

도 16은 출력(DQ)이 H 레벨에서 L 레벨로 변화하는 더미 지연 회로(41L)의 회로예를 도시한 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

12, 14 : 내부 회로 16, 32 : 출력 회로

13, 15 : 파이프라인 게이트 17 : 출력 단자

18 : 지연 회로 CLK : 외부 클록

clk : 내부 클록 clka : 기준 클록

clkb : 출력 신호의 타이밍을 갖는 클록

상기 목적을 달성하기 위하여, 본 발명은 내부 회로의 파이프라인 제어는 외부 클록으로부터의 소정의 위상차에 의존하지 않는 타이밍의 내부 클록으로 행한다. 그리고, 출력 회로로부터의 출력 신호의 타이밍을 외부 클록에 대하여 소정의 위상차로 제어하기 위하여, 최종의 파이프라인 게이트의 후단에 지연 회로를 삽입한다. 이 지연 회로의 지연 시간은 출력 신호의 타이밍이 외부 클록에 대하여 소정의 위상차로 제어되도록 제어된다.

이 지연 회로의 지연 제어는 외부 클록과 소정의 위상차를 가지는 기준 클록과, 더미 지연 회로 등에 의해 생성된 출력 신호와 동일한 타이밍의 클록을 동 위상으로 하는 지연 동기 루프에 의해 생성된 지연 제어 신호에 의해 제어된다.

이 지연 회로는 최종단의 파이프라인 게이트의 후단과 최종 출력 회로 사이에 삽입되기 때문에, 출력 단자의 하이 임피던스 제어가 지연되지 않게 행하여지도록, 지연 동기 루프 회로로부터의 지연 제어 신호에 관계없이 유지되는 적어도 1개의 패스를 갖는다.

더욱이, 지연 회로는 출력 신호가 L(Low) 레벨에서 H(High) 레벨로 변화하는 타이밍을 소정의 위상차로 제어하는 제1 지연 제어 신호와, 출력 신호가 H 레벨에서 L 레벨로 변화하는 타이밍을 소정의 위상차로 제어하는 제2 지연 제어 신호를 출력 데이터에 따라서 전환하는 구성을 갖는다.

본 발명은 파이프라인 동작하는 복수단의 내부 회로와, 상기 내부 회로에 접속되고 상기 외부 클록과 소정의 위상차로 출력 신호를 출력하는 출력 회로를 구비하는 반도체 집적 회로에 있어서,

상기 내부 회로 사이 및 상기 내부 회로와 출력 회로 사이에 제공되고, 내부 클록으로 개폐가 제어되는 파이프라인 게이트와,

상기 내부 회로와 출력 회로 사이에 제공된 최종단의 파이프라인 게이트의 후단에 제공되고, 상기 소정의 위상차로 상기 출력 신호가 출력되는 지연 시간을 갖는 지연 회로를 구비하는 것을 특징으로 한다.

더욱이, 본 발명은 컬럼 어드레스 신호가 부여되어 파이프라인 동작하는 복수단의 컬럼계 내부 회로와, 상기 컬럼계 내부 회로에 접속되고 상기 외부 클록과 소정의 위상차로 데이터 출력 신호를 출력하는 출력 회로를 구비하는 반도체 기억 장치에 있어서,

상기 컬럼계 내부 회로 사이 및 상기 컬럼계 내부 회로와 출력 회로 사이에 제공되고, 상기 외부 클록에 대하여 상기 출력 회로의 지연 시간에 상당하는 시간만큼 진행한 위상을 갖는 내부 클록으로 개폐가 제어되는 파이프라인 게이트와, 상기 컬럼계 내부 회로와 출력 회로 사이에 제공된 최종단의 파이프라인 게이트의 후단에 제공되고, 상기 소정의 위상차에 대응하는 지연 시간을 갖는 지연 회로를 구비하는 것을 특징으로 한다.

이하, 본 발명의 실시 형태예에 대하여 도면에 따라서 설명한다. 그렇지만, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 1은 파이프라인 구조의 내부 회로의 예를 도시한 도면이다. 이 예에서는, 외부 클록 입력 단자(10)에 외부 클록(CLK)이 입력되고, 그 외부 클록의 타이밍으로 제1 단의 파이프라인 회로(12)가 동작한다. 내부 클록(clk)은 예컨대, 외부 클록(CLK)으로부터 소정의 위상차를 가지고, 제1 단의 파이프라인 회로(12)와 제2 단의 파이프라인 회로(14) 사이의 파이프라인 게이트(13)와, 제2 단 파이프라인 회로(14)와 출력 회로(16) 사이의 파이프라인 게이트(15)에 부여되어 그들 게이트의 개폐 타이밍을 제어한다. 제3 단의 파이프라인 회로가 출력 회로(16)이고, 그 출력 신호(DQ)는 출력 단자(17)로부터 출력된다. 한편, 내부 클록(clk)은 도시하지 않은 내부 클록 생성 회로에 의해 생성된다.

도 2는 도 1의 타이밍 챠트를 도시한 도면이다. 이 예에서는, 예컨대 외부 클록(CLK)의 주기가 6ns로서 짧은 경우의 예이다. 도 1의 내부 회로에 있어서, 외부 클록(CLK1)의 상승 타이밍으로 제1 단의 파이프라인 회로(12)가 동작하고, 그 출력 신호(S12)는 도시되는 타이밍으로 상승한다. 한편, 내부 클록(clk)은 각각 외부 클록(CLK)과는 소정의 위상차, 즉, 출력 신호(DQ)가 외부 클록(CLK)에 대하여 2ns 지연되도록 제어된 지연 타이밍(t1)을 갖는다. 거기서, 제1 파이프라인 게이트(13)는 두번째의 외부 클록(CLK2)으로부터 소정의 위상 지연된 내부 클록(clk2)의 상승 타이밍으로 개방되고, 출력(S12)이 제2 단의 파이프라인 회로(14)에 공급된다. 따라서, 제2 단의 파이프라인 회로(14)는 내부 클록(clk2)의 상승 타이밍으로 동작을 개시하고, 소정의 지연 후에 그 출력 신호(S14)가 도시되는 바와 같이 상승한다. 더욱이, 세번째의 외부 클록(CLK3)으로부터 소정의 위상 지연된 내부 클록(clk3)의 상승 타이밍으로 그 출력 신호(S14)가 최종단의 출력 회로(16)에 공급된다.

출력 회로(16)는 제2 단의 파이프라인 회로(14)의 출력 신호(S14)가 부여되고 나서 출력 신호(DQ)를 생성할 때까지 지연 시간(t2)을 필요로 한다. 그리고, 외부 클록(CLK3)과 내부 클록(clk3)의 지연 시간을 t1로 하면, 지연 시간(t1+t2)이 외부 클록(CLK) 주기의 120°분의 주기에 대응하는 시간으로 되도록 설정된다. 즉, 내부 클록(clk)은 엄밀하게는 출력 회로(16)의 지연 시간(t2)을 포함해서 외부 클록(CLK)으로부터 120°의 위상차를 가지는 클록으로 된다.

그런데, 도 1의 내부 회로예에 있어서, 제1 단의 파이프라인 회로(12)의 출력 신호(S12)는 첫번째 외부 클록(CLK1)의 상승으로부터 그 동작 지연 시간(tpipe 1)후에 생성된다. 이 타이밍은 첫번째의 외부 클록(CLK1)에 대응하는 내부 클록(clk1)의 하강보다 충분한 동작 마진(ta) 후이고, 또한, 두번째의 외부 클록(CLK2)에 대응하는 내부 클록(clk2)의 상승보다도 전이다. 따라서, 파이프라인 게이트(13)에서는 정상적으로 출력 신호(S12)가 제2 단의 파이프라인 회로(14)에 전송된다.

도 3은 도 1의 타이밍 챠트의 다른 예를 도시한 도면이다. 이 예에서는, 외부 클록(CLK)의 주기가 예컨대, 12ns로서 도 2의 예의 배의 길이이다. SDRAM에서는 외부 클록(CLK)의 주기가 길면 그것에 따라서 데이터 출력(DQ)의 출력 타이밍도 느린 것이 요구된다. 즉, 항상 외부 클록(CLK)으로부터 일정한 위상차(120°)를 유지하도록 요구된다. 그 결과, 도 3의 타이밍 챠트의 예에서는, 내부 클록(clk)은 외부 클록(CLK)으로부터 상당히 지연된 클록으로 된다. 즉, 그 지연 시간은 도중의 t1' 로 된다.

한편, 제1 단의 파이프라인 회로(12)의 동작 지연 특성 tpipe 1 은 외부 클록(CLK)의 주기에 관계없이 고정이다. 따라서, 제1 단의 파이프라인 회로(12)의 출력 신호(S12)는 첫번째의 외부 클록(CLK1)에 대응하는 내부 클록(clk1)의 하강 부근에서 상승하게 된다. 출력 신호(S12)는 상기한 바와 같이 두번째의 외부 클록(CLK2)에 대응한 내부 클록(clk2)의 상승으로 제2 단의 파이프라인 회로(14)에 전송되어야 하지만, 상기의 동작 마진(ta)은 거의 0 이 되고, 내부 클록(clk1)의 타이밍으로 전송되는 오동작을 초래할 우려가 있다. 외부 클록(CLK)이 더욱 지연되면, 그 오동작의 확률은 높아지게 된다.

도 1에 도시된 파이프라인 구조의 내부 회로는 외부 클록(CLK1)의 타이밍으로 제1 단의 회로(12)가 동작하고, 내부 클록(clk2)의 타이밍으로 제2 단의 회로(14)가 동작하고, 또한, 내부 클록(clk3)의 타이밍으로 최종단의 출력 회로(16)가 동작하는 것에 의해 파이프라인 동작을 행한다. 그러나, 도 3과 같이 외부 클록(CLK)의 주기가 길어지게 됨에 따라, 상기의 파이프라인 동작이 정상적으로 행하여지지 않게 된다.

도 4는 본 발명에 따른 실시 형태예의 회로예를 도시한 도면이다. 도 1과 대응하는 부분에는 동일한 인용 번호를 부여하고 있다. 파이프라인 구성의 내부 회로는 초단의 회로(12), 제2 단의 회로(14), 최종단의 출력 회로(16)와, 그것들 사이에 파이프라인 게이트(13, 15)가 제공되고, 더욱이, 최종단의 출력 회로(16)와 그 앞의 내부 회로(14) 사이의 파이프라인 게이트(15)의 후단에 소정의 위상차를 생성하는 지연 회로(18)가 제공된다. 그리고, 외부 클록(CLK)을 입력하고, 외부 클록(CLK)에 대하여 상기 출력 회로의 지연 시간에 상당하는 시간만큼 진행한 위상을 갖는 내부 클록(clk)을 생성하는 내부 클록 생성 회로(19)가 제공된다.

또한, 내부 클록(clk)은 그것에 한정되지 않고 예컨대, 고정 시간 지연된 클록이라도 좋다. 즉, 내부 클록(clk)은 제1 단의 내부 회로(12)가 동작중에서, 이 회로로부터 출력 신호(S12)가 출력되기 전의 타이밍으로 파이프라인 게이트(13, 15)를 폐쇄하는 타이밍을 가지고 있으면 좋다.

도 5는 도 4의 회로의 타이밍 챠트를 도시한 도면이다. 이 예에서는, 도 2와 같이 외부 클록(CLK)의 주기가 6ns와 같이 짧은 예이다. 내부 클록 생성 회로(19)에 의해, 내부 클록(clk)은 외부 클록(CLK)에 대하여 상기 출력 회로의 지연 시간에 상당하는 시간만큼 진행한 위상을 갖도록 생성된다.

제1 단의 파이프라인 회로(12)는 외부 클록(CLK1)의 상승에 동기한 동작을 개시한다. 그 결과, 파이프라인 회로(12)의 출력 신호(S12)는 그 동작 지연 시간(tpipe 1) 후에 상승한다. 한편, 내부 클록(clk1)은 출력 신호(S12)가 상승하는 것보다도 충분히 이전에 하강하기 때문에, 내부 클록(clk1)의 하강으로부터 출력 신호(S12)의 상승까지 충분한 동작 마진(ta)을 확보할 수 있다.

내부 클록(clk2)의 상승에 의해 파이프라인 게이트(13)가 도통하여 출력 신호(S12)가 제2 단의 파이프라인 회로(14)에 공급된다. 따라서, 제2 단의 파이프라인 회로(14)는 내부 클록(clk2)의 상승에 동기하여 동작을 개시한다. 그리고, 그 출력 신호(S14)는 내부 클록(clk3)의 상승에 동기하여 도통하는 파이프라인 게이트(15)를 통해 지연 회로(18)에 공급된다.

지연 회로(18)는 내부 클록(clk3)의 상승 타이밍으로 공급된 출력 신호(S14)를 소정 지연 시간(t10) 후에 출력 신호(S18)로서 최종단의 출력 회로(16)에 전송한다. 이 지연 시간(t10)은 외부 클록(CLK3)의 상승으로부터 외부 클록(CLK)의 120°분의 위상 지연을 가지고 최종 출력 신호(DQ)가 출력되도록 설정된다. 이 예에서는, 출력 회로(16)의 동작 지연 시간이 t2이고, 그 시간(t2)과 내부 클록과 외부 클록의 위상차의 시간이 거의 동일한 경우이다. 따라서, 지연 회로(18)의 지연 시간(t10)은 외부 클록(CLK) 위상의 120°분의 지연과 일치하고 있다.

외부 클록(CLK)과 내부 클록(clk) 사이에 도 5와 같은 위상차를 둔 경우, 상술과 같이, 제1 단의 내부 회로(12)의 출력 신호(S12)가 상승하는 타이밍보다 충분히 전에 내부 클록(clk1)에 의해 파이프라인 게이트(13)를 페쇄할 수 있다. 그 반면, 내부 클록(clk)을 이와 같은 타이밍으로 하고, 도 4와 같은 지연 회로(18)를 구비하지 않으면, 외부 클록(CLK)이 상승하는 것과 동시에 출력 회로(16)로부터 출력 데이터(DQ)가 출력되어 버린다. 그래서, 지연 시간(t10)을 갖는 지연 회로(18)를 구비하여 외부 클록(CLK)의 상승 타이밍에 대하여 소정의 위상차(120°의 지연)로 출력 데이터(DQ)를 출력할 수 있도록 하고 있다.

그리고, 내부 클록(clk)의 상승 타이밍을 외부 클록(CLK)의 상승 타이밍보다도 출력 회로(16)에 있어서의 지연 시간(t2)분만큼 진행시키는 것, 및 내부 클록(clk)의 상승 타이밍보다도 t10+t2만큼 지연된 타이밍으로 출력 데이터(DQ)를 출력하도록 제어하는 것은 후술하는 지연 동기 루프 회로에 의해 정확히 행할 수 있다. 따라서, 본 실시 형태예에 의하면, 출력 데이터의 출력 타이밍을 외부 클록(CLK)의 상승 타이밍으로부터 정확히 120°의 위상만큼 지연된 타이밍으로 할 수 있다.

도 6은 도 4의 회로의 타이밍 챠트의 다른 예를 도시한 도면이다. 이 예에서는, 외부 클록(CLK)의 주기가 12ns로서 긴 예이다. 도 3에 도시한 예에서는, 제1 단의 파이프라인 회로(12)의 동작 마진(ta)이 거의 없어져 버렸지만, 이 예에서는, 외부 클록(CLK)의 주기가 길어지게 되더라도, 내부 클록(clk1)이 발생하는 타이밍이 늦어지지는 않는다. 따라서, 내부 클록(clk1)이 하강하고 나서 충분한 동작 마진(ta)을 가지고, 파이프라인 회로(12)의 출력(S12)이 생성된다. 그리고, 그 후의 내부 클록(clk2)의 상승에 동기하여 파이프라인 게이트(13)가 도통하여 출력 신호(S12)가 제2 단의 파이프라인 회로(14)에 공급된다.

그리고, 최종단의 파이프라인 게이트(15)는 2번째의 내부 클록(clk2)의 상승으로 도통하고, 제2 단의 파이프라인 회로(14)의 출력 신호(S14)가 지연 회로(18)에 부여된다. 지연 회로(18)는 그 신호(S14)를 세번째의 내부 클록(clk3)의 상승으로부터 지연 시간(t10)후에 출력 신호(S18)로서 최종단의 출력 회로(16)에 부여된다.

상기의 지연 회로(18)는 최종단의 파이프라인 게이트(15)의 후단이면 어디에 삽입되어도 좋다. 단, 출력 회로(16)의 출력과 출력 단자(17)사이에는 가능한 한 내부의 지연 회로는 제공하지 않는 편이 바람직하다. 따라서, 지연 회로(18)는 출력 회로(16)와 최종단의 파이프라인 게이트(15)사이, 또는, 출력 회로(16)의 내부에 제공하는 하는 것이 바람직하다.

상기한 바와 같이, 본 실시 형태예에서는 내부의 파이프라인 구성된 파이프라인 회로 사이의 게이트의 제어는 외부 클록에 대하여 출력 회로(16)의 지연 시간에 상당하는 시간만큼 진행한 위상을 갖는 내부 클록(clk)을 이용한다. 따라서, 외부로부터 부여되는 외부 클록(CLK)의 종류에 관계없이, 내부 회로의 파이프라인 동작이 보장된다. 한편, 시스템측이 생성하는 외부 클록으로부터 소정 위상후에 출력 신호(DQ)를 생성한다고 하는 요구에 부응하기 위하여, 최종적인 파이프라인 게이트의 후단에, 지연 회로를 삽입하여 최종적인 출력 신호(DQ)가 규격대로의 위상차를 가지고 출력되도록 지연 시간을 생성한다. 이 지연 시간은 외부 클록(CLK)의 주기에 의존하여 변화하기 때문에, SDRAM의 규격에 정합시킬 수 있다.

다음에, 구체적으로 SDRAM에 상기의 회로가 적용된 경우에 대하여 설명한다. 도 7은 상기한 회로가 SDRAM에 적용된 경우를 구체적으로 도시한 도면이다. 이 예에서는, 컬럼계의 회로(20)가 파이프라인 구성된다. 공통의 어드레스 단자(Add)로부터 로우 어드레스와 컬럼 어드레스가 공급되지만, 최초의 외부 클록에 동기하여 공급된 로우 어드레스는 로우 어드레스 버퍼(23)에 취입되고, 증폭되어, 컬럼 디코더에 공급된다. 로우 디코더(24)에 의해 선택된 워드선(WL)이 구동되어 메모리 셀(26)이 선택된다. 메모리 셀(26)의 데이터는 비트선(BL, /BL)의 한쪽에 출력되고, 다른쪽의 기준 전압과 동시에 센스 증폭기(SA;27)로 증폭된다. 여기까지가 로우 어드레스측의 회로 동작이다.

그 후, 로우 어드레스가 외부 클록(CLK)에 동기하여 어드레스 단자(Add)에 공급되고, 컬럼 어드레스 버퍼(28)로 증폭된다. 그 어드레스 신호는 컬럼 디코더(29)로 디코드되고, 센스 증폭기(27)중 선택된 센스 증폭기가 데이터 버스선 쌍(DB, /DB)에 접속된다. 그리고, 데이터 버스선 쌍(DB, /DB)의 데이터가 데이터 버스 증폭기(30)로 더욱 증폭된다. 컬럼계의 회로(20)중, 여기까지의 회로가 예컨대, 도 4의 제1 단의 파이프라인 회로(12)에 대응한다.

외부 클록(CLK)은 일단 클록 입력 버퍼(21)로 증폭되고 나서, 내부 클록 생성 회로인 DLL(Delayed Lock loop, 지연 동기 루프) 회로(22)에 부여된다. DLL 회로(22)에서는 외부 클록에 대하여 출력 회로(16)의 지연 시간에 상당하는 시간만큼 진행한 위상을 갖는 내부 클록(clk)이 생성된다. 즉, 내부 클록(clk)은 외부 클록의 주기에 의존하지 않는 지연 타이밍을 갖는다. 이 DLL 회로의 구체적 구성에 대해서는, 예컨대, 1996년 12월 19일에 출원된 일본국 특허 출원 평8-339988에 개시되어 있는 바와 같다.

내부 클록(clk)은 파이프라인 게이트(PG;13)에 공급되고, 내부 클록(clk)에 동기하여 파이프라인 게이트(13)가 개방된다. 더욱이, 데이터 버스 제어 회로(31)는 도 4의 제2 단의 파이프라인 회로(14)에 대응하여 소정의 제어 동작이 행하여진다. 그리고, 또한 파이프라인 게이트(15)가 내부 클록(clk)에 동기하여 개방되고, 데이터 버스 제어 회로(31)의 출력 신호가 지연 회로(18)에 부여된다. 그리고, 지연 회로(18)에서 외부 클록(CLK) 위상의 120°분에 대응한 지연이 생성되고, 그 지연된 독출 데이터가 출력 데이터 버퍼(32)로부터 데이터 출력 단자(DQ)에 출력된다.

지연 회로(18)의 지연 제어는 위상 비교 회로(36), 그 위상 비교 결과에 의해 지연 제어 신호(S38)를 생성하는 지연 제어 회로(38), 내부 클록(clk)을 지연 회로(18)와 동일하게 지연시키는 더미 지연 회로(40), 출력 데이터 버퍼(32)와 동일한 지연을 갖는 더미 출력 회로(41) 및 입력 버퍼와 동일한 지연 시간을 갖는 더미 입력 버퍼(211)로 구성되는 DLL 회로에 의해 행하여진다. 위상 비교 회로(36)에는 기준 신호로서 외부 클록(CLK)을 120°의 위상만큼 지연시킨 클록(clka)이 입력되고, 또한, 내부 클록(clk)을 더미 지연 회로(40)와 더미 출력 회로(41)와 더미 입력 버퍼(211)로 지연시킨 클록(clkb)이 피제어 클록으로서 입력된다. 따라서, 클록(clkb)은 실질적으로 출력(DQ)의 타이밍과 동일한 타이밍을 갖는다. 또한, 필요에 따라서, 클록(clka)은 내부 클록(clk)을 120°위상 지연시킨 후에, 예컨대 4분의 1로 분주시킨 클록이어도 좋다.

위상 비교 회로(36)에서는 입력되는 양 클록(clka, clkb)의 위상 상태를 검출하고, 그 검출 신호(S36)를 지연 제어 회로(S38)에 공급한다. 지연 제어 회로(S38)에서는 검출 신호(S36)에 따라서, 클록(clkb)이 기준 클록(clka)에 대하여 진행 상태일 때는, 그 클록(clkb)을 지연시키도록 더미 지연 회로(40)의 지연 시간을 길게 하는 지연 제어 신호(S38)를 생성한다. 또한, 클록(clkb)이 기준 클록(clka)에 대하여 지연 상태일 때는, 그 클록(clkb)을 진행시키도록 더미 지연 회로(40)의 지연 시간을 짧게 하는 지연 제어 신호(S38)를 생성한다. 그 결과, 더미 입력 버퍼(211)의 출력인 클록(clkb)은 기준 클록(clka)과 위상이 동기하도록 제어된다.

한편, 지연 회로(18)는 더미 지연 회로(40)와 동일한 지연 제어 신호(S38)에 의해 그 지연량이 제어되기 때문에, 출력 데이터 버퍼(32)로부터 출력 데이터 단자(DQ)에 출력되는 데이터의 타이밍은 더미 출력 회로(41)의 출력의 클록(clkb2)과 동일한 타이밍을 갖는다. 기준 클록(clka)은 외부 클록(CLK)에 대하여 120°의 위상분만큼 지연되어 있고, 내부 클록(clk)은 외부 클록에 대하여 출력 회로(16)의 지연 시간에 상당하는 시간만큼 진행된 위상을 갖는다. 따라서, 출력 데이터 단자(DQ)로부터 출력되는 데이터의 타이밍은 외부 클록(CLK)에서부터 120°만큼의 위상 지연으로 된다고 이해된다.

도 8은 지연 회로(18)와 입출력 데이터 버퍼(32)의 구체적 회로를 도시한 도면이다. 이 예에서는, 입출력 데이터 버퍼(32)가 래치 회로의 부분(32A)과 출력 단자 구동 회로의 부분(32B)으로 나누어지고, 그 사이에 지연 회로(18)가 삽입된다.

제2 단의 파이프라인 회로에 해당하는 데이터 버스 제어 회로(31)에서는, 출력 데이터(42)가 NAND 게이트(43)와 NOR 게이트(44)를 개재하여 P 채널용 구동 신호(42P)와 N 채널용 구동 신호(42N)로 나누어진다. 또한, NAND 게이트(43)와 NOR 게이트(44)에는 다른쪽의 입력으로서 하이 임피던스 제어 신호(Hz)가 부여된다. 통상의 독출시에는, 하이 임피던스 제어 신호(Hz)는 H 레벨이고, NAND 게이트(43) 및 NOR 게이트(44)는 출력 데이터(42)를 반전하여 P 채널용 구동 신호(42P)와 N 채널용 구동 신호(42N)를 생성한다. 또한, 대기시에는, 하이 임피던스 제어 신호(Hz)는 L 레벨로 되고, NAND 게이트(43)의 출력을 강제적으로 H 레벨로 하며, NOR 게이트(44)의 출력을 강제적으로 L 레벨로 한다. 따라서, P 채널용 구동 신호(42P)와 N 채널용 구동 신호(42N)는 강제적으로 각각 H 레벨, L 레벨로 된다.

파이프라인 게이트(15)에서는, 내부 클록(clk)이 인버터(45, 46)를 통해 각각의 CMOS 전송 게이트(47, 48, 49, 50)에 부여된다. 따라서, 내부 클록(clk)이 H 레벨로 될 때, 그들 게이트가 개방되어 P 채널용 구동 신호(42P)와 N 채널용 구동 신호(42N)가 출력 데이터 버퍼(32A)에 공급된다.

출력 데이터 버퍼의 래치부(32A)에는 인버터(51, 52)로 이루어지는 래치 회로와 인버터(53, 54)로 이루어지는 래치 회로를 구비한다. 따라서, P 채널용 구동 신호(42P)와 N 채널용 구동 신호(42N)는 이들 래치 회로에서 각각 래치된다.

지연 회로(18)는 P 채널용 구동 신호(42P)를 지연시키는 지연 회로(18P)와, N 채널용 구동 신호(42N)를 지연시키는 지연 회로(18N)를 갖는다. P 채널용 구동 신호(42P)를 지연시키는 지연 회로(18P)는 항상 도통 상태에 있는 CMOS 전송 게이트(60)와, 지연 제어 신호(1z, 2z...)로 도통 제어되는 CMOS 전송 게이트(62, 64, 66)를 구비한다. 인버터(61, 63, 65)는 지연 제어 신호(1z) 등을 반전시킨다. 한편, N 채널용 구동 신호(42N)를 지연시키는 지연 회로(18N)는 항상 도통 상태에 있는 CMOS 전송 게이트(70)와, 지연 제어 신호(1z', 2z'...)로 도통 제어되는 CMOS 전송 게이트(72, 74, 76)를 구비한다. 인버터(71, 73, 75)는 지연 제어 신호(1z') 등을 반전시킨다.

상기의 지연 회로(18)는 지연 제어 신호가 모두 L 레벨일 때는, 게이트(60, 70)만이 도통하고, 그 저항치는 최대로 되며, 지연 시간도 최대로 된다. 한편, 지연 제어 신호의 H 레벨이 증가하는 것에 따라, 게이트(60, 70)에 추가로 다른 게이트도 도통하기 때문에, 그 저항치는 낮아지고, 지연 시간은 짧아진다. 지연 제어 회로(38)의 지연 제어 신호(S38)는 상기 제어 신호(1z, 2z... 1z', 2z'...)이다. 지연 제어 회로(38)는 위상 비교 회로(36)의 위상 비교 결과 신호(S36)에 따라서, 클록(clkb)이 클록(clka)에 위상 동기하도록 지연 제어 신호를 생성한다.

도 9는 도 8의 지연 회로(18)의 변형예를 도시한 도면이다. 도 8과 같은 부분에는 동일한 인용 번호를 부여하고 있다. 이 예에서는, 각각의 전송 게이트에 직렬로 저항(r0, r1, r2, r3...r10, r11, r12, r13...)을 삽입한다. 이렇게 함으로써, CMOS 전송 게이트 이상의 충분한 지연 시간의 변화를 생성할 수 있다.

도 10은 지연 제어 회로(38)의 회로도이다. 이 도면에는 지연 제어 회로(38)의 일부분이 도시되고, 설명 형편상, 지연 회로의 제어 신호(1z∼6z)가 도시되어 있다. 이 지연 제어 회로(38)에는 위상 비교 회로(36)로부터의 검출 신호(A∼D)가 부여되고, 신호(A, B)에 의해 제어 신호의 H 레벨(오른쪽)과 L 레벨(왼쪽)의 경계가 오른쪽으로 이동되고, 신호(C, D)에 의해 제어 신호의 H 레벨(오른쪽)과 L 레벨(왼쪽)의 경계가 왼쪽으로 이동된다. 즉, 신호(A, B)에 의해 지연량을 증가시켜 클록(clkb)을 보다 지연시키는 제어 신호를 생성하고, 신호(C, D)에 의해 지연량을 감소시켜 클록(clkb)을 보다 진행시키는 제어 신호를 생성한다.

지연 제어 회로(38)의 각 단은 예컨대, 제1 단에서는 NAND 게이트(612)와 인버터(613)로 이루어지는 래치 회로를 각각 구비한다. 또한, 검출 신호(A∼D)에 의해 래치 회로(612, 613) 상태를 강제적으로 반전시키는 트랜지스터(614, 615)를 구비한다. 트랜지스터(616, 617)는, 반전의 대상외인 경우에 트랜지스터(614, 615)에 따라서는 래치 회로가 반전되지 않도록 하기 위하여 제공된다. 제2 단∼제6 단의 회로도 마찬가지의 구성이다. 이들 트랜지스터는 모두 N 채널형이다.

현재 가령, 제1 단에서부터 제3 단의 제어 신호(1z∼3z)가 H 레벨 상태이라고 하자. 제4 단 이후의 왼쪽의 제어 신호(4z∼)는 모두 L 레벨 상태에 있다. 각 단의 래치 회로의 상태는 도 10에 H, L로 도시되는 바와 같다. 즉, 제1 단에서부터 제3 단까지는, 래치 회로는 NAND 출력이 H 레벨이고 인버터 출력이 L 레벨인데 비하여, 제4 단에서부터 제6 단에서는, 래치 회로는 NAND 출력이 L 레벨이고 인버터 출력이 H 레벨이다. 따라서, 접지에 접속되어 있는 트랜지스터는 617, 627, 637, 647, 646, 656, 666 이 각각 도통 상태에 있다. 즉, 래치 상태의 경계의 양쪽에 있는 제4 단의 회로의 트랜지스터(647)와 제3 단의 트랜지스터(636)가 도통 상태에 있고, 검출 신호(B) 또는 (C)에 의해 그 래치 상태가 반전 가능한 상태로 되어 있다.

거기서, 가령, 검출 신호(C)에 H 레벨이 부여되면, 트랜지스터(645)가 도통하여 인버터(643)의 출력이 강제적으로 H 레벨에서 L 레벨로 구동된다. 그 때문에, NAND 게이트(642)의 출력도 L 레벨에서 H 레벨로 전환되고, 그 상태가 래치된다. NAND 게이트(642)의 출력이 H 레벨로 되는 것에 의해, 인버터(640)의 출력(4z)은 L 레벨에서 H 레벨로 된다. 그 결과, 지연 제어 신호의 H 레벨은 1z∼3z에서 1z∼4z로 이동한다. 도 8, 9에서 설명한 바와 같이, H 레벨의 지연 제어 신호가 증가함으로써, 지연 회로의 도통하는 병렬의 게이트 수가 많아지고, 지연 회로의 지연 시간은 줄어들도록 제어된다. 즉, 클록(clkb)을 보다 진행시키도록 제어된다.

한편, 가령, 검출 신호(B)에 H 레벨이 부여되면, 상기와 같은 동작에 의해, 제3 단의 래치 회로의 NAND 게이트(632)의 출력이 L 레벨로 강제적으로 전환되어지고, 인버터(633)의 출력은 H 레벨로 전환된다. 그 결과, 지연 제어 신호(3z)가 L 레벨로 된다. 이것에 의해, 지연 제어 신호의 H 레벨이 감소하고, 지연 회로의 도통하는 병렬의 게이트 수가 적어지게 되며, 지연 회로의 지연 시간은 길어지게 되도록 제어된다. 즉 클록(clkb)은 보다 지연되도록 제어된다.

더욱이, 출력(5z)과 출력(4z)사이 또는 출력(4z)과 출력(3z)사이에 H 레벨과 L 레벨의 경계가 생기면, 이번에는, 검출 신호(A) 또는 검출 신호(D)에 의해 H 레벨과 L 레벨의 경계가 각각 오른쪽 또는 왼쪽으로 이동 제어된다. 즉, 검출 신호(A, B)는 H 레벨의 출력을 감소시키도록 이동 제어하고, 검출신호(C, D)는 H 레벨의 출력을 증가시키도록 이동 제어한다. 더욱이, 검출 신호(A, D)는 출력(2z, 4z, 6z)까지 H 레벨 상태일 때에 이동 제어하고, 검출 신호(B, C)는 출력(1z, 3z, 5z)까지가 H 레벨일 때에 이동 제어한다.

도 11은 위상 비교 회로(36)의 상세 회로도이다. 이 위상 비교 회로(36)에는 클록(clkb)이 부여되는 입력 단자와 클록(clka)이 부여되는 기준 클록 단자의 양쪽 클록의 위상 관계를 검출하는 위상 검출부(51)를 구비한다. 이 위상 검출부(51)는 래치 회로를 2개 구비하고, 클록(clka)에 대하여 클록(clkb)의 위상이, (1) 일정 시간 이상 진행하고 있는 경우, (2) 일정 시간내 정도의 위상차의 관계에 있는 경우, 및 (3) 일정 시간 이상 지연되고 있는 경우를 검출한다. 검출 출력(n1∼n4)의 조합에 의해 상기 3종류의 상태가 검출된다.

샘플링 펄스 발생부(52)는 2개의 클록(clkb, clka)이 동시에 H 레벨로 될 때에 샘플링 신호를 노드(n9)에 출력한다. 샘플링 래치 회로부(53)는 샘플링 신호(n9)에 의해, 검출 출력(n1∼n4)을 샘플링 게이트(508∼511)에 의해 샘플링하고, NAND(512, 513, 514, 515)로 이루어지는 래치 회로로 래치한다. 따라서, 샘플링시의 검출 출력(n1∼n4)이 노드(n5∼n8)에 각각 래치된다.

2분의1 분주 회로(54)는 양 클록(clka, clkb)이 동시에 H 레벨로 될 때를 NAND 게이트(520)로 검출하고, 그 검출 펄스(n10)를 2분의1 분주하여 역상의 펄스 신호(n11, n12)를 생성한다. 디코드부(55)는 샘플링 래치된 노드(n5∼n8)의 신호를 디코드하여, 클록(clkb)이 기준 클록의 clka보다 지연되고 있을 때는 다이오드(536)의 출력을 H 레벨로 하고, 양 클록의 위상이 일치하고 있을 때는 다이오드(536, 540)의 출력을 동시에 L 레벨로 하며, 더욱이 클록(clkb)이 기준 클록의 clka보다 진행하고 있을 때는 다이오드(540)의 출력을 H 레벨로 한다. 출력 회로부(56)는 디코드부(55)의 출력에 따라서, 역상 펄스 신호(n11, n12)에 응답하여 검출 신호(A∼D)를 출력한다. 검출 신호(A∼D)는 이미 설명한 바와 같이 지연 제어 회로(38)의 상태를 제어한다.

도 12는 도 11의 동작을 도시하는 타이밍 챠트도이다. 이 도면에서는, 클록(clkb)이 기준 클록(clka)보다 지연되고 있는 상태, 양 클록의 위상이 일치하고 있는 상태, 그리고 클록(clkb)이 기준 클록(clka)보다 진행하고 있는 상태를 순차로 나타내고 있다. 즉, 샘플링 펄스(n9)가 S1, S2일 때는, 클록(clkb)이 지연되고 있기 때문에, 그것이 검출되고, 펄스(n12)에 응답하여 검출 신호(C)가 H 레벨로 출력되며, 또한 펄스(n11)에 응답하여 검출 신호(D)가 H 레벨로 출력되고, 클록(clkb)이 진행하도록 제어된다. 샘플링 펄스가 S3일 때는, 위상이 일치하여 검출 신호(A∼D)는 모두 L 레벨로 된다. 더욱이, 샘플링 펄스(S4, S5, S6)일 때는, 클록(clkb)이 진행하고 있기 때문에, 그것이 검출되고, 펄스(n11)에 응답하여 검출 신호(B)가 또는 펄스(n12)에 응답하여 검출 신호(A)가 각각 H 레벨로 되고, 클록(clkb)이 지연되도록 제어된다.

상기의 동작을 이하의 순서로 설명한다.

[샘플링 펄스 S1]

이 기간에는 클록(clkb)이 지연되고 있기 때문에, 양 클록(clkb, clka)이 동시에 L 레벨 상태에서 클록(clka)이 먼저 H 레벨로 되고, 노드(n2)가 L 레벨, 노드(n1)가 H 레벨로 래치된다. NAND 및 인버터(500)는 클록(clka)을 일정 시간 지연시키는 지연 소자이고, NAND(503, 504)에서도 마찬가지로 노드(n3)=H 레벨, 노드(n4)=H 레벨로 래치된다. 그래서, 샘플링 발생부(52)에 있어서, 양 클록(clka, clkb)이 동시에 H 레벨로 되는 타이밍으로 지연 회로(506)의 지연 시간분의 폭을 가지는 샘플링 펄스(n9)가 생성되고, 위상 비교부(51)에서의 래치 상태가 샘플링되며, 래치부(53)로 그 래치 상태가 래치된다. 즉, 노드(n1∼n4)의 상태가 노드(n5∼n8)에 전송된다.

그리고, 양 클록(clka, clkb)이 동시에 H 레벨로 되는 타이밍으로 펄스(n10)가 생성된다. 분주 회로부(54)는 NAND(524, 525)의 래치 회로와 NAND(528, 529)의 래치 회로가 게이트(526, 527) 및 게이트(530, 531)로 결합되고, 그들 게이트는 펄스(n11)의 반전, 비반전 펄스로 개방된다. 따라서, 펄스(n10)가 2분의 1로 분주된다.

디코더부(55)에서는 노드(n5∼n8)의 H, L, H, L 레벨 상태에 의해, 인버터(536)의 출력이 H 레벨로, 인버터(540)의 출력이 L 레벨로 된다. 따라서, 펄스(n12)에 응답하여 인버터(536)의 H 레벨이 NAND(543), 인버터(544)를 통해 검출 신호(C)를 H 레벨로 한다. 검출 신호(C)의 H 레벨에 의해, 지연 제어 회로의 H 레벨과 L 레벨의 경계는 왼쪽으로 이동하고, 지연 회로(18)의 저항이 낮아져 지연 시간은 줄어든다. 그 결과, 클록(clkb)은 진행하는 방향으로 제어된다.

[샘플링 펄스 S2]

상기와 같이, 클록(clkb)이 지연되고 있는 것이 위상 비교부(51)로 검출되고, 펄스(n11)에 응답하여 검출 신호(D)가 H 레벨로 된다. 따라서, 마찬가지로 지연 제어 회로(38)의 H 레벨과 L 레벨의 경계는 왼쪽으로 이동하고, 지연 회로(18)의 지연 시간은 줄어든다.

[샘플링 펄스 S3]

샘플링 펄스(S3)가 출력되는 타이밍에서는, 양 클록(clka, clkb)은 거의 위상이 일치한다. 지연 소자(505)에서의 지연 시간 이내의 위상 격차를 가지는 경우는, 클록(clkb)이 약간 지연되고 있을 때는,

n1=H, n2=L, n3=L, n4=H

n5=H, n6=L, n7=L, n8=H

로 된다. 이 상태가 도 12에 도시되어 있다. 또한, 지연 소자(505)에서의 지연 시간 이내의 위상 격차를 가지는 경우에, 클록(clkb)이 약간 진행하고 있을 때는,

n1=L, n2=H, n3=H, n4=L

n5=L, n6=H, n7=H, n8=L

로 된다.

어느쪽의 경우라도, 디코더부(55)에 의해 디코드되고, 양 인버터(536, 540)의 출력이 동시에 L 레벨로 되며, 검출 출력(A∼D)은 전부 L 레벨로 된다. 그 결과, 지연 제어 회로(38)의 상태는 변화하지 않고, 지연 회로(18)의 지연 시간도 변화하지 않는다.

[샘플링 펄스 S4, S5, S6]

이 경우는, 클록(clkb)이 진행하고 있다. 따라서, 위상 비교부(51)의 래치 상태는,

n1=L, n2=H, n3=L, n4=H

로 되고, 그 결과, 샘플링된 래치부(53)에서도,

n5=L, n6=H, n7=L, n8=H

로 된다. 이 상태가 디코더부(55)로 디코딩되고, 인버터(536)는 L 레벨 출력, 인버터(540)는 H 레벨 출력으로 된다. 따라서, 펄스(n11, n12)에 응답하여 검출 신호(B, A)가 각각 H 레벨로 된다. 그 결과, 지연 제어 회로(38)의 H 레벨과 L 레벨의 경계가 오른쪽으로 이동하고, 지연 회로(18)의 저항을 높게 하여 지연 시간을 길게 한다. 그 때문에, 클록(clkb)이 지연되는 방향으로 제어된다.

이상과 같이, 내부 클록(clk), 위상 비교 회로(36), 지연 제어 회로(38), 더미 지연 회로(40), 더미 출력 회로(41)의 폐쇄 루프로 형성된 DLL 회로에 의해, 내부 클록(clk)을 120°지연시킨 클록(clka)과 출력 데이터 버퍼(32)의 출력 타이밍과 동일한 타이밍을 가지는 클록(clkb)의 위상이 일치하도록 제어된다. 따라서, 출력(DQ)의 타이밍이 외부 클록(CLK)으로부터 120°위상 지연으로 되는 지연 시간이 지연 회로(18)에서 생성된다.

도 8 및 도 9에 도시된 지연 회로(18)에는 지연 제어 신호가 어떠한 레벨이더라도, 적어도 지연 회로(18)를 논리 게이트를 개재하지 않고 P형 트랜지스터 구동 신호(42P)와 N형 트랜지스터 구동 신호(42N)를 통과시키는 패스(60, 70)를 구비한다. 이러한 구성은, 전원 투입시 등에 출력 단자(DQ)를 하이 임피던스 상태로 하기 위한 제어 신호(Hz)가 지연되지 않고 지연 회로(18)를 통과하여 트랜지스터(81, 83)를 동시에 비도통 상태로 할 수 있도록 보장한다. 따라서, 출력 데이터 버퍼 회로내 또는 그 전단에 제공되는 지연 회로(18)로서 적절한 구성이다.

도 13은 다른 예의 지연 회로와 입출력 데이터 버퍼의 구체적 회로를 도시한 도면이다. 이 예에서는, 입출력 데이터 버퍼 회로(32), 파이프라인 게이트(15), 데이터 버스 제어 회로(31)가 도 8 및 도 9의 예와 동일하다. 지연 회로(18P, 18N)가 도 8 및 도 9의 예와 다르다.

입출력 데이터 버퍼 회로(32)는 도시되는 바와 같이, 그 출력단은 P형 트랜지스터(81)와 N형 트랜지스터(83)의 인버터 회로이다. 따라서, P형 트랜지스터(81)가 도통하여 출력(DQ)이 L 레벨에서 H 레벨로 변화하는 속도와, N형 트랜지스터(83)가 도통하여 출력(DQ)이 H 레벨에서 L 레벨로 변화하는 속도는 다르다. 따라서, 엄밀하게는, 그 지연 특성도 출력(DQ)이 L 레벨에서 H 레벨로 변화하는 경우는 그 속도에 대응한 지연 시간으로, 반대로 출력(DQ)이 H 레벨에서 L 레벨로 변화하는 경우는 그 속도에 대응한 지연 시간으로 할 필요가 있다.

도 13의 지연 회로(18)는 이러한 요구에 부응하는 것으로, 출력(DQ)이 H 레벨로 변화할 때는, 지연 제어 신호(H1z, H2z, . . .)로 제어되고, 출력(DQ)이 L 레벨로 변화할 때는, 지연 제어 신호(L1z, L2z, . . .)로 제어된다. 2종류의 지연 제어 신호를 전환시키기 위하여, 데이터 버스 제어 회로(31)에 신속히 공급되는 데이터 신호(42)를 내부 클록(clk)의 하강 에지로 게이트(127)를 통해 래치 회로(128, 129)에 래치한다. 이 래치 회로가 유지하는 제어 신호에 의해, 게이트(120, 122, 124)를 개방하여 출력(DQ)이 H 레벨로 변화하는 경우의 지연 제어 신호(H1z, H2z, . . .)를 입력할 것인가, 게이트(121, 123, 125)를 개방하여 출력(DQ)이 L 레벨로 변화하는 경우의 지연 제어 신호(L1z, L2z, . . .)를 입력할 것인가를 제어한다.

도 14는 도 13의 지연 회로(18)에 부여되는 2종류의 지연 제어 신호(S38H, S38L)를 생성하는 회로를 도시한 도면이다. 이 도면에서는, 파이프라인 게이트(13, 15), 데이터 버스 제어 회로(31), 입출력 데이터 버퍼(32), 외부 클록(CLK)의 입력 버퍼(21), DLL 회로(22) 등은 도 7의 예와 동일하다. 도 14의 예에서는, 출력(DQ)이 H 레벨로 변화할 때의 지연 제어 신호(S38H)를 생성하기 위해서, 위상 비교 회로(36H), 지연 제어 회로(38H), 더미 지연 회로(40H), 더미 입출력 회로(41H), 더미 입력 버퍼(211H)로 구성되는 DLL 회로를 구비한다. 더욱이, 출력(DQ)이 L 레벨로 변화할 때의 지연 제어 신호(S38L)를 생성하기 위해서, 위상 비교 회로(36L), 지연 제어 회로(38L), 더미 지연 회로(40L), 더미 입출력 회로(41L), 더미 입력 버퍼(211L)로 구성되는 DLL 회로를 구비한다. 즉, 지연 제어 신호(S38H, S38L)를 생성하기 위하여, 도 7의 예의 DLL 회로 구성이 2중으로 제공되어 있다.

도 14중의 위상 비교 회로(36H, 36L), 지연 제어 회로(38H, 38L) 등은 도 11, 도 10에 도시된 회로와 동일하다. 도 14중의 더미 입출력 회로(41H, 41L)가 다른 구성을 가진다.

도 15는 출력(DQ)이 L 레벨에서 H 레벨로 변화하는 더미 지연 회로(41H)의 회로예를 도시하는 도면이다. 이 더미 지연 회로(41H)는 도 8, 9에 도시된 출력 회로와 지연 회로의 조합과 유사하다. 단지, 더미 지연 회로는 실제로 메모리로부터 독출한 데이터를 출력할 필요가 없기 때문에, 최종 파이프라인 게이트에 대응하는 전송 게이트(102, 103)에 부여되는 입력은 접지에 접속되고, 그 입력은 항상 L 레벨로 설정된다. 더욱이, 래치 회로 부분에 인버터 대신에 NAND 게이트(100, 101)가 제공되고, 내부 클록(clk)의 L 레벨에 의해 노드(n100, n101)가 강제적으로 L 레벨로 되는 부분에 있어서도 도 8, 9의 회로와 다르다.

도 15의 더미 지연 회로의 동작은 다음과 같다. 우선, 내부 클록(clk)의 L 레벨로 응답하여 상기한 바와 같이 노드(n100, n101)가 강제적으로 L 레벨로 된다. 따라서, 출력부의 N형 트랜지스터(109)가 도통하여 출력(110) 즉 클록(clkbH)은 L 레벨로 된다. 그래서, 내부 클록(clk)이 H 레벨로 될 때에, 트랜지스터 게이트(102, 103)가 도통하고, 래치 회로는 반전되어 노드(n100, n101)는 H 레벨로 된다. 그 신호는 더미 지연 회로(40HP, 40HN)에서 지연되어 출력부의 P형 트랜지스터(108)를 도통시킨다. 그 결과, 출력(110) 즉 클록(clkbH)은 내부 클록(clk)의 H 레벨시에 항상 L 레벨에서 H 레벨로 변화한다. 이 클록(clkbH)이 분주 후의 기준 클록(clka)과 위상 동기되면, 지연 제어 신호(S38H)는 출력이 L 레벨에서 H 레벨로 전환되는 타이밍을 외부 클록으로부터 소정의 위상차(예컨대 120°)로 유지할 수 있는 제어 신호로 된다.

도 16은 출력(DQ)이 H 레벨에서 L 레벨로 변화하는 더미 지연 회로(41L)의 회로예를 도시하는 도면이다. 이 회로는 도 15에 도시된 회로와 거의 동일하다. 다른 부분은 전송 게이트(106, 107)의 입력이 전원(Vcc)의 H 레벨로 고정되어 있는 점과, 내부 클록(clk)의 반전 신호로 노드(n104, n105)를 강제적으로 H 레벨로 하기 위한 NOR 게이트(104, 105)가 래치 회로에 제공되는 점이다.

도 16의 더미 지연 회로의 동작은 다음과 같다. 우선, 내부 클록(clk)의 L 레벨에 응답하여, 상기한 바와 같이 노드(n104, n105)가 강제적으로 H 레벨로 된다. 따라서, 출력부의 P형 트랜지스터(110)가 도통하여 출력(112)은 H 레벨로 된다. 그래서, 내부 클록(clk)이 H 레벨로 될 때에, 트랜지스터 게이트(106, 107)가 도통하고, 래치 회로는 반전되어 노드(n104, n105)는 L 레벨로 된다. 그 신호는 더미 지연 회로(40LP, 40LN)에서 지연되어 출력부의 N형 트랜지스터(111)를 도통시킨다. 그 결과, 출력(112)은 내부 클록(clk)의 H 레벨시에 항상 H 레벨에서 L 레벨로 변화한다. 이 출력(112)의 반전 클록(clkbL)이 분주후의 기준 클록(clka)과 위상 동기되면, 지연 제어 신호(S38L)는 출력이 H 레벨에서 L 레벨로 전환되는 타이밍을 외부 클록으로부터 소정의 위상차(예컨대 120°)로 유지할 수 있는 제어 신호로 된다.

상기의 도 14∼16을 대신하는 DLL 회로는 예컨대, 1996년 12월 19일에 출원된 일본국 특허 출원 평8-339988에도 개시된다.

이상 설명한 바와 같이, 본 발명에 의하면, 내부 회로의 파이프라인 제어는 충분한 동작 마진을 가지고 외부 클록의 주기에 의존하지 않는 외부 클록에 대한 지연 타이밍을 갖는 내부 클록에 동기하여 행하여지고, 출력 신호의 타이밍은 출력 회로에 접속된 지연 회로에 의해 외부 클록에 대하여 소정의 위상차로 제어된다.

더욱이, 지연 회로는 DLL 회로에 의해 생성된 지연 제어 신호에 의해 제어되지만, 지연 회로내에 지연 제어 신호에 의해 제어되지 않는 지연 패스를 갖기 때문에, 출력 단자의 하이 임피던스 상태의 생성이 지연 회로에 의해 지연되지는 않는다.

Claims

파이프라인 식으로 동작하는 복수 단의 내부 회로와, 상기 내부 회로에 접속되어 상기 외부 클록과 소정의 위상차로 출력 신호를 출력하는 출력 회로를 구비하는 반도체 집적 회로에 있어서,

상기 내부 회로 사이 및 상기 내부 회로와 출력 회로 사이에 제공되고, 내부 클록으로 개폐가 제어되는 파이프라인 게이트와,

상기 내부 회로와 출력 회로 사이에 제공된 최종단의 파이프라인 게이트의 후단에 제공되고, 상기 소정의 위상차로 상기 출력 신호가 출력되는 지연 시간을 갖는 지연 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 내부 회로의 제1 단은 상기 외부 클록에 응답하여 동작을 개시하고, 제1 기간 경과후에 처리 결과를 출력하며,

상기 내부 클록은 상기 파이프라인 게이트를 상기 제1 기간중에 폐쇄하는 타이밍을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 내부 클록은 상기 외부 클록에 대하여 상기 출력 회로의 지연 시간에 상당하는 지연 시간만큼 진행한 위상을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 외부 클록에 대하여 상기 소정의 위상차를 갖는 기준 클록과 상기 출력 회로의 출력 신호의 타이밍을 갖는 신호의 위상을 비교하고, 실질적으로 동 위상으로 유지되는 지연 제어 신호를 생성하는 지연 동기 루프 회로를 추가로 구비하고,

상기 지연 회로는 상기 지연 제어 신호에 의해 지연 시간이 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 지연 회로는 상기 지연 제어 신호에 의해 제어되지 않는 적어도 1개의 지연 패스를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제4항에 있어서, 상기 지연 동기 루프 회로는 상기 출력 회로의 출력 신호의 L 레벨에서 H 레벨로 변화하는 제1 타이밍에 대응하는 제1 지연 제어 신호와, 상기 출력 회로의 출력 신호의 H 레벨에서 L 레벨로 변화하는 제2 타이밍에 대응하는 제2 지연 제어 신호를 생성하고,

상기 지연 회로는 상기 출력 회로의 출력 신호의 H 레벨 및 L 레벨에 따라서, 상기 제1 지연 제어 신호 및 제2 지연 제어 신호중 한쪽에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
컬럼 어드레스 신호가 부여되어 파이프라인 식으로 동작하는 복수 단의 컬럼계 내부 회로와, 상기 컬럼계 내부 회로에 접속되고 상기 외부 클록과 소정의 위상차로 데이터 출력 신호를 출력하는 출력 회로를 구비하는 반도체 기억 장치에 있어서,

상기 컬럼계 내부 회로 사이 및 상기 컬럼계 내부 회로와 출력 회로 사이에 제공되고, 상기 외부 클록에 대하여 상기 출력 회로의 지연 시간에 상당하는 시간만큼 진행한 위상을 갖는 내부 클록으로 개폐가 제어되는 파이프라인 게이트와,

상기 컬럼계 내부 회로와 출력 회로 사이에 제공된 최종단의 파이프라인 게이트의 후단에 제공되고, 상기 소정의 위상차에 대응하는 지연 시간을 갖는 지연 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 외부 클록에 대하여 상기 소정의 위상차를 갖는 기준 클록과 상기 출력 회로의 출력 신호의 타이밍을 갖는 신호의 위상을 비교하고, 실질적으로 동 위상으로 유지되는 지연 제어 신호를 생성하는 지연 동기 루프 회로를 추가로 구비하며,

상기 지연 회로는 상기 지연 제어 신호에 의해 지연 시간이 제어되는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 지연 회로는 상기 지연 제어 신호에 의해 제어되지 않는 적어도 1개의 지연 패스를 구비하는 것을 특징으로 하는 반도체 기억 장치.